KR100816194B1 - Semiconductor devices and photo mask for establishing OPC model - Google Patents

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Abstract

라인 패턴이 형성되는 모든 부분에서 적어도 5개의 라인 패턴이 나란히 형성되는 포토 마스크와, 액티브 영역과 겹쳐 형성되는 선형 패턴이 5개 미만인 경우, 액티브 영역과 겹치지 않으면서 상기 선형 패턴과 함께 나란히 형성되는 더미 패턴이 더 형성되어 나란한 선형 패턴이 적어도 5개 이상으로 형성된 것을 특징으로 하는 반도체 장치가 개시된다. Photomasks in which at least five line patterns are formed side by side in all portions where the line patterns are formed, and when there are less than five linear patterns overlapping the active regions, dummy formed side by side with the linear patterns without overlapping the active regions Disclosed is a semiconductor device characterized in that a pattern is further formed to form at least five or more parallel linear patterns.

본 발명에 따르면, 라인 패턴 배치를 더미 패턴을 사용하여, 동일한 혹은 유사한 수의 밀집 형태로 유지시켜서 반도체 장치에 형성되는 라인 패턴 사이의 선폭 균일성을 확보 혹은 향상시킬 수 있게 된다. 따라서, 선폭 균일성 향상에 따라 공정 마아진을 늘릴 수 있다는 효과를 가질 수 있다. According to the present invention, it is possible to maintain or improve the line width uniformity between the line patterns formed in the semiconductor device by maintaining the line pattern arrangement in the same or similar number of dense forms using the dummy pattern. Therefore, the process margin can be increased by improving the line uniformity.

Description

오피씨 모델 형성을 위한 반도체 장치 및 포토 마스크{Semiconductor devices and photo mask for establishing OPC model}Semiconductor devices and photo mask for establishing OPC model

도1은 종래의 OPC 모델 형성을 위한 밀집 라인 패턴 및 고립 라인 패턴을 나타내는 개념도,1 is a conceptual diagram illustrating a dense line pattern and an isolated line pattern for forming a conventional OPC model,

도2 및 도3은 종래의 OPC 모델 형성을 위한 라인 패턴과 라인 패턴에 의해 겹쳐지는 액티브 영역을 겹쳐 나타낸 개념도,2 and 3 is a conceptual view showing a superimposed active region overlapped by a line pattern and a line pattern for forming a conventional OPC model,

도4는 본 발명의 일 실시예에 따라 더미 라인 패턴을 구비하는 OPC 모델 형성을 위한 라인 패턴을 나타낸 개념도이다.4 is a conceptual diagram illustrating a line pattern for forming an OPC model having a dummy line pattern according to an embodiment of the present invention.

본 발명은 반도체 장치 제조를 위한 OPC 모델 형성을 위한 반도체 장치 및 포토 마스크에 관한 것이다. The present invention relates to a semiconductor device and a photo mask for forming an OPC model for manufacturing a semiconductor device.

포토리소그래피는 집적회로(ICs)의 제조에 사용될 수 있다. 포토리소그래피에 사용되는 포토 마스크는 IC의 개별층에 대응하는 회로패턴을 포함한다. 이 회로 패턴은 감광성 물질(레지스트)층으로 코팅된 반도체 기판상의 다이와 같은 대상 영 역으로 투영될 수 있다. 스탭퍼 장비에서 각 패턴은 웨이퍼 전체에 대해 스텝 바이 스탭 방식으로 투영된다. 스텝-앤드-스캔 장치(step-and-scan apparatus), 통상 스캐너라 불리는 대안적인 장치가 투영에 사용될 수도 있다.Photolithography can be used in the manufacture of integrated circuits (ICs). Photomasks used in photolithography include circuit patterns corresponding to individual layers of the IC. This circuit pattern can be projected onto a target area, such as a die, on a semiconductor substrate coated with a layer of photosensitive material (resist). In stepper equipment, each pattern is projected in a step by step fashion over the entire wafer. Step-and-scan apparatus, alternative apparatus, commonly referred to as scanners, may be used for projection.

포토리소그래피를 사용하는 제조 프로세스에서, 포토 마스크의 패턴은 적어도 부분적으로 레지스트층으로 도포된 기판상에 투영되어 묘화된다. 묘화 단계(imaging step) 전후에 기판은 전처리(priming) 즉, 레지스트 코팅, 소프트 베이크와 같은 다양한 절차와 후처리 즉, 노광후 베이크(PEB), 현상, 하드 베이크 및 측정/검사와 같은 절차를 거친다. 패터닝된 층은 에칭, 이온주입(도핑), 금속화, 산화, 화학-기계적 폴리싱 등과 같은 개별층을 마무리하기 위한 다양한 프로세스를 거친다. In a manufacturing process using photolithography, the pattern of the photo mask is projected and drawn on a substrate at least partially coated with a resist layer. Before and after the imaging step, the substrate is subjected to various procedures such as priming, that is, resist coating, soft bake and post-processing, such as post-exposure bake (PEB), development, hard bake and measurement / inspection. . The patterned layer goes through various processes to finish individual layers such as etching, ion implantation (doping), metallization, oxidation, chemical-mechanical polishing, and the like.

복수의 층에 대해 이런 포토리소그래피 작업이 반복될 수 있다. 결국, 디바이스가 기판(웨이퍼)상에 형성된다. 이들 디바이스는 서로 분리된 후에 패키징을 통해 완성된 반도체 장치를 이루게 된다.This photolithography operation can be repeated for a plurality of layers. As a result, the device is formed on the substrate (wafer). These devices are separated from each other and form a completed semiconductor device through packaging.

포토 마스크는 실리콘 웨이퍼상으로 집적되는 회로 구성요소에 대응하는 기하학적인 패턴들을 포함하는 데 이러한 마스크를 형성하기 위해 CAD(컴퓨터 지원 설계 : Computer-Aided Design) 프로그램이 사용될 수 있다. 마스크 패턴 형성 작업은 EDA(전자설계 자동화 : Electronic Design Automation)로 언급될 수 있다.The photo mask includes geometric patterns corresponding to circuit components that are integrated onto the silicon wafer. A CAD (Computer-Aided Design) program can be used to form such a mask. The mask pattern forming operation may be referred to as EDA (Electronic Design Automation).

마스크 패턴의 형성에는 일정 규칙이 적용된다. 대개 CAD 프로그램은 마스크 형성을 위해 미리 결정된 설계규칙의 세트를 가진다. 예를 들어, 설계규칙들은, 회로 디바이스들(게이트들, 캐패시터들 등과 같은) 또는 상호접속 라인들 사이의 간 격 허용오차를 규정하여, 회로 디바이스들 또는 라인들이 바람직하지 않은 방식으로 상호 작용하지 않도록 한다. Certain rules apply to the formation of the mask pattern. Usually the CAD program has a set of predetermined design rules for mask formation. For example, design rules may define spacing tolerances between circuit devices (such as gates, capacitors, etc.) or interconnect lines so that the circuit devices or lines do not interact in an undesirable manner. do.

통상적으로, 상기 설계규칙 제한을 "임계치수"(CD : Critical Dimensions)로 칭한다. 회로의 임계치수는 라인 또는 홀의 최소폭 또는 두개의 라인들 또는 두개의 홀들 사이의 최소간격으로 정의될 수 있다. 따라서, 상기 CD는 설계된 회로의 전체적인 크기 및 밀도를 결정한다.Typically, the design rule limitation is referred to as "critical dimensions" (CD). The critical dimension of the circuit may be defined as the minimum width of a line or hole or the minimum distance between two lines or two holes. Thus, the CD determines the overall size and density of the designed circuit.

집적회로의 크기가 줄어들고 그 밀도가 증가함에 따라, 그 대응하는 마스크 패턴의 CD가 광학 노광 툴의 분해능 한계에 접근하게 된다. 노광 툴의 분해능은 상기 노광 툴이 웨이퍼 상에 반복적으로 노광될 수 있는 최소 피치로 정의된다. As the size of integrated circuits decreases and their density increases, the CD of the corresponding mask pattern approaches the resolution limit of the optical exposure tool. The resolution of the exposure tool is defined as the minimum pitch at which the exposure tool can be repeatedly exposed on the wafer.

반도체 장치 소자 고집적화에 따라, 회로 치수도 극적으로 줄고 있다. 묘화 시스템의 개구수에 대한 노광 파장의 비율은 이미지 충실도(fidelity)를 위해서는 감소되어야 한다. 반도체 디바이스 성능을 개선을 위해 칩 디자인들에서의 최소 피치는 점차 감소되어야 하며 이러한 과제들을 해결하기 위하여, 보다 짧은 파장들과 보다 높은 개구수(NA)를 갖는 노광 툴들이 개발되고 있다. With high integration of semiconductor device elements, circuit dimensions are also dramatically reduced. The ratio of exposure wavelength to numerical aperture of the imaging system must be reduced for image fidelity. To improve semiconductor device performance, the minimum pitch in chip designs must be gradually reduced, and to solve these problems, exposure tools with shorter wavelengths and higher numerical aperture (NA) have been developed.

현재의 포토리소그래피 노광 툴에 부과된 한계들을 극복하기 위해서는, 진보된 포토리소그래피에서 아주 중요한 모멘텀으로 흔히 광근접성보정(OPC)이라는 마스크 데이터의 수정이 얻어진다. In order to overcome the limitations imposed on current photolithography exposure tools, modification of mask data, often called optical proximity correction (OPC), is a very important momentum in advanced photolithography.

한편, OPC 모델링에서 모델링을 위한 테스트 패턴은 주로 고밀도 형성 라인(Dense Line)과 고립 형성 라인(Isolated Line)으로 구성된다. 이상적으로는 고립 형성 라인과 고밀도 형성 라인 사이의 차이를 없애는 것이 좋으나 이를 실제로 구현하는 것이 어려워 문제가 된다. Meanwhile, in OPC modeling, a test pattern for modeling is mainly composed of a dense line and an isolated line. Ideally, it is good to eliminate the difference between the isolation formation line and the high density formation line, but this is a problem because it is difficult to actually implement it.

본 발명은 상술한 종래의 OPC 모델링에서의 문제를 완화하기 위한 것으로, 고립 형성 라인과 고밀도 형성 라인 사이의 차이, 즉, 아이디 바이어스(ID Bias)를 없애고, 패턴 형성 밀도까지 조절하여 줌으로써 패턴 사이의 선폭의 차이를 없앨 수 있는 포토 마스크 및 이를 이용하여 형성하는 반도체 장치를 제공하는 것을 목적으로 한다.The present invention is to alleviate the problems of the conventional OPC modeling described above, and eliminates the difference between the isolation formation line and the high density formation line, that is, ID Bias, and adjusts the pattern formation density to adjust the pattern formation density. An object of the present invention is to provide a photo mask capable of eliminating the difference in line width and a semiconductor device formed by using the same.

상기 목적을 달성하기 위한 본 발명의 포토 마스크는 액티브 영역과 겹쳐 형성될 게이트 폴리 패턴 등 선형 패턴이 5개 미만으로 이루어진 경우, 액티브 영역과 겹치지 않는 더미 선형 패턴을 더 형성하여 선형 패턴 적어도 5개 이상이 함께 형성된 것을 특징으로 한다. 즉, 라인 패턴이 형성되는 모든 부분에서 적어도 5개의 라인 패턴이 나란히 형성되는 것을 특징으로 한다. When the photomask of the present invention for achieving the above object is made of less than five linear patterns, such as a gate poly pattern to be overlapped with the active region, by forming a dummy linear pattern that does not overlap the active region at least five or more linear patterns Characterized in that formed together. That is, at least five line patterns are formed side by side in all portions in which the line patterns are formed.

상기 선형 패턴은 서로 동일한 이격거리를 가지게 된다. The linear patterns have the same separation distance from each other.

상기 목적을 달성하기 위한 본 발명의 반도체 장치는 액티브 영역과 겹쳐 형성되는 선형 패턴이 5개 미만인 경우, 액티브 영역과 겹치지 않으면서 상기 선형 패턴과 함께 나란히 형성되는 더미 패턴이 더 형성되어 나란한 선형 패턴이 적어도 5개 이상으로 형성된 것을 특징으로 한다. According to the semiconductor device of the present invention for achieving the above object, when there are less than five linear patterns overlapping the active region, a dummy pattern is formed in parallel with the linear pattern without overlapping the active region to form a parallel linear pattern. Characterized in that formed at least five or more.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

본 발명에서 더미 라인 패턴(더미 선형 패턴)이 형성되는 디자인 룰을 결정하는 것이 현실적으로 중요한데 이는 본 발명의 목적과 통상의 디자인룰과의 자연스러운 합치가 되도록 하는 것이 바람직하다. 이하 이런 합치가 이루어질 수 있는 과정을 살펴본다. In the present invention, it is practically important to determine the design rule in which the dummy line pattern (dummy linear pattern) is formed, which is to be a natural match between the object of the present invention and the conventional design rule. Below we will look at how this can be achieved.

OPC 모델링(Modeling)을 위해서 통상적으로 사용되는 포토 마스크의 테스트 패턴(Test Pattern)은 도1과 같이 고립 라인(Isolated line) 패턴과 밀집 라인(Dense line) 패턴으로 구성이 되어있다. A test pattern of a photo mask commonly used for OPC modeling is composed of an isolated line pattern and a dense line pattern as shown in FIG. 1.

라인 패턴(선형 패턴) 사이의 이격거리(11)와 라인 패턴 선폭(12)은 디자인룰 최소 요건(Minimum Design Rule)이며, 이격거리(11)는 이 포토 마스크로 형성될 반도체 장치를 기준으로 180nm, 라인 패턴 선폭(12)는 130nm의 크기를 가진다. 라인 패턴의 길이 방향 크기는 5um이상으로 형성될 수 있다. 그리고, 밀집 라인 패턴의 라인 선폭(12)와 고립 라인 패턴의 라인 선폭(13)은 동일한 크기로 형성된다. 따라서, 밀집 라인 패턴과 고립 라인 패턴 사이에 밀집도 차이에 의해 실제로 반도체 장치에 구현되는 선폭은 밀집 라인 패턴과 고립 라인 패턴 부분에 차이가 있게 된다.The distance 11 between the line patterns (linear patterns) and the line pattern line width 12 are minimum design rules, and the distance 11 is 180 nm based on the semiconductor device to be formed with this photo mask. The line pattern line width 12 has a size of 130 nm. The length direction of the line pattern may be formed to more than 5um. The line line width 12 of the dense line pattern and the line line width 13 of the isolated line pattern are formed to have the same size. Therefore, the line width actually implemented in the semiconductor device due to the difference in density between the dense line pattern and the isolated line pattern is different in the dense line pattern and the isolated line pattern portion.

도2는 도1에 표현된 포토 마스크 밀집 라인 패턴과 같은 라인 선폭(22)과 이격거리(24)를 가지며, 라인 패턴과 겹쳐 형성될 활성 영역(Active Layer:110)이 함께 표시된 점에 차이가 있다. 라인 선폭(22)은 가령, 폴리실리콘 등으로 형성될 게 이트 패턴이라 생각될 수 있다.FIG. 2 has a line line width 22 and a separation distance 24 such as the photomask dense line pattern shown in FIG. 1, and there is a difference in the point where the active layer 110 that is formed to overlap with the line pattern is displayed together. have. The line line width 22 may be considered to be a gate pattern formed of, for example, polysilicon or the like.

좌측의 라인 패턴과 엑티브 영역의 좌측단 사이의 거리나 우측 라인 패턴과 엑티브 영역의 우측단 사이의 거리는 엑티브 영역 내의 라인 패턴 사이의 이격거리(24)보다 작은 수치인 150nm 정도가 된다. 이 거리도 디자인 룰에 해당한다.The distance between the left line pattern and the left end of the active region or the distance between the right line pattern and the right end of the active region is about 150 nm, which is smaller than the separation distance 24 between the line patterns in the active region. This distance is also a design rule.

도3는 도2와 같은 형태의 패턴을 나타내며, 단, 라인 패턴이 5개가 아니고 3개인 경우와 1개의 경우를 나타낸다. 라인 패턴과 겹치는 액티브 영역의 폭도 도2의 액티브 영역보다 폭이 작다. (좌측) 라인 패턴과 액티브 영역의 좌단 거리(31,34), (우측) 라인 패턴과 액티브 영역의 우단 거리(33,35)는 도2의 대응되는 거리(23,25)의 150nm와 동일한 크기를 가진다. FIG. 3 shows a pattern in the form as shown in FIG. 2 except that the line pattern is not five but three and one. The width of the active region overlapping the line pattern is also smaller than that of FIG. The left end distances 31 and 34 of the (left) line pattern and the active region, and the right end distances 33 and 35 of the (right) line pattern and the active region are the same size as 150 nm of the corresponding distances 23 and 25 of FIG. Has

그런데, 도2의 경우에는 OPC 테스트 패턴과 동일한 양상을 가지기 때문에 같은 크기를 유지할 수 있으나, 도3에 표시된 것은 OPC 정밀도가 떨어질 수 있다.In the case of FIG. 2, the same size as the OPC test pattern may be maintained, but the accuracy shown in FIG. 3 may be reduced.

도4는 실질적으로 본 발명에 따라 반도체 장치에 구현된 패턴을 나타낸다.4 substantially shows a pattern implemented in a semiconductor device in accordance with the present invention.

도4를 참조하면, 종래의 도3과 같은 패턴이 실질적으로 필요한 패턴이라면, 패턴 밀도에 따른 균일성을 제고하기 위해 밀집된 한 조의 라인 패턴(선형 패턴)이 적어도 5개 이상의 선형 패턴을 이루도록 한다. 따라서 도3의 3개의 선형 패턴(42,43,44)이 형성되던 곳에 양측으로 하나씩 2개의 더미 패턴(41,45)을 형성하며, 1개의 선형 패턴(48)이 형성되던 곳에 양측으로 두개씩 4개의 더미 패턴(46,47,49,40)이 형성되도록 한다. Referring to FIG. 4, if the pattern as shown in FIG. 3 is substantially required, a set of line patterns (linear patterns) that are densely formed to form at least five or more linear patterns in order to improve uniformity according to the pattern density. Therefore, two dummy patterns 41 and 45 are formed on each side where the three linear patterns 42, 43 and 44 of FIG. 3 are formed, and two two on each side where one linear pattern 48 is formed. Two dummy patterns 46, 47, 49, and 40 are formed.

단, 더미 패턴이 실제적으로 작용하지 않도록 액티브 영역을 벗어난 곳에 형성되도록 한다. 디자인 룰에 해당하는 도2, 도3의 액티브 영역 양단과 인근 라인 패턴 사이의 거리 150nm가 인근 라인 패턴 사이의 거리 180nm보다 짧으므로 원래의 디자인룰의 라인 패턴 이격거리 180nm을 지켜나가면 더미 라인 패턴은 자연스럽게 액티브 영역을 벗어나 형성될 수 있다. 따라서 형성될 반도체 장치에서 더미 패턴으로 인한 소자 오동작이나 기능 이상은 발생할 여지가 없게 된다.However, the dummy pattern is formed outside the active region so that the dummy pattern does not actually work. Since the distance 150nm between the active area ends and the adjacent line patterns of FIGS. 2 and 3 corresponding to the design rule is shorter than the distance 180nm between the adjacent line patterns, when the line pattern separation distance 180nm of the original design rule is maintained, the dummy line pattern is It may naturally form out of the active region. Therefore, there is no room for device malfunction or malfunction due to the dummy pattern in the semiconductor device to be formed.

이런 본 발명에 따라 더미 패턴을 형성하고, 결과적으로 라인 패턴을 5개 이상 복수 1조로 형성하면, 반도체 장치 형성시 식각 공정 등에서 라인 패턴 사이의 배치가 거의 동일하게 되기 때문에 밀집된 패턴의 각 패턴은 마이크로 로딩 효과(micor loading effect)가 거의 동일하게 영향을 받게 된다. 그 결과 라인 패턴의 선폭 균일성도 향상될 수 있다. According to the present invention, if a dummy pattern is formed, and as a result, five or more line patterns are formed in one set, each pattern of the dense pattern is microscopic because the arrangement between the line patterns is almost the same in an etching process or the like when forming a semiconductor device. The loading effect is almost equally affected. As a result, the line width uniformity of the line pattern may be improved.

한편, 본 발명에서 패턴은 포토 마스크에 적용됨과 동시에 이 포토 마스크를 사용하여 형성하는 반도체 장치에 동일하게 적용될 수 있음은 당연한 일이다.On the other hand, in the present invention, it is a matter of course that the pattern can be applied to the photomask and the same can be applied to the semiconductor device formed by using the photomask.

본 발명에 따르면, 라인 패턴 배치를 더미 패턴을 사용하여, 동일한 혹은 유사한 수의 밀집 형태로 유지시켜서 반도체 장치에 형성되는 라인 패턴 사이의 선폭 균일성을 확보 혹은 향상시킬 수 있게 된다. According to the present invention, it is possible to maintain or improve the line width uniformity between the line patterns formed in the semiconductor device by maintaining the line pattern arrangement in the same or similar number of dense forms using the dummy pattern.

또한, 본 발명에 따르면, 선폭 균일성 향상에 따라 공정 마아진을 늘릴 수 있다는 효과를 가질 수 있다. In addition, according to the present invention, it is possible to increase the process margin according to the line width uniformity improvement.

본 발명에서는 OPC 모델링의 통상 사용되는 밀집 라인 패턴 개수로 5개를 제시하였으나, 5개 이상의 다른 수로 구성할 수 있음은 물론이다. In the present invention, five of the dense line patterns commonly used in OPC modeling are presented, but of course, it can be configured with five or more different numbers.

Claims (5)

액티브 영역과 겹쳐 형성되는 선형 패턴이 5개 미만인 부분에서, 액티브 영역과 겹치지 않으면서 상기 선형 패턴과 함께 나란히 형성되는 더미 패턴이 더 형성되어 나란한 선형 패턴이 적어도 5개 이상이 되도록 이루어지고, 상기 선형 패턴은 서로 동일한 이격거리를 가지는 것을 특징으로 하는 OPC 모델 형성용 반도체 장치.In a portion having less than five linear patterns overlapping with the active region, a dummy pattern formed side by side with the linear pattern is further formed without overlapping the active region such that there are at least five parallel linear patterns, and the linear The semiconductor device for forming an OPC model, wherein the patterns have the same separation distance from each other. 제 1 항에 있어서, The method of claim 1, 상기 선형 패턴은 게이트 패턴인 것을 특징으로 하는 OPC 모델 형성용 반도체 장치.The linear pattern is a semiconductor device for forming an OPC model, characterized in that the gate pattern. 삭제delete 선형 패턴이 형성되는 모든 부분에서 적어도 5개의 선형 패턴이 나란히 형성되고, 상기 선형 패턴은 동일한 이격거리를 가지는 것을 특징으로 하는 OPC 모델 형성용 포토 마스크.At least five linear patterns are formed side by side in all portions in which the linear patterns are formed, and the linear patterns have the same separation distance. 삭제delete
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