KR100803372B1 - Bandgap reference voltage generation circuit - Google Patents

Bandgap reference voltage generation circuit Download PDF

Info

Publication number
KR100803372B1
KR100803372B1 KR1020070014065A KR20070014065A KR100803372B1 KR 100803372 B1 KR100803372 B1 KR 100803372B1 KR 1020070014065 A KR1020070014065 A KR 1020070014065A KR 20070014065 A KR20070014065 A KR 20070014065A KR 100803372 B1 KR100803372 B1 KR 100803372B1
Authority
KR
South Korea
Prior art keywords
voltage
signal
bias
startup
unit
Prior art date
Application number
KR1020070014065A
Other languages
Korean (ko)
Inventor
변상진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070014065A priority Critical patent/KR100803372B1/en
Application granted granted Critical
Publication of KR100803372B1 publication Critical patent/KR100803372B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

A bandgap reference voltage generation circuit is provided to generate a bandgap reference voltage stably by solving operation error problem of an initialization signal according to the increase of a supply voltage. A bandgap reference voltage generation part(400) generates a reference voltage. A startup bias part(100) generates a startup signal to initialize an input voltage of an operational amplifier in the bandgap voltage generation part and a bias signal to control the current intensity flowing in the operational amplifier. A full swing part(200) pulls down or pulls up the startup signal level according to the startup signal level. An input voltage supply part(300) transfers a supply voltage to an input port of the operational amplifier according to the output of the full swing part.

Description

밴드갭 기준 전압 발생 회로 {BandGap Reference Voltage Generation Circuit}Bandgap Reference Voltage Generation Circuit

도 1은 본 발명에 의한 밴드갭 기준 전압 발생 회로의 블록도,1 is a block diagram of a bandgap reference voltage generation circuit according to the present invention;

도 2는 도 1에 도시한 풀스윙부의 일 실시예인 레벨 시프터의 상세 회로도,FIG. 2 is a detailed circuit diagram of a level shifter which is an embodiment of the full swing unit shown in FIG. 1;

도 3은 도 1에 도시한 풀스윙부의 다른 실시예인 인버터 체인의 상세 회로도,3 is a detailed circuit diagram of an inverter chain that is another embodiment of the full swing unit shown in FIG. 1;

도 4는 도 1에 도시한 스타트업 바이어스부의 상세 회로도,4 is a detailed circuit diagram of the startup bias unit shown in FIG. 1;

도 5는 도 1에 도시한 입력 전압 공급부의 상세 회로도,5 is a detailed circuit diagram of an input voltage supply unit shown in FIG. 1;

도 6은 도 1에 도시한 밴드갭 전압 발생부의 일 실시예를 나타낸 상세 회로도,6 is a detailed circuit diagram illustrating an embodiment of the bandgap voltage generator shown in FIG. 1;

도 7은 도 6에 도시한 오피 앰프의 상세 회로도,7 is a detailed circuit diagram of the operational amplifier shown in FIG. 6;

도 8은 도 1에 도시한 밴드갭 전압 발생부의 다른 실시예를 나타낸 상세 회로도,8 is a detailed circuit diagram illustrating another example of the bandgap voltage generator shown in FIG. 1;

도 9는 도 8에 도시한 오피 앰프의 상세 회로도이다.FIG. 9 is a detailed circuit diagram of the operational amplifier shown in FIG. 8.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 스타트업 바이어스부 200 : 풀스윙부100: startup bias portion 200: full swing portion

300 : 입력 전압 공급부 400 : 밴드갭 전압 발생부300: input voltage supply unit 400: band gap voltage generation unit

410 : 전원부 420 : 전압-전류 변환부410: power supply unit 420: voltage-current conversion unit

430 :전류- 전압 변환부430: current-voltage converter

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 밴드갭 기준 전압 발생 회로에 관한 것이다.The present invention relates to semiconductor integrated circuits, and more particularly, to a bandgap reference voltage generator circuit.

밴드갭 기준 전압 발생 회로는 반도체 집적 회로에 채용되어 안정된 바이어스를 공급한다. 상기 밴드갭 기준 전압 발생 회로는 주로 아날로그/디지털 변환부 또는 디지털/아날로그 변환부의 기준 전압을 제공하고 온도나 공정 변화에 안정적인 특징을 갖는다. 최근 들어, 배터리로 동작되는 휴대용 장치들이 널리 보급됨에 따라 저전력 및 저전원 동작에 대한 요구들이 증가되고 있다.Bandgap reference voltage generator circuits are employed in semiconductor integrated circuits to provide a stable bias. The bandgap reference voltage generation circuit mainly provides a reference voltage of an analog / digital converter or a digital / analog converter, and is stable to temperature or process changes. In recent years, as battery-operated portable devices become widespread, demands for low power and low power operation are increasing.

상기 밴드갭 기준 전압 발생 회로는 오피 앰프와 트래지스터, 저항 등이 상호 연결되어 기준 전압을 생성하는 회로를 구성한다. 상기 밴드갭 기준 전압 발생 회로는 상기 오피 앰프의 입력 전압을 초기화하고 상기 오피 앰프에 바이어스 전압을 공급 하기 위해 초기화 회로 및 바이어스 회로를 포함한다. 상기 밴드갭 기준 전압 발생 회로는 상기 바이어스 전압이 생성되기 전에 상기 오피 앰프를 초기화 시키기 위해 초기화 회로를 사용하는데 공급 전압이 증가함에 따라 초기화가 종료되었음에도 불구하고 오동작을 일으키는 문제가 발생하였다.The bandgap reference voltage generation circuit constitutes a circuit in which an op amp, a transistor, a resistor, and the like are interconnected to generate a reference voltage. The bandgap reference voltage generation circuit includes an initialization circuit and a bias circuit for initializing an input voltage of the operational amplifier and supplying a bias voltage to the operational amplifier. The bandgap reference voltage generation circuit uses an initialization circuit to initialize the op amp before the bias voltage is generated. However, the bandgap reference voltage generator generates a malfunction even though the initialization is terminated as the supply voltage increases.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 공급 전압의 증가함에 따른 초기화 신호의 오동작을 해결한 안정적인 밴드갭 기준 전압 발생 회로를 제공하는데 목적이 있다.The present invention has been made to solve the above-described problem, and an object of the present invention is to provide a stable bandgap reference voltage generation circuit that solves a malfunction of an initialization signal due to an increase in a supply voltage.

상술한 기술적 과제를 달성하기 위한 본 발명의 밴드갭 기준 전압 발생 회로는 기준 전압을 생성하는 밴드갭 전압 발생부; 상기 밴드갭 전압 발생부내 오피 앰프의 입력 전압을 초기화하기 위한 스타트업 신호 및 상기 오피 앰프에 흐르는 전류량을 제어하기 위한 바이어스 신호를 생성하는 스타트업 바이어스부; 상기 스타트업 신호 레벨에 따라 상기 스타트업 신호 레벨을 풀다운 또는 풀업시키는 풀스윙부; 및 상기 풀스윙부의 출력에 따라 상기 오피 앰프의 입력 단자에 공급 전압을 전달하는 입력 전압 공급부를 포함한다.The bandgap reference voltage generation circuit of the present invention for achieving the above technical problem is a bandgap voltage generator for generating a reference voltage; A startup bias unit configured to generate a startup signal for initializing the input voltage of the operational amplifier in the bandgap voltage generator and a bias signal for controlling the amount of current flowing through the operational amplifier; A pull swing unit which pulls down or pulls up the startup signal level according to the startup signal level; And an input voltage supply unit configured to transfer a supply voltage to an input terminal of the operational amplifier according to the output of the full swing unit.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명에 의한 밴드갭 기준 전압 발생 회로의 블록도이다.1 is a block diagram of a bandgap reference voltage generator circuit according to the present invention.

도시한 것과 같이, 본 발명에 의한 밴드갭 기준 전압 발생 회로는 스타트업 바이어스부(100), 풀스윙부(200), 입력 전압 공급부(300) 및 밴드갭 전압 발생부(400)로 구성된다.As illustrated, the bandgap reference voltage generation circuit according to the present invention includes a startup bias unit 100, a full swing unit 200, an input voltage supply unit 300, and a bandgap voltage generator 400.

상기 스타트업 바이어스부(100)는 상기 밴드갭 전압 발생부(400) 내의 오피 앰프(OP)의 입력 전압을 초기화 하기 위한 스타트업 신호(STUP) 및 상기 오피 앰프(OP)에 흐르는 전류량을 제어하기 위한 바이어스 신호(NBIAS)를 생성한다.The startup bias unit 100 controls the start-up signal STUP for initializing the input voltage of the operational amplifier OP in the bandgap voltage generator 400 and the amount of current flowing in the operational amplifier OP. To generate a bias signal (NBIAS).

상기 스타트업 바이어스부(100)는 공급 전압(VDD)에 따라 일정한 전압 레벨의 바이어스 신호(NBIAS)를 생성하는 바이어스 회로 및 상기 공급 전압(VDD)에 따라 출력 전압 레벨을 달리하는 스타트업 회로로 구성할 수 있다. The startup bias unit 100 includes a bias circuit for generating a bias signal NBIAS having a constant voltage level according to the supply voltage VDD, and a startup circuit for varying an output voltage level according to the supply voltage VDD. can do.

상기 풀스윙부(200)는 상기 스타트업 신호(STUP) 레벨에 따라 풀다운 또는 풀업시킨 신호를 출력한다. 즉, 상기 풀스윙부(200)는 상기 스타트업 신호(STUP)가 일정 전압 레벨 이상이면 풀업시켜 하이 레벨을 출력하고 상기 스타트업 신호(STUP)가 상기 일정 전압 레벨 이하이면 풀다운시켜 로우 레벨을 출력한다.The pull swing unit 200 outputs a signal pulled down or pulled up according to the start-up signal STUP level. That is, the pull swing unit 200 pulls up when the start-up signal STUP is higher than or equal to a predetermined voltage level and outputs a high level, and pulls down when the start-up signal STUP is lower than or equal to the predetermined voltage level to output a low level. do.

상기 풀스윙부(200)는 종래 기술에서 발생한 초기화 신호의 오동작을 해결하기 위한 본 발명의 특징적인 구성 요소이다. The full swing unit 200 is a characteristic component of the present invention for solving the malfunction of the initialization signal generated in the prior art.

즉, 상기 공급 전압(VDD)이 증가하면서 상기 바이어스 신호(NBIAS)가 상기 일정 전압 레벨이 되기 전까지는 상기 스타트업 신호(STUP)는 하이 레벨이다. 상기 공급 전압(VDD)이 더 증가하여 상기 바이어스 신호(NBIAS)가 상기 일정 전압 레벨이 되면 상기 스타트업 신호(STUP)는 로우 레벨이 되는데 상기 공급 전압(VDD)이 더 증가할수록 상기 스타트업 신호(STUP)가 접지 레벨이 아닌 그보다 높은 전압 레벨을 갖게 된다. 이로 인해 상기 입력 전압 공급부(300)에서 초기화 동작 상태가 아님에도 상기 공급 전압(VDD)을 상기 오피 앰프(OP)에 제공하게 되는 문제점이 있었다. 따라서, 상기 상기 스타트업 신호(STUP) 레벨이 상기 접지 레벨에 비해 다소 높더라도 풀다운시켜 상기 접지 레벨로 고정시켜 상기 입력 전압 공급부(300)에 제공한다.That is, the start-up signal STUP is at a high level until the supply voltage VDD is increased and the bias signal NBIAS reaches the constant voltage level. When the supply voltage VDD increases further and the bias signal NBIAS reaches the predetermined voltage level, the start-up signal STUP becomes a low level. As the supply voltage VDD increases, the start-up signal STUP) will have a higher voltage level than the ground level. Accordingly, there is a problem in that the input voltage supply unit 300 provides the supply voltage VDD to the op amp OP even when the input voltage supply unit 300 is not in an initialization operation state. Therefore, even if the start-up signal STUP level is slightly higher than the ground level, the start-up signal STUP is pulled down to be fixed to the ground level and provided to the input voltage supply unit 300.

따라서, 상기 풀스윙부(200)는 상기 스타트업 신호(STUP)의 레벨을 접지 레 벨로 풀다운 시켜주어 확실히 상기 오피 앰프(OP)의 입력 단자의 전압을 공급 전압(VDD) 라인과 분리시키게 된다.Accordingly, the full swing unit 200 pulls down the level of the start-up signal STUP to the ground level, thereby reliably separating the voltage of the input terminal of the operational amplifier OP from the supply voltage VDD line.

상기 입력 전압 공급부(300)는 상기 풀스윙부(200)의 출력 신호에 따라 공급 전압(VDD)을 상기 오피 앰프(OP)의 입력 단자에 제공하거나 또는 차단한다.The input voltage supply unit 300 provides or cuts off the supply voltage VDD to the input terminal of the operational amplifier OP according to the output signal of the full swing unit 200.

상기 밴드갭 전압 발생부(400)는 상기 입력 전압 공급부(300)의 출력과 상기 스타트업 바이어스부(100)의 출력을 입력 받아 제어되는 상기 오피 앰프(OP)를 포함하여 구성되며 기준 전압(VREF)을 생성한다. 상기 밴드갭 전압 발생부(400)는 일반적인 밴드갭 전압 발생 회로로 구현할 수 있다. The bandgap voltage generator 400 includes the op amp OP controlled by receiving the output of the input voltage supply unit 300 and the output of the startup bias unit 100 and a reference voltage VREF. ) The bandgap voltage generator 400 may be implemented by a general bandgap voltage generator circuit.

도 1에 의한 밴드갭 기준 전압 발생 회로의 동작 원리는 다음과 같다.The operating principle of the bandgap reference voltage generation circuit according to FIG. 1 is as follows.

상기 공급 전압(VDD)이 제1 전압 이하에서는 상기 스타트 업 신호(STUP)는 하이 레벨이고 상기 풀스윙부(200)는 상기 스타트업 신호(STUP)를 풀업시켜 상기 입력 전압 공급부(300)에 출력한다. 상기 입력 전압 공급부(300)는 상기 오피 앰프(OP)의 입력 단자에 상기 공급 전압(VDD)을 공급한다. When the supply voltage VDD is less than or equal to the first voltage, the start-up signal STUP is at a high level, and the full swing unit 200 pulls up the start-up signal STUP and outputs it to the input voltage supply unit 300. do. The input voltage supply unit 300 supplies the supply voltage VDD to an input terminal of the operational amplifier OP.

상기 공급 전압(VDD)이 상기 제1 전압 이상에서는 상기 바이어스 신호(NBIAS)가 일정 전압 레벨이 되고 이로 인해 상기 스타트업 신호(STUP)는 접지 레벨이 된다. 상기 풀스윙부(200)는 상기 스타트업 신호(STUP)를 풀다운 시켜 상기 입력 전압 공급부(300)에 출력하고, 상기 입력 전압 공급부(300)는 구동하지 않아 상기 오피 앰프(OP)의 입력 단자에 상기 공급 전압(VDD)을 전달하지 않게 된다.When the supply voltage VDD is greater than or equal to the first voltage, the bias signal NBIAS becomes a constant voltage level, which causes the start-up signal STUP to become a ground level. The full swing unit 200 pulls down the start-up signal STUP and outputs the output signal to the input voltage supply unit 300, and the input voltage supply unit 300 does not drive the input terminal of the op amp OP. The supply voltage VDD is not transmitted.

그런데 상기 공급 전압(VDD)이 높은 경우에 상기 스타트업 신호(STUP)는 접지 레벨이 아닌 그 이상의 전압 레벨을 갖게 되는데 상기 풀스윙부(200)는 상기 스 타트업 신호(STUP)를 풀다운 시켜 접지 전압 레벨로 고정시킨다. 따라서, 상기 풀스윙부(200)의 출력 신호(PD)를 입력 받아 상기 입력 전압 공급부(300)는 상기 오피 앰프(OP) 입력 단자에 상기 공급 전압(VDD)을 전달하지 않고 차단하게 된다. 이로 인해 상기 공급 전압(VDD)이 높아서 상기 스타트업 신호(STUP) 레벨이 일정 전압을 갖게 되어 상기 입력 전압 공급부(300)가 구동되는 오동작을 해결하게 된다.However, when the supply voltage VDD is high, the start-up signal STUP has a voltage level higher than the ground level. The full swing unit 200 pulls down the start-up signal STUP to ground. Fix to voltage level. Accordingly, the input voltage supply unit 300 receives the output signal PD of the full swing unit 200 and blocks the input voltage supply unit 300 without transmitting the supply voltage VDD to the OP amplifier input terminal. As a result, the supply voltage VDD is high and the start-up signal STUP has a constant voltage, thereby solving a malfunction in which the input voltage supply unit 300 is driven.

도 2는 도 1에 도시한 상기 풀스윙부(200)의 일 실시예인 레벨 시프터의 상세 회로도이다.FIG. 2 is a detailed circuit diagram of a level shifter as an embodiment of the full swing unit 200 shown in FIG. 1.

도시한 것과 같이 상기 레벨 시프터 회로는 상기 공급 전압(VDD)이 소스에 입력되고 각각의 게이트 전압과 드레인 전압이 크로스 연결되어 있는 제1,제2 피모스 트랜지스터(PM1,PM2), 상기 스타트업 신호(STUP)와 그 반전 신호를 각각 게이트에 입력받고 각각의 드레인이 상기 제1,제2 피모스 트랜지스터(PM1,PM2)의 드레인에 연결되고, 소스단이 접지 라인에 연결되어 있는 제1,제2 엔모스 트랜지스터(NM1,NM2)로 구성된다.As shown in the figure, the level shifter circuit includes first and second PMOS transistors PM1 and PM2 having the supply voltage VDD input to a source and having a gate voltage and a drain voltage cross-connected with each other, and the start-up signal. The first and second terminals of the first and second PMOS transistors PM1 and PM2 and the source terminal of the first and second PMOS transistors PM1 and PM2, respectively. It consists of two NMOS transistors NM1 and NM2.

그 동작 원리는 상기 스타트업 신호(STUP)가 하이 레벨인 경우 상기 제1 엔모스 트랜지스터(NM1)의 드레인 전압이 로우 레벨이 되고 상기 풀스윙부(200)의 출력 신호(PD)는 하이 레벨이 된다.The operating principle is that when the start-up signal STUP is at a high level, the drain voltage of the first NMOS transistor NM1 is at a low level, and the output signal PD of the full swing unit 200 is at a high level. do.

상기 스타트업 신호(STUP)가 로우 레벨인 경우 그와 반대로 상기 풀스윙부(200)의 출력 신호(PD)는 로우 레벨이 된다.When the startup signal STUP is at the low level, the output signal PD of the full swing unit 200 is at the low level.

상기 스타트업 신호(STUP)가 접지 전압 레벨보다 높지만 하이 레벨은 아닌 신호인 경우 상기 제1 엔모스 트랜지스터(NM1)에 비해 상기 제2 엔모스 트랜지스 터(NM2)의 전류량이 상대적으로 많아 상기 풀스윙부(200)의 출력 신호(PD)는 접지 레벨이 된다. 이로 인해 접지 레벨에 비해 비교적 높은 스타트업 신호(STUP)를 상기 풀스윙부(200)에 의해 접지 레벨로 풀다운 시킨다.If the start-up signal STUP is higher than the ground voltage level but not the high level, the current amount of the second NMOS transistor NM2 is relatively higher than that of the first NMOS transistor NM1. The output signal PD of the swing unit 200 becomes a ground level. As a result, the pull-up unit 200 pulls down the startup signal STUP that is relatively higher than the ground level to the ground level.

도 3은 도 1에 도시한 상기 풀스윙부(200)의 다른 실시예인 인버터 체인의 상세 회로도이다.3 is a detailed circuit diagram of an inverter chain as another embodiment of the full swing unit 200 shown in FIG. 1.

상기 풀스윙부(200)는 직렬 연결된 인버터 체인으로 구성한다. 상기 인버터 체인은 상기 스타트업 신호(STUP)를 버퍼링하기 때문에 상기 풀스윙부(200)는 상기 스타트업 신호(STUP)가 접지 레벨보다 다소 높은 전압 레벨을 갖더라도 접지 레벨의 신호를 상기 입력 전압 공급부(300)에 전달하게 된다.The full swing unit 200 is configured as an inverter chain connected in series. Since the inverter chain buffers the start-up signal STUP, the full swing unit 200 may output a signal of the ground level even if the start-up signal STUP has a voltage level slightly higher than the ground level. To 300.

도 4는 도 1에 도시한 상기 스타트업 바이어스부(100)의 일 실시예를 나타낸 상세 회로도이다.4 is a detailed circuit diagram illustrating an embodiment of the startup bias unit 100 shown in FIG. 1.

도시한 것과 같이, 상기 스타트업 바이어스부(100)는 제3,제4 피모스 트랜지스터(PM3,PM4) 및 제3,제4 엔모스 트랜지스터(NM3,NM4)로 구성된다.As illustrated, the startup bias unit 100 includes third and fourth PMOS transistors PM3 and PM4 and third and fourth NMOS transistors NM3 and NM4.

상기 제3 피모스 트랜지스터(PM3)는 상기 오피 앰프(OP)의 출력(OP_OUT)을 게이트에 입력 받고 상기 공급 전압(VDD)이 소스에 연결되고 상기 바이어스 신호(NBIAS)가 드레인에서 출력된다. 상기 제3 엔모스 트랜지스터(NM3)는 상기 제3 피모스 트랜지스터(PM3)의 드레인에 게이트와 드레인이 연결되고 접지 라인에 소스가 연결되어 구성한다. The third PMOS transistor PM3 receives the output OP_OUT of the op amp OP from a gate, the supply voltage VDD is connected to a source, and the bias signal NBIAS is output from a drain. The third NMOS transistor NM3 has a gate and a drain connected to a drain of the third PMOS transistor PM3 and a source connected to a ground line.

상기 제4 피모스 트랜지스터(PM4)는 상기 공급 전압(VDD)이 소스에 연결되고 상기 접지 라인이 게이트에 연결되어 구성한다. 상기 제4 엔모스 트랜지스터(NM4) 는 상기 제4 피모스 트랜지스터(PM4)의 드레인이 드레인에 연결되고 상기 접지 라인이 소스에 연결되어 구성한다. The fourth PMOS transistor PM4 is configured such that the supply voltage VDD is connected to a source and the ground line is connected to a gate. The fourth NMOS transistor NM4 has a drain connected to a drain and a ground line connected to a source of the fourth PMOS transistor PM4.

도 4에 도시한 스타트업 바이어스부(100)의 동작 원리는 다음과 같다.The operating principle of the startup bias unit 100 shown in FIG. 4 is as follows.

상기 제3 엔모스 트랜지스터(NM3)는 드레인과 게이트가 연결되어 다이오드와 같은 기능을 하므로 상기 제3 엔모스 트랜지스터(NM3)의 드레인 전압인 상기 바이어스 신호(NBIAS)는 상기 공급 전압(VDD)이 증가함에 따라 점차 증가하다가 일정 전압 레벨로 포화된 전압을 갖는다. 상기 제3 엔모스 트랜지스터(NM3)의 드레인 전압이 상기 일정 전압 레벨이 되기 까지는 상기 스타트업 신호(STUP)는 상기 제4 피모스 트랜지스터(PM4)가 턴온된 상태이므로 상기 공급 전압(VDD) 레벨이다. 상기 제3 엔모스 트랜지스터(NM3)의 드레인 전압이 상기 일정 전압 레벨이 되면 상기 제4 엔모스 트랜지스터(NM4)가 턴온되어 상기 스타트업 신호(STUP)는 접지 레벨이 된다. 이로 인해 상기 바이어스 신호(NBIAS)가 상기 일정 전압 레벨로 포화되기 전에는 상기 스타트업 신호(STUP)는 하이 레벨이고, 상기 일정 전압 레벨이 되면 상기 스타트업 신호(STUP)는 로우 레벨이 된다.Since the third NMOS transistor NM3 is connected to a drain and a gate to function as a diode, the bias signal NBIAS, which is a drain voltage of the third NMOS transistor NM3, increases the supply voltage VDD. As it gradually increases, the voltage is saturated to a certain voltage level. The start-up signal STUP is at the supply voltage VDD level until the drain voltage of the third NMOS transistor NM3 reaches the predetermined voltage level because the fourth PMOS transistor PM4 is turned on. . When the drain voltage of the third NMOS transistor NM3 reaches the predetermined voltage level, the fourth NMOS transistor NM4 is turned on so that the start-up signal STUP becomes the ground level. As a result, the startup signal STUP is at a high level before the bias signal NBIAS is saturated to the constant voltage level, and the startup signal STUP is at a low level when the bias signal NBIAS is saturated to the predetermined voltage level.

도 5는 도 1에 도시한 상기 입력 전압 공급부(300)의 상세 회로도이다.FIG. 5 is a detailed circuit diagram of the input voltage supply unit 300 shown in FIG. 1.

도시한 것과 같이, 상기 입력 전압 공급부(300)는 상기 공급 전압(VDD)을 드레인에 인가받고 상기 풀스윙부(200)의 출력(PD)을 게이트에 입력받고 소스에 상기 오피 앰프(OP)의 입력 단자에 연결된 제5 엔모스 트랜지스터(NM5)로 구성된다.As shown, the input voltage supply unit 300 receives the supply voltage VDD to the drain, the output PD of the full swing unit 200 to the gate, and the source of the op amp OP to the source. And a fifth NMOS transistor NM5 connected to the input terminal.

상기 풀스윙부(200)의 출력(PD)이 하이 레벨이면 상기 제5 엔모스 트랜지스터(NM5)는 턴온되어 상기 공급 전압(VDD)을 상기 오피 앰프(OP)의 입력 단자에 제 공한다. 상기 풀스윙부(200)의 출력(PD)이 로우 레벨이면 상기 제5 엔모스 트랜지스터(NM5)는 턴오프되어 상기 공급 전압(VDD)을 상기 오피 앰프(OP)의 입력 단자와 차단한다.When the output PD of the full swing unit 200 is at a high level, the fifth NMOS transistor NM5 is turned on to provide the supply voltage VDD to an input terminal of the operational amplifier OP. When the output PD of the full swing unit 200 is at a low level, the fifth NMOS transistor NM5 is turned off to block the supply voltage VDD from an input terminal of the operational amplifier OP.

도 6은 도 1에 도시한 상기 밴드갭 전압 발생부(400)의 일 실시예를 나타낸 상세 회로도이다.6 is a detailed circuit diagram illustrating an example of the bandgap voltage generator 400 shown in FIG. 1.

도시한 것과 같이, 상기 밴드갭 전압 발생부(400)는 전원부(410), 전압-전류 변환부(420) 및 전류-전압 변환부(430)로 구성된다.As illustrated, the bandgap voltage generator 400 includes a power supply unit 410, a voltage-current converter 420, and a current-voltage converter 430.

상기 전원부(410)는 온도 변화에 비례하는 전류와 반비례하는 전압을 생성하고, 상기 전압-전류 변환부(420)는 온도에 반비례한 전압을 전류로 변환시키고, 상기 전류-전압 변환부(430)는 두 전류의 합을 전압으로 변환시킨다.The power supply unit 410 generates a voltage inversely proportional to a current proportional to a temperature change, and the voltage-current converter 420 converts a voltage inversely proportional to temperature into a current, and the current-voltage converter 430 Converts the sum of the two currents into a voltage.

상기 전원부(410)는 제5,제6 피모스 트랜지스터(PM5,PM6), 제1 오피 앰프(OP1), 제1 저항(R1) 및 제1,제2 바이폴라 트랜지스터(Q1,Q2)로 구성된다.The power supply unit 410 includes the fifth and sixth PMOS transistors PM5 and PM6, the first op amps OP1, the first resistor R1, and the first and second bipolar transistors Q1 and Q2. .

상기 전압-전류 변환부(420)는 제2 오피 앰프(OP2), 제7 피모스 트랜지스터(PM7) 및 제2 저항(R2)으로 구성된다.The voltage-current converter 420 includes a second op amp OP2, a seventh PMOS transistor PM7, and a second resistor R2.

상기 전류-전압 변환부(430)는 제8,제9 피모스 트랜지스터(PM8,PM9) 및 제3 저항(R3)으로 구성된다.The current-voltage converter 430 includes eighth and ninth PMOS transistors PM8 and PM9 and a third resistor R3.

도 7은 도 6에 도시한 오피 앰프(OP)의 상세 회로도이다.FIG. 7 is a detailed circuit diagram of the operational amplifier OP shown in FIG. 6.

도시한 것과 같이 상기 오피 앰프(OP)는 제10 내지 제12 피모스 트랜지스터(PM10~PM12), 제6 내지 제9 엔모스 트랜지스터(NM6~NM9)로 구성된다.As illustrated, the op amp OP includes tenth to twelfth PMOS transistors PM10 to PM12 and sixth to ninth NMOS transistors NM6 to NM9.

상기 제10 피모스 트랜지스터(PM10)는 공급 전압(VDD)를 소스에 입력받고 게 이트와 드레인을 연결하여 구성한다. 상기 제11 피모스 트랜지스터(PM11)는 상기 제10 피모스 트랜지스터(PM10)의 게이트와 게이트를 연결하고 상기 공급 전압(VDD)을 소스에 입력받는다. 상기 제6, 제7 엔모스 트랜지스터(NM6,NM7)는 상기 제10,제11 피모스 트랜지스터(PM10,PM11)의 드레인에 각각 드레인이 연결되고, 각각 상기 오피 앰프(OP)의 제1,제2 입력 전압(Va,Vb)을 게이트에 입력받고, 각각의 소스를 연결한다. The tenth PMOS transistor PM10 is configured by receiving a supply voltage VDD from a source and connecting a gate and a drain. The eleventh PMOS transistor PM11 connects a gate and a gate of the tenth PMOS transistor PM10 and receives the supply voltage VDD from a source. The sixth and seventh NMOS transistors NM6 and NM7 have drains connected to drains of the tenth and eleventh PMOS transistors PM10 and PM11, respectively, and the first and second of the op amps OP. 2 Input voltages Va and Vb are input to the gate, and the respective sources are connected.

상기 제8 엔모스 트랜지스터(NM8)는 상기 제6,제7 엔모스 트랜지스터(NM6,NM7)의 소스에 드레인을 연결하고 상기 바이어스 신호(NBIAS)를 게이트에 입력 받는다. 상기 제12 피모스 트랜지스터(PM12)는 상기 제7 엔모스 트랜지스터(NM7)의 드레인 전압을 게이트에 입력받고 상기 공급 전압(VDD)을 소스에 입력받는다. 상기 제9 엔모스 트랜지스터(NM9)는 상기 제12 피모스 트랜지스터(PM12)의 드레인에 드레인을 연결하고 상기 바이어스 신호(NBIAS)를 게이트에 입력받고 접지 라인에 소스가 연결되고 드레인 전압이 상기 오피 앰프(OP)의 출력이다. The eighth NMOS transistor NM8 connects a drain to a source of the sixth and seventh NMOS transistors NM6 and NM7 and receives the bias signal NBIAS to a gate. The twelfth PMOS transistor PM12 receives a drain voltage of the seventh NMOS transistor NM7 through a gate and receives the supply voltage VDD from a source. The ninth NMOS transistor NM9 connects a drain to a drain of the twelfth PMOS transistor PM12, receives the bias signal NBIAS to a gate, a source is connected to a ground line, and a drain voltage of the op amp Output of (OP).

즉, 상기 바이어스 신호(NBIAS)가 상기 제8 엔모스 트랜지스터(NM8)의 게이트에 입력되어 상기 오피 앰프(OP)에 흐르는 전류량을 제어함을 알 수 있다. That is, it can be seen that the bias signal NBIAS is input to the gate of the eighth NMOS transistor NM8 to control the amount of current flowing through the operational amplifier OP.

도 8은 상기 밴드갭 전압 발생부(400)의 다른 실시예를 나타낸 상세 회로도이다.8 is a detailed circuit diagram illustrating another embodiment of the bandgap voltage generator 400.

도시한 것과 같이, 상기 밴드갭 전압 발생부(400)는 오피 앰프(OP), 제13 피모스 트랜지스터(PM13), 제4,제5,제6 저항(R4,R5,R6) 및 제3,제4 바이폴라 트랜지스터(Q3,Q4)로 구성된다.As illustrated, the bandgap voltage generator 400 may include an operational amplifier (OP), a thirteenth PMOS transistor PM13, fourth, fifth, and sixth resistors R4, R5, R6, and third, It consists of 4th bipolar transistors Q3 and Q4.

상기 제13 피모스 트랜지스터(PM13)는 상기 오피 앰프(OP)의 출력이 게이트에 입력되고 상기 공급 전압(VDD)이 소스에 입력된다. 상기 제4 저항(R4)은 상기 제13 피모스 트랜지스터(PM13)의 드레인과 상기 제3 바이폴라 트랜지스터(Q3)의 에미터 전극 사이에 위치한다. 상기 제3 바이폴라 트랜지스터(Q3)는 베이트 전극과 컬렉터 전극을 연결한다.In the thirteenth PMOS transistor PM13, an output of the op amp OP is input to a gate and the supply voltage VDD is input to a source. The fourth resistor R4 is positioned between the drain of the thirteenth PMOS transistor PM13 and the emitter electrode of the third bipolar transistor Q3. The third bipolar transistor Q3 connects a bait electrode and a collector electrode.

상기 제4 저항(R4)은 상기 제13 피모스 트랜지스터(PM13)의 드레인 전극과 상기 제6 저항(R6) 사이에 위치한다. 상기 제6 저항(R6)은 상기 제5 저항(R5)과 상기 제4 바이폴라 트랜지스터(Q4)의 에미터 전극의 사이에 위치한다. 상기 제4 바이폴라 트랜지스터(Q4)는 베이스 전극과 컬렉터 전극을 연결하여 구성한다.The fourth resistor R4 is positioned between the drain electrode of the thirteenth PMOS transistor PM13 and the sixth resistor R6. The sixth resistor R6 is positioned between the fifth resistor R5 and the emitter electrode of the fourth bipolar transistor Q4. The fourth bipolar transistor Q4 is configured by connecting a base electrode and a collector electrode.

도 9는 도 8에 도시한 오피 앰프(OP)의 상세 회로도이다.FIG. 9 is a detailed circuit diagram of the operational amplifier OP shown in FIG. 8.

도시한 것과 같이, 상기 오피 앰프(OP)는 제14,제15 피모스 트랜지스터(PM14,PM15), 제10,제11,제12 엔모스 트랜지스터(NM10,NM11,NM12)로 구성된다.As shown, the op amp OP includes 14th and 15th PMOS transistors PM14 and PM15 and 10th, 11th and 12th NMOS transistors NM10, NM11 and NM12.

상기 제14 피모스 트랜지스터(PM14)는 공급 전압(VDD)를 소스에 입력받고 게이트와 드레인을 연결하여 구성한다. 상기 제15 피모스 트랜지스터(PM15)는 상기 제14 피모스 트랜지스터(PM14)의 게이트와 게이트를 연결하고 상기 공급 전압(VDD)을 소스에 입력받는다. The fourteenth PMOS transistor PM14 is configured by receiving a supply voltage VDD from a source and connecting a gate and a drain. The fifteenth PMOS transistor PM15 connects a gate and a gate of the fourteenth PMOS transistor PM14 and receives the supply voltage VDD from a source.

상기 제10,제11 엔모스 트랜지스터(NM10,NM11)는 상기 제14,제15 피모스 트랜지스터(PM14,PM15)의 드레인에 각각 드레인이 연결되고, 각각 상기 오피 앰프(OP)의 제1,제2 입력 전압(Va,Vb)을 게이트에 입력받고, 각각의 소스를 연결한다. 상기 제12 엔모스 트랜지스터(NM12)는 상기 제10,제11 엔모스 트랜지스 터(NM10,NM11)의 소스에 드레인을 연결하고 상기 바이어스 신호(NBIAS)를 게이트에 입력 받는다. The drains of the tenth and eleventh NMOS transistors NM10 and NM11 are connected to drains of the fourteenth and fifteenth PMOS transistors PM14 and PM15, respectively, and the first and second of the op amps OP. 2 Input voltages Va and Vb are input to the gate, and the respective sources are connected. The twelfth NMOS transistor NM12 connects a drain to a source of the tenth and eleventh NMOS transistors NM10 and NM11 and receives the bias signal NBIAS to a gate.

즉, 상기 바이어스 신호(NBIAS)가 상기 제12 엔모스 트랜지스터(NM12)의 게이트에 입력되어 상기 오피 앰프(OP)에 흐르는 전류량을 제어함을 알 수 있다. That is, it can be seen that the bias signal NBIAS is input to the gate of the twelfth NMOS transistor NM12 to control the amount of current flowing through the operational amplifier OP.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 밴드갭 기준 전압 발생 회로는 공급 전압이 증가함에 따른 초기화 신호의 오동작을 해결하여 안정적인 기준 전압을 생성하고 이로 인해 소비 전력, 발열 감소에 효과가 있다.The bandgap reference voltage generation circuit according to the present invention generates a stable reference voltage by solving the malfunction of the initialization signal as the supply voltage increases, thereby reducing power consumption and heat generation.

Claims (7)

기준 전압을 생성하는 밴드갭 전압 발생부;A bandgap voltage generator configured to generate a reference voltage; 상기 밴드갭 전압 발생부내 오피 앰프의 입력 전압을 초기화하기 위한 스타트업 신호 및 상기 오피 앰프에 흐르는 전류량을 제어하기 위한 바이어스 신호를 생성하는 스타트업 바이어스부;A startup bias unit configured to generate a startup signal for initializing the input voltage of the operational amplifier in the bandgap voltage generator and a bias signal for controlling the amount of current flowing through the operational amplifier; 상기 스타트업 신호 레벨에 따라 상기 스타트업 신호 레벨을 풀다운 또는 풀업시키는 풀스윙부; 및A pull swing unit which pulls down or pulls up the startup signal level according to the startup signal level; And 상기 풀스윙부의 출력에 따라 상기 오피 앰프의 입력 단자에 공급 전압을 전달하는 입력 전압 공급부를 포함하는 밴드갭 기준 전압 발생 회로.And an input voltage supply unit configured to transfer a supply voltage to an input terminal of the operational amplifier according to an output of the full swing unit. 제 1 항에 있어서,The method of claim 1, 상기 풀스윙부는,The full swing portion, 상기 스타트업 신호를 입력 받아 일정 전압 이상이면 하이 레벨의 신호를 상기 입력 전압 공급부로 출력하고 상기 일정 전압 이하이면 로우 레벨의 신호를 상기 입력 전압 공급부로 출력하는 레벨 시프터로 구성된 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.A band gap configured to receive the start-up signal and output a high level signal to the input voltage supply unit when the voltage is higher than or equal to a predetermined voltage, and output a low level signal to the input voltage supply unit if the voltage is lower than or equal to the predetermined voltage. Reference voltage generator circuit. 제 1 항에 있어서,The method of claim 1, 상기 풀스윙부는,The full swing portion, 상기 스타트업 신호를 입력 받아 버퍼링한 신호를 상기 입력 전압 공급부로 출력하는 인버터 체인으로 구성된 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.And an inverter chain configured to receive the start-up signal and output a buffered signal to the input voltage supply unit. 제 1 항에 있어서,The method of claim 1, 상기 스타트업 바이어스부는,The startup bias unit, 공급 전압에 따라 일정 전압 레벨의 바이어스 신호를 출력하는 바이어스부; 및A bias unit for outputting a bias signal having a predetermined voltage level according to the supply voltage; And 상기 바이어스부의 출력에 따라 로우 또는 하이 레벨을 가진 상기 스타트업 신호를 생성하는 스타트업부로 구성된 밴드갭 기준 전압 발생 회로.And a start-up section configured to generate the start-up signal having a low or high level according to the output of the bias section. 제 1 항에 있어서,The method of claim 1, 상기 밴드갭 전압 발생부는,The band gap voltage generator, 온도 변화에 따라 일정한 기준 전압을 생성하는 밴드 갭 회로로 구성된 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.A bandgap reference voltage generation circuit, characterized in that consisting of a band gap circuit for generating a constant reference voltage in response to temperature changes. 제 4 항에 있어서,The method of claim 4, wherein 상기 스타트업부는,The startup section, 상기 바이어스부의 출력이 상기 일정 전압 레벨보다 작으면 하이를 출력하고 상기 일정 전압 레벨보다 크면 로우를 출력하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.And outputting high when the output of the bias unit is smaller than the predetermined voltage level, and outputting a low when the bias unit is larger than the predetermined voltage level. 제 1 항에 있어서,The method of claim 1, 상기 오피 앰프는,The op amp is 상기 바이어스 신호에 의해 전류량이 가변되는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.A band gap reference voltage generator circuit, characterized in that the amount of current is changed by the bias signal.
KR1020070014065A 2007-02-09 2007-02-09 Bandgap reference voltage generation circuit KR100803372B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070014065A KR100803372B1 (en) 2007-02-09 2007-02-09 Bandgap reference voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014065A KR100803372B1 (en) 2007-02-09 2007-02-09 Bandgap reference voltage generation circuit

Publications (1)

Publication Number Publication Date
KR100803372B1 true KR100803372B1 (en) 2008-02-13

Family

ID=39343250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014065A KR100803372B1 (en) 2007-02-09 2007-02-09 Bandgap reference voltage generation circuit

Country Status (1)

Country Link
KR (1) KR100803372B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117008676A (en) * 2023-08-17 2023-11-07 荣湃半导体（上海）有限公司 Self-starting circuit for band-gap reference circuit
CN117008676B (en) * 2023-08-17 2024-05-31 荣湃半导体（上海）有限公司 Self-starting circuit for band-gap reference circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050041197A (en) * 2003-10-30 2005-05-04 주식회사 하이닉스반도체 Power supply apparatus for delay locked loop and its method
KR20060068220A (en) * 2004-12-16 2006-06-21 주식회사 하이닉스반도체 Circuit for generating reference voltage in semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050041197A (en) * 2003-10-30 2005-05-04 주식회사 하이닉스반도체 Power supply apparatus for delay locked loop and its method
KR20060068220A (en) * 2004-12-16 2006-06-21 주식회사 하이닉스반도체 Circuit for generating reference voltage in semiconductor memory device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
국내공개특허공보 10-2005-0041197호
국내공개특허공보 10-2006-0068220호

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117008676A (en) * 2023-08-17 2023-11-07 荣湃半导体（上海）有限公司 Self-starting circuit for band-gap reference circuit
CN117008676B (en) * 2023-08-17 2024-05-31 荣湃半导体（上海）有限公司 Self-starting circuit for band-gap reference circuit

Similar Documents

Publication Publication Date Title
US7292083B1 (en) Comparator circuit with Schmitt trigger hysteresis character
KR100788346B1 (en) Band gap reference voltage generation circuit
CN101876836A (en) Reference voltage generation circuit
CN101881985A (en) Reference voltage generation circuit
CN112068631B (en) Anti-interference excess temperature protection circuit of low-power consumption
CN112003368B (en) Power supply switching circuit
US8193852B2 (en) Precise control component for a substrate potential regulation circuit
CN107704005B (en) Negative voltage linear stable
CN114138045B (en) Low-power-consumption crystal oscillator oscillation starting circuit, chip and electronic equipment
CN117013845B (en) Slope compensation circuit, DCDC converter and charging chip
CN108958347A (en) A kind of reference circuit with negative-feedback
KR100803372B1 (en) Bandgap reference voltage generation circuit
CN209765366U (en) Band gap reference circuit with adjusting circuit
US6940335B2 (en) Constant-voltage circuit
CN108829174B (en) Linear voltage regulator circuit
CN103957639B (en) A kind of temperature-compensation circuit for LED
JP2007311846A (en) Oscillation circuit
CN108199708A (en) A kind of gate drive circuit, method and apparatus
CN112600167B (en) Overcurrent protection circuit of high-voltage stabilizer
CN109213253B (en) Quick high-precision low-temperature-drift strong pull-down current generation circuit
CN113625819A (en) High-performance reference voltage source with low temperature drift coefficient
KR100863002B1 (en) BandGap Reference Voltage Generation Circuit
JP2017169029A (en) Level shift circuit, electronic apparatus, and integrated circuit
CN101483425A (en) Low power differential signal transmission apparatus
CN220553109U (en) Temperature coefficient adjustable low-power consumption reference current source generation circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee