KR100802252B1 - Metal line forming method of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 제조시 금속간 저유전율 막을 형성하는 방법에 관한 것으로, 하부 배선 사이에 다결정 실리콘 층을 증착한 후 상부 배선 증착시 고온 열처리하는 과정을 추가하여 실리콘이 상부 배선으로 확산되도록 하여, 금속간 유전막(inter metal dielectric layer)인 실리콘 층 내에 기공(pore)이 형성되어 유전율이 낮은 다공성 실리콘이 되도록 함으로써 궁극적으로는 배선의 RC 지연(delay) 시간을 감소할 수 있는 방법을 제공한다.The present invention relates to a method for forming a low-k dielectric film between metals in the manufacture of metal wiring of a semiconductor device, by depositing a polycrystalline silicon layer between the lower wiring and the high temperature heat treatment during the deposition of the upper wiring, silicon is diffused into the upper wiring In this way, pores are formed in the silicon layer, which is an inter metal dielectric layer, to provide porous silicon having a low dielectric constant, thereby providing a method of ultimately reducing the RC delay time of the wiring. do.

Description

반도체 소자의 금속 배선 형성방법{Metal line forming method of semiconductor device}Metal line forming method of semiconductor device

도 1은 종래의 텅스텐 플러그 증착 공정을 나타낸 단면도.1 is a cross-sectional view showing a conventional tungsten plug deposition process.

도 2a 내지 도 2i는 본 발명에 의한 공정을 나타낸 단면도.2a to 2i are cross-sectional views showing the process according to the invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

98 : 하부 금속층 100 : 하부 금속층98: lower metal layer 100: lower metal layer

101 : 하부 금속 배선 102, 104 : 절연막101: lower metal wiring 102, 104: insulating film

106 : 콘택홀 108, 118 : Ti/TiN106: contact hole 108, 118: Ti / TiN

110 : 상부 금속층 112 : 다결정 실리콘110: upper metal layer 112: polycrystalline silicon

114 : 확산층 116 : 콘택 플러그114 diffusion layer 116 contact plug

120 : Si가 고용된 상부 금속층 122 : 다공성 실리콘120: upper metal layer in which Si is dissolved 122: porous silicon

본 발명은 반도체 소자의 다층 금속 배선 형성방법에 관한 것으로, 구체적으로는 다층 금속 배선 형성시 하부 금속 배선 사이에 다결정 실리콘 층을 남긴 후 상부 배선을 증착할 때 고온으로 증착하거나 열처리를 하여 실리콘이 상부 배선으 로 확산되어 실리콘 내에 기공이 형성되게 함으로써 금속간 유전막(inter metal dielectric layer)이 저유전막이 형성되도록 하는 방법에 관한 것이다.The present invention relates to a method for forming a multi-layer metal wiring of a semiconductor device. Specifically, when forming a multi-layer metal wiring, a polycrystalline silicon layer is left between lower metal wirings, followed by deposition at a high temperature or heat treatment when the upper wiring is deposited. The present invention relates to a method in which an intermetal dielectric layer forms a low dielectric film by diffusing into wiring and forming pores in silicon.

금속 배선간의 콘택 플러그를 형성하기 위하여 종래에는 금속 배선(10) 상부에 TEOS(tetraethyl orthosilicate) 막(12)을 도포하고, 이를 평탄화시키기 위하여 SOG(spin on glass) 막(14)을 도포한 다음, 그 상부에 다시 TEOS 막(18)을 도포하고, 상부 금속과 하부 금속의 연결을 위하여 감광막을 도포한 후 노광, 현상 및 식각 공정에 의해 콘택홀(16)을 형성한 다음, 400℃ 이상의 고온에서 상기 콘택홀(16)에 텅스텐(20)을 증착시키는 과정을 거치게 된다. 이러한 과정중 상기 콘택홀을 식각하는 과정에서 SOG(14)가 손상(damage)되어 SOG에 포함되어 있는 수분이 배출(out-gasing)되어, 도 1에서 볼 수 있는 바와 같이 텅스텐이 제대로 증착되지 않는 불량이 발생하고, 이에 따라 배선이 단락되어 수율이 감소하게 된다.In order to form contact plugs between the metal wires, a tetraethyl orthosilicate (TEOS) film 12 is conventionally applied on the metal wire 10, and a spin on glass (SOG) film 14 is applied to planarize the same. The TEOS film 18 is again applied on the upper part thereof, and the photoresist film is applied to connect the upper metal and the lower metal, and then the contact hole 16 is formed by exposure, development, and etching processes, and then at a high temperature of 400 ° C. or higher. The tungsten 20 is deposited in the contact hole 16. During this process, the SOG 14 is damaged in the process of etching the contact hole, and the water contained in the SOG is out-gased, so that tungsten is not properly deposited as shown in FIG. 1. Defects occur, resulting in a short circuit of the wires, thereby reducing the yield.

이러한 문제점을 제어하기 위하여 디가스(degas) 온도를 증가시켜 텅스텐 증착 전에 미리 수분을 배출시키는 방법을 사용할 수 있으나, 이는 온도 증가에 따라 탄소계 이물질이 증가하고, 하부 금속인 알루미늄이 분출되어 적용이 곤란하다는 문제점이 있다.In order to control this problem, a method of increasing the degas temperature to discharge moisture prior to tungsten deposition may be used. However, as the temperature increases, the carbon-based foreign matter increases and the lower metal aluminum is ejected. There is a problem that is difficult.

한편, 반도체 소자의 고집적화에 따라 금속 배선의 다층화가 불가피한 실정이다. 이로 인하여 금속 배선 물질의 선폭(feature size)이 0.35㎛ 이하인 경우 RC 지연(delay)을 효과적으로 줄이지 않으면 소자의 동작 속도는 고유의 게이트 지연(intrinsic gate delay)에 의한 것보다 배선간의 상호 지연(interconnect delay) 또는 RC 지연의 지배를 받으며 이와 같은 RC 지연은 하기 식과 같이 나타낼 수 있 다.On the other hand, due to the high integration of semiconductor devices, multilayered metal wiring is inevitably inevitable. As a result, when the feature size of the metal wiring material is 0.35 μm or less, unless the RC delay is effectively reduced, the operation speed of the device is interconnected between wires rather than due to an intrinsic gate delay. ) Or RC delay, which can be expressed by the following equation.

R = ρ(1/dw)R = ρ (1 / dw)

C = (ℓwKoxεo)/(tox)C = (ℓwK ox ε o ) / (t ox )

RC = ρ(1/dw) × (ℓwKoxεo)/(tox)RC = ρ (1 / dw) × (ℓwK ox ε o ) / (t ox )

상기 식에서, R은 저항, C는 정전 용량, ρ는 배선 물질의 비저항(resistivity of the interconnect), d는 배선 물질의 두께(thickness of the interconnect), w는 배선물질의 선폭(width of the interconnect), ℓ은 배선 물질의 길이(length of the interconnect), Kox는 절연 물질의 유전 상수(dielectric constant of the oxide), tox는 절연물질의 두께(thickness of oxide), εo는 진공 상태의 유전 상수(permittivity of the free space)이다.Where R is the resistance, C is the capacitance, ρ is the resistivity of the interconnect, d is the thickness of the interconnect, and w is the width of the interconnect. where ℓ is the length of the interconnect, K ox is the dielectric constant of the oxide, t ox is the thickness of oxide, and ε o is the dielectric in vacuum. Constant of the free space.

상기한 바와 같이, RC 지연은 배선 물질의 비저항(ρ)과 절연 물질의 유전율에 따른 기생 캐패시턴스(C)에 의한 전달 지연 현상이라고 할 수 있으며, 초고집적 회로에서는 RC 지연에 의해 신호 전달이 심각한 영향을 받게 된다. 이러한 신호 전달 지연을 막기 위해서는 비저항이 작은 금속 배선 물질과 유전 상수가 작은 절연 물질의 개발이 필수적이다.As described above, the RC delay may be referred to as a propagation delay phenomenon due to parasitic capacitance (C) according to the resistivity of the wiring material and the dielectric constant of the insulating material. Will receive. In order to prevent such signal propagation delay, it is necessary to develop a metal wiring material having a low resistivity and an insulating material having a low dielectric constant.

본 발명의 목적은 금속 배선간에 저유전율 막을 형성하여 RC 지연 시간을 감소시키는 반도체 소자의 금속 배선 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming metal wirings in a semiconductor device in which a low dielectric constant film is formed between metal wirings to reduce RC delay time.

상기 목적을 달성하기 위하여 본 발명에서는 반도체 다층 금속 배선 형성과정에서 금속간 유전막 형성시, 하부 배선 사이에 실리콘 층을 증착한 후 상부 배선 증착시 고온 열처리하여 실리콘이 상부 배선으로 확산되어 금속간 유전막인 실리콘 층을 다공성 실리콘 층이 되도록 함으로써 저유전율 막을 형성하는 방법을 제공한다.In order to achieve the above object, in the present invention, when forming an intermetallic dielectric layer in the process of forming a semiconductor multi-layer metal interconnection, a silicon layer is deposited between lower interconnections, and then a high temperature heat treatment is applied to deposit upper interconnections so that silicon is diffused into the upper interconnections. A method of forming a low dielectric constant film is provided by making a silicon layer a porous silicon layer.

본 발명에서는 하기와 같은 단계를 포함하는 반도체 소자의 금속 배선 형성방법을 제공한다:The present invention provides a method for forming metal wirings of a semiconductor device comprising the following steps:

(a) 반도체 기판 상부에 절연막을 증착하는 단계;(a) depositing an insulating film on the semiconductor substrate;

(b) 상기 절연막 상부에 하부 금속 배선을 형성하는 단계;(b) forming a lower metal wiring on the insulating film;

(c) 상기 구조의 전표면에 절연막을 형성하는 단계;(c) forming an insulating film on the entire surface of the structure;

(d) 상기 구조 전표면에 다결정 실리콘을 증착하여 하부 금속 배선 사이를 평탄화 하는 단계;(d) depositing polycrystalline silicon on the entire surface of the structure to planarize between lower metal interconnects;

(e) 상기 다결정 실리콘을 식각하여 하부 금속 배선 상측의 다결정 실리콘을 제거하는 단계;(e) etching the polycrystalline silicon to remove polycrystalline silicon above the lower metal interconnection;

(f) 상기 결과물 전표면에 확산층을 증착하는 단계;(f) depositing a diffusion layer on the entire resultant surface;

(g) 상기 구조에서 하부 금속 배선과 상부 금속 배선의 접촉이 예상되어 있는 부분의 막을 제거하여 콘택홀을 형성하는 단계;(g) forming a contact hole by removing a film of a portion in which the lower metal wiring and the upper metal wiring are expected to contact each other;

(h) 상기 구조 전면에 텅스텐을 증착한 후 식각하여 확산층 상측의 텅스텐을 제거함으로써 텅스텐 콘택 플러그를 형성하는 단계; (h) forming tungsten contact plugs by depositing tungsten on the entire structure and then etching to remove tungsten on the upper side of the diffusion layer;                     

(i) 상기 결과물 전면에 금속층을 증착하는 단계; 및(i) depositing a metal layer on the entire surface of the resultant product; And

(j) 상기 결과물을 열처리하여 상기 실리콘 층을 다공성 실리콘 층이 되도록 하는 단계.(j) heat treating the resultant to make the silicon layer a porous silicon layer.

이하 본 발명을 첨부 도면에 의하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 금속 배선 형성을 위하여 우선, 반도체 기판(98) 상부에 절연막(102)으로 산화막을 증착하고, 그 상부에 하부 금속 배선용 재료를 증착하여 하부 금속층(100)을 형성한 다음, 그 상부에 전자 이동성(electromigration) 향상 및 확산방지막의 용도로 Ti/TiN 층(108)을 도포한다(도 1a 참조). 이때 도면에 도시되어 있지는 않지만 상기 산화막과 배선 재료와의 접착력을 향상시키기 위하여 배선 재료를 도포하기 전에 산화막 상부에 Ti 또는 TiN 층을 도포할 수도 있다.In order to form the metal wiring of the present invention, first, an oxide film is deposited on the semiconductor substrate 98 with an insulating film 102, and then a lower metal wiring material is deposited on the upper portion to form a lower metal layer 100, and then on the upper portion thereof. The Ti / TiN layer 108 is applied for the purpose of improving electron migration and preventing diffusion (see FIG. 1A). In this case, although not shown in the drawing, in order to improve adhesion between the oxide film and the wiring material, a Ti or TiN layer may be coated on the oxide film before applying the wiring material.

본 발명에서 사용되는 하부 금속 배선 재료 및 상부 금속 배선 재료는 Al 또는 Al/Cu 합금인 것이 바람직하고, Al/Cu 합금을 사용하는 경우 Cu의 함량은 0.1∼3 중량%인 것이 바람직하다.The lower metal wiring material and the upper metal wiring material used in the present invention are preferably Al or Al / Cu alloy, and when the Al / Cu alloy is used, the content of Cu is preferably 0.1 to 3% by weight.

다음, 상기 Ti/TiN 층(108) 상부에 감광제를 도포하고 리소그래피 공정을 수행한 다음 감광막을 제거하여 하부 금속 배선(101)을 형성한다(도 2b 참조).Next, a photoresist is applied on the Ti / TiN layer 108, a lithography process is performed, and the photoresist film is removed to form a lower metal interconnection 101 (see FIG. 2B).

다음, 상기 하부 금속과 상부 금속의 절연을 위해 하부 금속 배선(101) 표면에 절연막(104)으로 TEOS(tetraethyl orthosilicate)를 증착하고(도 2c 참조), 그 상부에 다결정 실리콘층(112)을 증착하여 하부 금속 배선 사이를 평탄화 시킨다(도 2d 참조).Next, TEOS (tetraethyl orthosilicate) is deposited on the surface of the lower metal interconnection 101 with the insulating film 104 to insulate the lower metal and the upper metal (see FIG. 2C), and a polycrystalline silicon layer 112 is deposited thereon. To planarize between the lower metal wires (see FIG. 2D).

이때 상기 다결정 실리콘의 피복율(step coverage)은 50∼100%인 것이 바람 직하고, 증착 온도는 400∼600℃인 것이 바람직하다.In this case, the step coverage of the polycrystalline silicon is preferably 50 to 100%, and the deposition temperature is preferably 400 to 600 ° C.

다음, 상기 다결정 실리콘층(112)을 전면 식각하여 하부 금속 배선 상측의 다결정 실리콘을 제거함으로써 하부 배선 사이의 실리콘만 남긴다(도 2e 참조).Next, the entire polycrystalline silicon layer 112 is etched to remove polycrystalline silicon above the lower metal interconnection, leaving only silicon between the lower interconnections (see FIG. 2E).

상기 결과물 전표면에 실리콘이 상부 금속층으로 용이하게 확산되게 하기 위한 확산층(114)을 증착시키는데, 확산층(114)은 실리콘이 상부 금속층으로 확산되도록 핀 홀(pin hole) 제어가 용이한 PE 나이트라이드(plasma enhanced nitride)를 사용하는 것이 바람직하다. 이때 PE 나이트라이드는 핀 홀이 많은 막질을 사용하여 300∼500℃의 온도에서 8000Å 이하의 두께로 증착하는 것이 바람직하다.A diffusion layer 114 is deposited on the entire surface of the resultant material to facilitate diffusion of silicon into the upper metal layer, and the diffusion layer 114 facilitates pin hole control to facilitate diffusion of silicon into the upper metal layer. plasma enhanced nitride). At this time, the PE nitride is preferably deposited to a thickness of 8000 Pa or less at a temperature of 300 to 500 ℃ using a film having a lot of pinholes.

확산층(114)을 증착시킨 다음, 하부 금속 배선(101)과 상부 금속 배선의 접촉이 예상되어 있는 부분의 막을 리소그래피 공정으로 제거하여 콘택홀(106)을 형성한다(도 2f 참조).After the diffusion layer 114 is deposited, the contact hole 106 is formed by removing the film of the portion where the contact between the lower metal interconnection 101 and the upper metal interconnection is expected by a lithography process (see FIG. 2F).

상기 구조 전면에 배리어 막으로서 Ti/TiN 층을 1000Å 이하의 두께로 증착한 다음(미도시), 그 상부에 텅스텐을 증착한 후 전면 식각하여 확산층(114) 상측의 텅스텐을 제거함으로써 텅스텐 콘택 플러그(116)를 형성한다(도 2g 참조).A Ti / TiN layer was deposited to a thickness of 1000 Å or less as a barrier film on the entire surface of the structure (not shown), and then tungsten was deposited on top of the structure to remove the tungsten on the diffusion layer 114, thereby removing the tungsten contact plug ( 116) (see FIG. 2G).

상기 결과물 전면에 상부 금속 배선 재료를 고온으로 증착하거나, 저온으로 증착한 다음 열처리를 수행하여 상기 실리콘층(112)의 실리콘이 상부 금속층(110)으로 확산되어 상부 금속층에 고용(固溶)되도록 한다. 이때 금속 배선 재료의 증착온도는 50∼600℃ 범위인데, 증착 온도가 50∼400℃인 경우에는 열처리를 400∼600 ℃의 온도로 수행하여야 실리콘이 확산되며, 증착 온도가 400∼600℃인 경우에는 별도로 열처리를 수행하지 않더라도 금속 배선 재료의 증착과 동시에 실 리콘이 확산되게 된다. 그 결과 실리콘이 고용된 상부 금속층(120)이 형성되고, 금속간 유전막인 실리콘(112)은 내부에 기공이 형성된 저유전율의 다공성 실리콘(122)이 된다(도 2h 및 도 2i 참조).The upper metal wiring material is deposited at a high temperature or at a low temperature on the entire surface of the resultant, followed by heat treatment, so that the silicon of the silicon layer 112 is diffused into the upper metal layer 110 so as to be dissolved in the upper metal layer. . In this case, the deposition temperature of the metal wiring material is in the range of 50 to 600 ° C. In the case of the deposition temperature of 50 to 400 ° C, heat treatment must be performed at a temperature of 400 to 600 ° C to diffuse silicon, and the deposition temperature is 400 to 600 ° C. The silicon is diffused at the same time as the deposition of the metal wiring material even if the heat treatment is not performed separately. As a result, an upper metal layer 120 in which silicon is dissolved is formed, and silicon 112, an intermetallic dielectric layer, becomes porous silicon 122 having low dielectric constant having pores therein (see FIGS. 2H and 2I).

이상에서 살펴본 바와 같이, 본 발명에서는 금속간 유전막 형성시 기존의 옥사이드, 특히 SOG 대신에 다결정 실리콘을 증착한 후 상부 금속 배선을 증착시킬 때 고온 증착 또는 열처리하여 실리콘이 상부 금속으로 확산되어 고용됨으로써 다공성 실리콘이 되어 저유전율 막이 형성되므로 궁극적으로는 RC 지연 시간을 줄일 수 있다. 즉, 본 발명을 이용하여 다층 배선을 형성할 경우 금속간 유전막으로 사용되는 기존의 SOG와 같은 옥사이드의 유전 상수 값(3.2)을 1/3 정도로 감소시킬 수 있다. 또한 본 발명의 저유전율 막을 사용할 경우, 텅스텐 플러그 기존의 SOG 막으로부터 수분이 배출되어 텅스텐이 제대로 증착되지 않는 문제점도 해결할 수 있다.As described above, in the present invention, when the intermetallic dielectric film is formed, polycrystalline silicon is deposited instead of the existing oxide, in particular SOG, and then the silicon is diffused into the upper metal by high temperature deposition or heat treatment when the upper metal wiring is deposited. Silicon becomes a low-k film, ultimately reducing RC latency. That is, when the multilayer wiring is formed using the present invention, the dielectric constant value (3.2) of the oxide such as the conventional SOG used as the intermetal dielectric layer can be reduced to about 1/3. In addition, when using the low dielectric constant film of the present invention, it is also possible to solve the problem that tungsten is not properly deposited because moisture is discharged from the tungsten plug conventional SOG film.

Claims (9)

(a) 반도체 기판 상부에 절연막을 증착하는 단계;(a) depositing an insulating film on the semiconductor substrate; (b) 상기 절연막 상부에 하부 금속 배선을 형성하는 단계;(b) forming a lower metal wiring on the insulating film; (c) 상기 하부 금속 배선의 전표면에 절연막을 형성하는 단계;(c) forming an insulating film on the entire surface of the lower metal wiring; (d) 상기 절연막 전표면에 다결정 실리콘을 증착하여 하부 금속 배선 사이를 평탄화 하는 단계;(d) depositing polycrystalline silicon on the entire surface of the insulating film to planarize the lower metal wiring; (e) 상기 다결정 실리콘을 식각하여 하부 금속 배선 상측의 다결정 실리콘을 제거하는 단계;(e) etching the polycrystalline silicon to remove polycrystalline silicon above the lower metal interconnection; (f) 하부 금속 배선 사이의 다결정 실리콘 및 하부 금속 배선 상측 전표면에 확산층을 증착하는 단계;(f) depositing a diffusion layer on polycrystalline silicon between the lower metal interconnects and the entire upper surface of the lower metal interconnects; (g) 상기 확산층에서 하부 금속 배선과 상부 금속 배선의 접촉이 예상되어 있는 부분의 막을 제거하여 콘택홀을 형성하는 단계;(g) forming a contact hole by removing a film of a portion of the diffusion layer in which contact between the lower metal wiring and the upper metal wiring is expected; (h) 상기 콘택홀이 형성된 확산층 전면에 텅스텐을 증착한 후 식각하여 확산층 상측의 텅스텐을 제거함으로써 텅스텐 콘택 플러그를 형성하는 단계;(h) forming a tungsten contact plug by depositing tungsten on the entire surface of the diffusion layer in which the contact hole is formed and then etching to remove tungsten on the upper side of the diffusion layer; (i) 상기 텅스텐 콘택 플러그가 형성된 확산층 전면에 상부 금속 배선용 금속층을 증착하는 단계; 및(i) depositing an upper metal wiring metal layer on an entire surface of the diffusion layer in which the tungsten contact plug is formed; And (j) 상기 상부 금속 배선용 금속층을 열처리하여 하부 금속 배선 사이의 다결정 실리콘층을 다공성 실리콘층이 되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.and (j) heat treating the upper metal wiring metal layer so that the polycrystalline silicon layer between the lower metal wirings becomes a porous silicon layer. 제 1 항에 있어서,The method of claim 1, 상기 하부 금속 배선 및 상부 금속 배선 재료는 Al 또는 Al/Cu 합금인 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.And the lower metal wiring and the upper metal wiring material are Al or Al / Cu alloy. 제 2 항에 있어서,The method of claim 2, 상기 Al/Cu 합금의 Cu 함량은 0.1∼3 중량%인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.Cu content of the Al / Cu alloy is 0.1 to 3% by weight of the metal wiring forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 (d) 단계의 다결정 실리콘의 피복율(step coverage)은 50∼100%이고, 증착 온도는 400∼600℃인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The step coverage of the polycrystalline silicon of step (d) is 50 to 100%, the deposition temperature is 400 to 600 ℃ metal wiring forming method of a semiconductor device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 (f) 단계의 확산층은 PE 나이트라이드(plasma enhanced nitride) 층인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The diffusion layer of the step (f) is a PE nitride (plasma enhanced nitride) layer, characterized in that the metal wiring forming method of the semiconductor device. 제 5 항에 있어서,The method of claim 5, wherein 상기 PE 나이트라이드는 핀 홀(pin hole)이 많은 막질을 사용하여 300∼500 ℃의 온도에서 8000Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.The PE nitride is a metal wiring forming method of a semiconductor device, characterized in that to deposit a thickness of less than 8000 kPa at a temperature of 300 ~ 500 ℃ using a film quality with a lot of pin holes. 제 1 항에 있어서,The method of claim 1, (h) 단계 이전에, (g) 단계의 결과 구조 전표면에 Ti/TiN 층을 1000Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.before the step (h), depositing a Ti / TiN layer with a thickness of 1000 Å or less on the entire surface of the resulting structure of the step (g). 제 1 항에 있어서,The method of claim 1, 상기 (i) 단계에서 상부 금속 배선용 금속층의 증착 온도는 50∼600℃인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.In the step (i), the deposition temperature of the upper metal wiring metal layer is a method of forming a metal wiring of a semiconductor device, characterized in that 50 ~ 600 ℃. 제 8 항에 있어서,The method of claim 8, 상기 (i) 단계의 증착 온도가 50∼400℃인 경우에는 상기 (j) 단계의 열처리를 400∼600 ℃의 온도로 수행하고, 증착 온도가 400∼600℃인 경우에는 별도로 (j) 단계의 열처리를 수행하지 않는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.When the deposition temperature of step (i) is 50 to 400 ° C., the heat treatment of step (j) is performed at a temperature of 400 to 600 ° C., and when the deposition temperature is 400 to 600 ° C., separately from step (j). A metal wiring forming method for a semiconductor device, characterized in that the heat treatment is not performed.
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