KR100788223B1 - Differential output circuit with stable duty - Google Patents

Differential output circuit with stable duty Download PDF

Info

Publication number
KR100788223B1
KR100788223B1 KR1020060079374A KR20060079374A KR100788223B1 KR 100788223 B1 KR100788223 B1 KR 100788223B1 KR 1020060079374 A KR1020060079374 A KR 1020060079374A KR 20060079374 A KR20060079374 A KR 20060079374A KR 100788223 B1 KR100788223 B1 KR 100788223B1
Authority
KR
South Korea
Prior art keywords
mos transistor
channel mos
voltage
gate
node
Prior art date
Application number
KR1020060079374A
Other languages
Korean (ko)
Other versions
KR20070023552A (en
Inventor
마사토모 에이미츠
야스시 아오키
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Priority to KR1020060079374A priority Critical patent/KR100788223B1/en
Publication of KR20070023552A publication Critical patent/KR20070023552A/en
Application granted granted Critical
Publication of KR100788223B1 publication Critical patent/KR100788223B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)

Abstract

차동 출력 회로는 제 1 전압과 연결된 바이어스 회로를 포함한다. 입력 회로부는 제 1 도전성 유형의 제 1 및 제 2 MOS 트랜지스터를 포함하고, 제 1 및 제 2 MOS 트랜지스터는 바이어스 회로를 통해 제 1 전압과 연결되며, 제 1 및 제 2 MOS 트랜지스터의 게이트는 차동 입력 신호를 수신한다. 제 2 도전성 유형의 제 3 및 제 4 MOS 트랜지스터는, 각각, 제 1 및 제 2 저항 소자를 통해 제 1 및 제 2 MOS 트랜지스터와 연결되며, 제 2 전압과 연결된다. 제 1 MOS 트랜지스터와 제 1 저항 소자 사이의 제 1 연결 노드는 제 4 MOS 트랜지스터의 게이트와 연결되고, 제 2 MOS 트랜지스터와 제 2 저항 소자 사이의 제 2 연결 노드는 제 3 MOS 트랜지스터의 게이트와 연결된다. 차동 출력 신호는, 차동 입력 신호에 응하여, 제 1 저항 소자와 제 3 MOS 트랜지스터 사이의 제 1 출력 노드 및 제 2 저항 소자와 제 4 MOS 트랜지스터 사이의 제 2 출력 노드로부터 출력된다.The differential output circuit includes a bias circuit coupled with the first voltage. The input circuit portion includes first and second MOS transistors of a first conductivity type, the first and second MOS transistors being connected to the first voltage through a bias circuit, and the gates of the first and second MOS transistors being differential inputs. Receive the signal. The third and fourth MOS transistors of the second conductivity type are connected with the first and second MOS transistors through the first and second resistive elements, respectively, and with the second voltage. The first connection node between the first MOS transistor and the first resistive element is connected with the gate of the fourth MOS transistor, and the second connection node between the second MOS transistor and the second resistive element is connected with the gate of the third MOS transistor. do. The differential output signal is output from the first output node between the first resistor element and the third MOS transistor and the second output node between the second resistor element and the fourth MOS transistor in response to the differential input signal.

차동 출력 회로, 차동 입력 신호, 차동 출력 신호 Differential output circuit, differential input signal, differential output signal

Description

안정적인 효율을 가지는 차동 출력 회로{DIFFERENTIAL OUTPUT CIRCUIT WITH STABLE DUTY}DIFFERENTIAL OUTPUT CIRCUIT WITH STABLE DUTY}

도 1 은 종래의 차동 출력 회로의 구성을 도시한 회로도.1 is a circuit diagram showing the configuration of a conventional differential output circuit.

도 2 는 본 발명의 일 실시형태에 따라 차동 출력 회로의 구성을 나타내는 회로도.2 is a circuit diagram showing a configuration of a differential output circuit according to an embodiment of the present invention.

도 3 은 종래 차동 출력 회로 및 제 1 실시형태의 차동 출력 회로에서의 주파수 특성을 나타내는 도면.3 shows frequency characteristics in a conventional differential output circuit and a differential output circuit of a first embodiment.

도 4a 내지 도 4c 는, 종래 차동 출력 회로 및 제 1 실시형태의 차동 출력 회로의 입/출력 파형을 나타내는 도면.4A to 4C are diagrams showing input / output waveforms of the conventional differential output circuit and the differential output circuit of the first embodiment.

도 5 는 본 발명의 제 2 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도.5 is a circuit diagram showing a configuration of a differential output circuit according to a second embodiment of the present invention.

도 6 은 본 발명의 제 3 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도.6 is a circuit diagram showing a configuration of a differential output circuit according to a third embodiment of the present invention.

도 7 은 본 발명의 제 4 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도.7 is a circuit diagram showing a configuration of a differential output circuit according to a fourth embodiment of the present invention.

도 8 은 본 발명의 제 5 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도.8 is a circuit diagram showing a configuration of a differential output circuit according to a fifth embodiment of the present invention.

도 9 는 본 발명의 제 6 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도.9 is a circuit diagram showing a configuration of a differential output circuit according to a sixth embodiment of the present invention.

도 10a 내지 도 10c 는, 커패시턴스 소자가 하나 이상의 MOS 트랜지스터로 구성되는 실시예를 나타낸 도면.10A-10C illustrate an embodiment in which a capacitance element consists of one or more MOS transistors.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

N11a, N11b, N12a, N12b, N1a, N1b, N2a, N2b, N3a, N3b, N4a, N4b, N7, N8, N9 : N-채널 MOS 트랜지스터N11a, N11b, N12a, N12b, N1a, N1b, N2a, N2b, N3a, N3b, N4a, N4b, N7, N8, N9: N-channel MOS transistors

P11a, P11b, P1a, P1b, P7 : P-채널 MOS 트랜지스터P11a, P11b, P1a, P1b, P7: P-channel MOS transistors

R1a, R2a, R1b, R2b : 저항소자 R1 : 피드백 저항 소자R1a, R2a, R1b, R2b: resistor R1: feedback resistor

VDD : 고전압 전원 VSS : 저전압 전원VDD: High Voltage Power VSS: Low Voltage Power

C1a, C1b, C2 : 커패시턴스 소자 1a, 1b, 2a, 2b : 연결 노드C1a, C1b, C2: capacitance elements 1a, 1b, 2a, 2b: connection nodes

INa, INb, IN2a, IN2b : 입력 단자 OUTa, OUTb : 출력 단자INa, INb, IN2a, IN2b: input terminal OUTa, OUTb: output terminal

본 발명은 차동 입력 신호에 응하여 차동 신호를 출력하는 차동 출력 회로에 관한 것이다.The present invention relates to a differential output circuit for outputting a differential signal in response to a differential input signal.

반도체 집적 회로의 고속 동작과 관련하여, 차동 신호는, 회로들 사이의 인터페이스로 자주 이용된다. 차동 신호는, 잡음 저항에 대해 우세하고, 회로의 제조에 있어서 변화의 영향을 수용하기는 어렵다. 차동 신호를 발생시키는 차 동 출력 회로는 일본 특허 출원 공개 (JP P2004-128747A) 에 개시된다. 도 1 은 차동 출력 회로의 회로도이다. 도 1 에 도시된 바와 같이, 차동 출력 회로에는 N-채널 MOS 트랜지스터 (N11a, N11b, N12a 및 N12b), P-채널 MOS 트랜지스터 (P11a, P11b) 및 저항 소자 (R) 가 제공된다.In connection with the high speed operation of semiconductor integrated circuits, differential signals are often used as an interface between circuits. Differential signals prevail over noise resistance and are difficult to accommodate the effects of changes in the fabrication of circuits. A differential output circuit for generating a differential signal is disclosed in Japanese Patent Application Laid-Open (JP P2004-128747A). 1 is a circuit diagram of a differential output circuit. As shown in FIG. 1, the differential output circuit is provided with N-channel MOS transistors N11a, N11b, N12a and N12b, P-channel MOS transistors P11a and P11b and a resistor element R. As shown in FIG.

MOS 트랜지스터 (P11a, N12a 및 N11a) 는 고전압 전원 (VDD) 과 저전압 전원 (VSS) 사이에서 직렬로 연결된다. 즉, N-채널 MOS 트랜지스터 (N11a) 의 소오스 (source) 는 저전압 전원 (VSS) 에 연결되고, N-채널 MOS 트랜지스터 (N11a) 의 드레인 (drain) 은 N-채널 MOS 트랜지스터 (N12a) 의 소오스에 연결된다. P-채널 MOS 트랜지스터 (P11a) 의 소오스는 고전압 전원 (VDD) 에 연결되고, P-채널 MOS 트랜지스터 (P11a) 의 드레인은 N-채널 MOS 트랜지스터 (N12a) 의 드레인에 연결된다. 유사하게, MOS 트랜지스터 (P11b, N12b 및 N11b) 는 고전압 전원 (VDD) 과 저전압 전원 (VSS) 사이에서 직렬로 연결된다. 즉, N-채널 MOS 트랜지스터 (N11b) 의 소오스는 저전압 전원 (VSS) 에 연결되고, N-채널 MOS 트랜지스터 (N11b) 의 드레인은 N-채널 MOS 트랜지스터 (N12b) 의 소오스에 연결된다. P-채널 MOS 트랜지스터 (P11b) 의 소오스는 고전압 전원 (VDD) 에 연결되고, P-채널 MOS 트랜지스터 (P11b) 의 드레인은 N-채널 MOS 트랜지스터 (N12b) 의 드레인에 연결된다.The MOS transistors P11a, N12a and N11a are connected in series between the high voltage power supply VDD and the low voltage power supply VSS. That is, the source of the N-channel MOS transistor N11a is connected to the low voltage power supply VSS, and the drain of the N-channel MOS transistor N11a is connected to the source of the N-channel MOS transistor N12a. Connected. The source of the P-channel MOS transistor P11a is connected to the high voltage power supply VDD, and the drain of the P-channel MOS transistor P11a is connected to the drain of the N-channel MOS transistor N12a. Similarly, the MOS transistors P11b, N12b and N11b are connected in series between the high voltage power supply VDD and the low voltage power supply VSS. That is, the source of the N-channel MOS transistor N11b is connected to the low voltage power supply VSS, and the drain of the N-channel MOS transistor N11b is connected to the source of the N-channel MOS transistor N12b. The source of the P-channel MOS transistor P11b is connected to the high voltage power supply VDD, and the drain of the P-channel MOS transistor P11b is connected to the drain of the N-channel MOS transistor N12b.

N-채널 MOS 트랜지스터 (N12a) 의 게이트 (gate) 와 N-채널 MOS 트랜지스터 (N12b) 의 게이트는 고전압 전원 (VDD) 에 연결된다. 따라서, N-채널 MOS 트랜지스터 (N12a) 와 N-채널 MOS 트랜지스터 (N12b) 는 항상 온 (on) 이 되고, 저항 소자로서 기능한다. 입력 단자 (INa) 는 N-채널 MOS 트랜지스터 (N11a) 의 게이트에 연결되고, 입력 단자 (INb) 는 N-채널 MOS 트랜지스터 (N11b) 의 게이트에 연결된다. 입력 단자 (INa) 로부터 인가된 입력 신호와 입력 단자 (INb) 로부터 인가된 입력 신호는 차동 신호로서 기능하고 서로에 대해 반대의 위상을 가진다.The gate of the N-channel MOS transistor N12a and the gate of the N-channel MOS transistor N12b are connected to the high voltage power supply VDD. Therefore, the N-channel MOS transistor N12a and the N-channel MOS transistor N12b are always turned on and function as a resistive element. The input terminal INa is connected to the gate of the N-channel MOS transistor N11a, and the input terminal INb is connected to the gate of the N-channel MOS transistor N11b. The input signal applied from the input terminal INa and the input signal applied from the input terminal INb function as differential signals and have opposite phases with respect to each other.

N-채널 MOS 트랜지스터 (N12a) 와 N-채널 MOS 트랜지스터 (N11a) 사이의 노드 (a) 는 P-채널 MOS 트랜지스터 (P11b) 의 게이트에 연결된다. N-채널 MOS 트랜지스터 (N12b) 와 N-채널 MOS 트랜지스터 (N11b) 사이의 노드 (b) 는 P-채널 MOS 트랜지스터 (P11a) 의 게이트에 연결된다. N-채널 MOS 트랜지스터 (N12a) 와 P-채널 MOS 트랜지스터 (P11a) 사이의 노드는 출력 단자 (OUTb) 에 연결되고, N-채널 MOS 트랜지스터 (N12b) 와 P-채널 MOS 트랜지스터 (P11b) 사이의 노드는 출력 단자 (OUTa) 에 연결된다. 저항 소자 (R) 는 출력 단자 (OUTa) 와 출력 단자 (OUTb) 사이에 연결된다.The node a between the N-channel MOS transistor N12a and the N-channel MOS transistor N11a is connected to the gate of the P-channel MOS transistor P11b. The node b between the N-channel MOS transistor N12b and the N-channel MOS transistor N11b is connected to the gate of the P-channel MOS transistor P11a. The node between the N-channel MOS transistor N12a and the P-channel MOS transistor P11a is connected to the output terminal OUTb, and the node between the N-channel MOS transistor N12b and the P-channel MOS transistor P11b. Is connected to the output terminal OUTa. The resistor element R is connected between the output terminal OUTa and the output terminal OUTb.

이하, 차동 출력 회로의 동작이 설명된다. 도 1 에 도시된 회로는 2 개의 신호 루트에 대한 2 개의 회로부의 합성인 것으로 간주될 수 있다. 제 1 신호 루트는, 입력 단자 (INa) 로부터 신호를 수신하고, 그 신호를 출력 단자 (OUTa) 로부터 출력하기 위한 신호 루트이다. 제 2 신호 루트는 입력 단자 (INb) 로부터 신호를 수신하고, 출력 단자 (OUTb) 로부터 신호를 출력하기 위한 신호 루트이다.The operation of the differential output circuit is described below. The circuit shown in FIG. 1 can be considered to be a composite of two circuit sections for two signal routes. The first signal route is a signal route for receiving a signal from the input terminal INa and outputting the signal from the output terminal OUTa. The second signal route is a signal route for receiving a signal from the input terminal INb and outputting a signal from the output terminal OUTb.

제 1 신호 루트에서, N-채널 MOS 트랜지스터 (N11a) 는, 부하 저항기로서, N-채널 MOS 트랜지스터 (N12a) 와 P-채널 MOS 트랜지스터 (P11a) 를 갖는 소오스 접지 증폭 회로 (source grounded amplifying circuit) 를 구성한다. 그 출력은, 부하 저항기와 N-채널 MOS 트랜지스터 (N11a) 사이의 연결 노드 (a) 로부터 획득된다. 노드 (a) 에서의 신호는 P-채널 MOS 트랜지스터 (P11b) 의 게이트에 인가된다. P-채널 MOS 트랜지스터 (P11b) 는, 부하 저항으로서, N-채널 MOS 트랜지스터 (N11b) 와 N-채널 MOS 트랜지스터 (N12b) 를 갖는 소오스 접지 증폭 회로를 구성한다. 따라서, 입력 단자 (INa) 로부터 인가된 신호는, N-채널 MOS 트랜지스터 (N11a) 와 P-채널 MOS 트랜지스터 (P11b) 로 구성된 2 단계 증폭 회로에 의해 증폭되고 출력 단자 (OUTa) 로부터 출력된다. 출력 단자 (OUTa) 로 출력된 출력 신호는 저항 소자 (R) 를 통해서 입력측으로 네거티브로 피드백 된다. 따라서, 2 단계 증폭 회로의 이득이 억제되고, 이로써, 주파수 특성에서 평활한 대역 범위 (flat band range) 가 확대된다.In the first signal route, the N-channel MOS transistor N11a comprises a source grounded amplifying circuit having, as a load resistor, an N-channel MOS transistor N12a and a P-channel MOS transistor P11a. Configure. The output is obtained from the connection node (a) between the load resistor and the N-channel MOS transistor N11a. The signal at node (a) is applied to the gate of P-channel MOS transistor P11b. The P-channel MOS transistor P11b constitutes a source ground amplifier circuit having an N-channel MOS transistor N11b and an N-channel MOS transistor N12b as load resistance. Therefore, the signal applied from the input terminal INa is amplified by a two-stage amplifying circuit composed of the N-channel MOS transistor N11a and the P-channel MOS transistor P11b and output from the output terminal OUTa. The output signal output to the output terminal OUTa is negatively fed back to the input side through the resistor element R. As shown in FIG. Therefore, the gain of the two-stage amplifying circuit is suppressed, thereby extending the flat band range in the frequency characteristic.

유사하게, 제 2 신호 루트에서, N-채널 MOS 트랜지스터 (N11b) 는, 부하 저항기로서, N-채널 MOS 트랜지스터 (N12b) 와 P-채널 MOS 트랜지스터 (P11b) 를 갖는 소오스 접지 증폭 회로를 구성한다. 그 출력은 부하 저항기와 N-채널 MOS 트랜지스터 (N11b) 사이의 연결 노드 (b) 로부터 획득된다. 이 노드 (b) 에서의 신호는 P-채널 MOS 트랜지스터 (P11a) 의 게이트로 인가된다. P-채널 MOS 트랜지스터 (P11a) 는, 부하 저항기로서, N-채널 MOS 트랜지스터 (N11a) 와 N-채널 MOS 트랜지스터 (N12a) 를 갖는 소오스 접지 증폭회로를 구성한다. 따라서, 입력 단자 (INb) 로부터 인가된 신호는 N-채널 MOS 트랜지스터 (N11b) 와 P-채널 MOS 트랜지스터 (P11a) 로 구성된 2-단계 증폭회로에 의해 증폭되고 출력 단자 (OUTb) 로부터 출력된다. 출력 단자 (OUTb) 로 출력된 출력 신호는 저항 소자 (R) 를 통하여 입력측으로 네거티브로 피드백된다. 따라서, 2 단계 증폭회로의 획득이 억제되며, 이로써, 주파수 특성에서의 평활한 대역 범위가 확대된다.Similarly, in the second signal route, the N-channel MOS transistor N11b constitutes a source ground amplifier circuit having an N-channel MOS transistor N12b and a P-channel MOS transistor P11b as load resistors. The output is obtained from the connection node b between the load resistor and the N-channel MOS transistor N11b. The signal at this node (b) is applied to the gate of the P-channel MOS transistor P11a. The P-channel MOS transistor P11a constitutes a source ground amplifier circuit having an N-channel MOS transistor N11a and an N-channel MOS transistor N12a as a load resistor. Therefore, the signal applied from the input terminal INb is amplified by the two-stage amplification circuit composed of the N-channel MOS transistor N11b and the P-channel MOS transistor P11a and output from the output terminal OUTb. The output signal output to the output terminal OUTb is negatively fed back to the input side through the resistance element R. Therefore, the acquisition of the two-stage amplification circuit is suppressed, thereby extending the smooth band range in the frequency characteristic.

입력 단자 (INa) 로 인가된 신호와 입력 단자 (INb) 로 인가된 신호는 차동 신호로서 기능하고 서로에 대해 반대의 위상을 가진다. 이러한 입력 신호에서, 소신호 (small signal) 가 오프셋 (offset) 전압 신호상에 중첩된다. 따라서, 입력 단자 (INa) 로 인가된 신호가 그 오프셋 전압 신호보다 높은 경우, 입력 단자 (INb) 로 인가된 신호는 오프셋 전압 신호보다 낮다. 이러한 이유로, 노드 (b) 의 전압은, 오프셋 전압 신호가 입력 단자 (INb) 에 인가될 때의 전압보다 높다. 노드 (b) 의 전압이 N-채널 MOS 트랜지스터 (N11a) 의 부하 저항기로서 기능하는 P-채널 MOS 트랜지스터 (P11a) 의 게이트에 인가되어, P-채널 MOS 트랜지스터 (P11a) 의 온 저항은 높다. 따라서, N-채널 MOS 트랜지스터 (N11a) 를 통해서 입력 단자 (INa) 로부터 인가된 신호의 증폭 계수 (amplification factor) 가 더 높게 된다. 즉, 증폭 동작은, 오직 단일의 N-채널 MOS 트랜지스터 (N11a) 만이 사용중인 경우와 비교하여 더 강하게 된다. 특성 파라미터가 설정되고 SPICE 가 시뮬레이션을 수행하기 위해 이용될 때, 도 3 의 파선에 의해 도시된 바와 같이, 이 회로의 주파수 성능은 약 2 GHz 까지 약 12 dB 의 평활한 이득을 갖는다.The signal applied to the input terminal INa and the signal applied to the input terminal INb function as differential signals and have opposite phases with respect to each other. In this input signal, a small signal is superimposed on an offset voltage signal. Therefore, when the signal applied to the input terminal INa is higher than the offset voltage signal, the signal applied to the input terminal INb is lower than the offset voltage signal. For this reason, the voltage of the node b is higher than the voltage when the offset voltage signal is applied to the input terminal INb. The voltage of the node b is applied to the gate of the P-channel MOS transistor P11a serving as the load resistor of the N-channel MOS transistor N11a, so that the on resistance of the P-channel MOS transistor P11a is high. Therefore, the amplification factor of the signal applied from the input terminal INa through the N-channel MOS transistor N11a becomes higher. That is, the amplification operation is stronger compared to the case where only a single N-channel MOS transistor N11a is in use. When the characteristic parameter is set and SPICE is used to perform the simulation, the frequency performance of this circuit has a smooth gain of about 12 dB up to about 2 GHz, as shown by the broken line in FIG.

상술된 바와 같이, 도 1 에 도시된 차동 출력 회로는 넓은 주파수 대역의 신 호를 프로세스할 수 있다. 통상적으로, 입력 단자 (INa 및 INb) 로 인가된 차동 신호는 대략 동일한 오프셋을 갖는다. 그러나, 도 4a 에 도시된 바와 같이, 입력 단자 (INa 및 INb) 로 인가된 차동 신호의 오프셋이 상이한 경우 (차 x), 이 차동 출력 회로가 넓은 주파수 대역에 걸쳐 DC 성분에서 AC 성분으로 평활한 증폭 특성을 갖기 때문에, 오프셋이 또한 증폭된다. 이러한 이유로, 오프셋 사이의 차는 또한 증폭되며, 그 차이는 증가된다. 특히, 소신호의 주파수가 2 GHz 이상의 성분을 포함할 때, 소신호의 증폭 계수는 DC 성분의 증폭 계수보다 낮게 된다. 따라서, 도 4c 에 도시된 바와 같이, 오프셋의 차는 x" 로 증폭되고, 그 신호 성분은 y" 로 증폭된다. 이러한 경우, 차동 신호의 효율이 저하된다.As described above, the differential output circuit shown in FIG. 1 can process signals in a wide frequency band. Typically, the differential signals applied to the input terminals INa and INb have approximately the same offset. However, as shown in Fig. 4A, when the offset of the differential signal applied to the input terminals INa and INb is different (difference x), this differential output circuit is smooth from DC component to AC component over a wide frequency band. Since it has amplification characteristics, the offset is also amplified. For this reason, the difference between the offsets is also amplified, and the difference is increased. In particular, when the frequency of the small signal includes a component of 2 GHz or more, the amplification coefficient of the small signal is lower than that of the DC component. Thus, as shown in Fig. 4C, the difference in the offset is amplified by x " and its signal component is amplified by y " In this case, the efficiency of the differential signal is lowered.

따라서, 본 발명의 목적은, 차동 신호의 효율의 저하를 보상하기 위해 차동 출력 회로를 제공하는 것이다.It is therefore an object of the present invention to provide a differential output circuit to compensate for the degradation of the efficiency of the differential signal.

본 발명의 양태에서, 차동 출력 신호는 제 1 전압과 연결된 바이어스 회로를 포함한다. 입력 회로부는 제 1 도전성 유형의 제 1 및 제 2 MOS 트랜지스터를 포함하고, 그 제 1 및 제 2 MOS 트랜지스터는 바이어스 회로를 통해 제 1 전압과 연결되며, 제 1 및 제 2 MOS 트랜지스터의 게이트는 차동 입력 신호를 수신한다. 제 2 도전성 유형의 제 3 및 제 4 MOS 트랜지스터는 제 1 및 제 2 저항 소자를 통해서 제 1 및 제 2 MOS 트랜지스터와 각각 연결되고, 제 2 전압과 연결된다. 제 1 MOS 트랜지스터와 제 1 저항 소자 사이의 제 1 연결 노드는 제 4 MOS 트랜지스터의 게이트와 연결되고, 제 2 MOS 트랜지스터와 제 2 저항 소자 사이의 제 2 연 결 노드는 제 3 MOS 트랜지스터의 게이트와 연결된다. 차동 출력 신호는, 차동 입력 신호에 응하여, 제 1 저항 소자와 제 3 MOS 트랜지스터 사이의 제 1 출력 노드 및 제 2 저항 소자와 제 4 MOS 트랜지스터 사이의 제 2 출력 노드로부터 출력된다.In an aspect of the invention, the differential output signal comprises a bias circuit coupled with the first voltage. The input circuit portion includes first and second MOS transistors of a first conductivity type, the first and second MOS transistors being connected to the first voltage through a bias circuit, and the gates of the first and second MOS transistors being differential Receive an input signal. The third and fourth MOS transistors of the second conductivity type are connected to the first and second MOS transistors, respectively, through the first and second resistor elements and to the second voltage. The first connection node between the first MOS transistor and the first resistive element is connected with the gate of the fourth MOS transistor, and the second connection node between the second MOS transistor and the second resistive element is connected with the gate of the third MOS transistor. Connected. The differential output signal is output from the first output node between the first resistor element and the third MOS transistor and the second output node between the second resistor element and the fourth MOS transistor in response to the differential input signal.

여기서, 제 1 및 제 2 저항 소자는, 각각, 제 2 전압과 연결된 게이트를 갖는 제 1 도전성 유형의 제 5 및 제 6 MOS 트랜지스터로 구성될 수도 있다.Here, the first and second resistive elements may be composed of fifth and sixth MOS transistors of the first conductivity type, each having a gate connected with the second voltage.

또한, 바이어스 회로는, 제 1 MOS 트랜지스터와 제 1 전압 사이에 연결된 제 3 저항 소자; 제 2 MOS 트랜지스터와 제 1 전압 사이에 연결된 제 4 저항 소자; 제 1 MOS 트랜지스터와 제 1 전압 사이에 연결된 제 1 커패시턴스 소자; 및 제 2 MOS 트랜지스터와 제 1 전압 사이에 연결된 제 2 커패시턴스 소자를 포함할 수도 있다.The bias circuit also includes a third resistor element coupled between the first MOS transistor and the first voltage; A fourth resistive element connected between the second MOS transistor and the first voltage; A first capacitance element coupled between the first MOS transistor and the first voltage; And a second capacitance element coupled between the second MOS transistor and the first voltage.

이러한 경우, 제 3 및 제 4 저항 소자는, 각각, 제 2 전압과 연결된 게이트를 갖는 제 1 도전성 유형의 제 7 및 제 8 MOS 트랜지스터로 구성될 수도 있다. 또한, 제 1 및 제 2 커패시턴스 소자 각각은 제 1 전압과 연결된 소오스와 드레인 및 소정의 전압과 연결된 게이트를 갖는 MOS 트랜지스터로 구성될 수도 있다.In this case, the third and fourth resistive elements may be composed of seventh and eighth MOS transistors of the first conductivity type, each having a gate connected with the second voltage. In addition, each of the first and second capacitance elements may be composed of a MOS transistor having a source and a drain connected to the first voltage, and a gate connected to the predetermined voltage.

또한, 바이어스 회로는 제 1 MOS 트랜지스터와 제 1 전압 사이에 연결된 제 3 저항 소자; 제 2 MOS 트랜지스터와 제 1 전압 사이에 연결된 제 4 저항 소자; 제 1 MOS 트랜지스터와 제 3 저항 소자 사이의 제 1 노드와, 제 2 MOS 트랜지스터와 제 4 저항 소자 사이의 제 2 노드와의 사이에 연결된 커패시턴스 소자를 포함할 수도 있다. 이러한 경우, 제 3 및 제 4 저항 소자는, 각각 제 2 전압과 연결된 게이트를 갖는 제 1 도전성 유형의 제 7 및 제 8 MOS 트랜지스터로 구성될 수도 있 다. 또한, 커패시턴스 소자는, 제 1 노드에 연결된 소오스와 드레인 및 제 2 노드에 연결된 게이트를 갖는 제 1 추가 MOS 트랜지스터 및 제 2 노드에 연결된 소오스와 드레인 및 제 1 노드에 연결된 게이트를 갖는 제 2 추가 MOS 트랜지스터로 구성될 수도 있다.In addition, the bias circuit further comprises: a third resistor element connected between the first MOS transistor and the first voltage; A fourth resistive element connected between the second MOS transistor and the first voltage; It may also include a capacitance element connected between the first node between the first MOS transistor and the third resistive element and the second node between the second MOS transistor and the fourth resistive element. In such a case, the third and fourth resistive elements may be composed of the seventh and eighth MOS transistors of the first conductivity type each having a gate connected with the second voltage. The capacitance element further includes a first additional MOS transistor having a source and a drain connected to the first node and a gate connected to the second node, and a second additional MOS having a source and a drain connected to the second node and a gate connected to the first node. It may be composed of a transistor.

또한, 차동 출력 회로는 제 1 및 제 2 출력 노드 사이에 제 5 저항 소자를 더 포함할 수도 있다. 이러한 경우, 제 5 저항 소자는, 소정의 전압과 연결된 게이트를 갖는 제 1 도전성 유형의 제 9 MOS 트랜지스터로 구성될 수도 있다.In addition, the differential output circuit may further include a fifth resistor element between the first and second output nodes. In this case, the fifth resistor element may be composed of a ninth MOS transistor of the first conductivity type having a gate connected with a predetermined voltage.

또한, 입력 회로부는, 게이트를 제 2 차동 입력 신호와 연결시키기 위해 제 1 및 제 2 MOS 트랜지스터와 각각 병렬로 제공되는 제 1 도전성 유형의 제 10 및 제 11 MOS 트랜지스터를 더 포함할 수도 있다. 대신에, 그 입력 회로부는 게이트를 제 2 차동 입력 신호에 연결시키기 위해 제 1 및 제 2 MOS 트랜지스터와 각각 직렬로 제공된 제 1 도전성 유형의 제 10 및 제 11 MOS 트랜지스터를 더 포함할 수도 있다.In addition, the input circuitry may further include tenth and eleventh MOS transistors of the first conductivity type provided in parallel with the first and second MOS transistors, respectively, for connecting the gate with the second differential input signal. Instead, the input circuitry may further include tenth and eleventh MOS transistors of the first conductivity type provided in series with the first and second MOS transistors, respectively, for connecting the gate to the second differential input signal.

이하, 도면을 참조하여 본 발명의 차동 출력 회로가 설명된다. 도 2 는 본 발명의 제 1 실시형태에 따른 차동 출력 회로의 회로도이다. 제 1 실시형태의 차동 출력 회로는 N-채널 MOS 트랜지스터 (N1a 및 N1b), P-채널 MOS 트랜지스터 (P1a 및 P1b), 저항 소자 (R1a, R2a, R1b 및 R2b), 및 커패시턴스 소자 (C1a 및 C1b) 를 포함한다.Hereinafter, a differential output circuit of the present invention will be described with reference to the drawings. 2 is a circuit diagram of a differential output circuit according to the first embodiment of the present invention. The differential output circuit of the first embodiment includes N-channel MOS transistors N1a and N1b, P-channel MOS transistors P1a and P1b, resistor elements R1a, R2a, R1b and R2b, and capacitance elements C1a and C1b. )

저항소자 (R2a) 와 커패시턴스 소자 (C1a) 의 병렬 연결, N-채널 MOS 트랜지스터 (N1a), 저항 소자 (R1a) 및 P-채널 MOS 트랜지스터 (P1a) 는 저전압 전원 (VSS) 과 고전압 전원 (VDD) 사이에서 직렬로 연결된다. 즉, N-채널 MOS 트랜지스터 (N1a) 의 소오스는, 저항 소자 (R2a) 와 커패시턴스 소자 (C1a) 의 병렬 연결을 통해서 저전압 전원 (VSS) 에 연결된다. 저항 소자 (R2a) 와 커패시턴스 소자 (C1a) 의 병렬 연결은 N-채널 MOS 트랜지스터 (N1a) 에 대한 바이어스 회로로서 기능한다. 연결 노드 (1a) 는, N-채널 MOS 트랜지스터 (N1a) 의 소오스와 이 바이어스 회로 사이에 존재한다. N-채널 MOS 트랜지스터 (N1a) 의 드레인은, 저항 소자 (R1a) 를 통해서 P-채널 MOS 트랜지스터 (P1a) 의 드레인에 연결된다. 연결 노드 (2a) 는, N-채널 MOS 트랜지스터 (N1a) 의 드레인과 저항 소자 (R1a) 의 사이에 존재하고, P-채널 MOS 트랜지스터 (P1b) 의 게이트에 더 연결된다. N-채널 MOS 트랜지스터 (N1a) 의 게이트는 입력 단자 (INa) 에 연결된다. P-채널 MOS 트랜지스터 (P1a) 의 소오스는 고전압 전원 (VDD) 에 연결된다. P-채널 MOS 트랜지스터 (P1a) 의 드레인과 저항 소자 (R1a) 사이의 연결 노드는 출력 단자 (OUTb) 에 연결된다.The parallel connection of the resistor element R2a and the capacitance element C1a, the N-channel MOS transistor N1a, the resistor element R1a and the P-channel MOS transistor P1a are a low voltage power supply VSS and a high voltage power supply VDD. Are connected in series. That is, the source of the N-channel MOS transistor N1a is connected to the low voltage power supply VSS through the parallel connection of the resistance element R2a and the capacitance element C1a. The parallel connection of the resistive element R2a and the capacitance element C1a functions as a bias circuit for the N-channel MOS transistor N1a. The connection node 1a exists between the source of the N-channel MOS transistor N1a and this bias circuit. The drain of the N-channel MOS transistor N1a is connected to the drain of the P-channel MOS transistor P1a through the resistor element R1a. The connection node 2a exists between the drain of the N-channel MOS transistor N1a and the resistance element R1a and is further connected to the gate of the P-channel MOS transistor P1b. The gate of the N-channel MOS transistor N1a is connected to the input terminal INa. The source of the P-channel MOS transistor P1a is connected to the high voltage power supply VDD. The connection node between the drain of the P-channel MOS transistor P1a and the resistor element R1a is connected to the output terminal OUTb.

대칭적으로, 저항 소자 (R2b) 와 커패시턴스 소자 (C1b) 의 병렬 연결, N-채널 MOS 트랜지스터 (N1b), 저항 소자 (R1b) 및 P-채널 MOS 트랜지스터 (P1b) 는, 저전압 전원 (VSS) 과 고전압 전원 (VDD) 사이에서 직렬로 연결된다. 즉, N-채널 MOS 트랜지스터 (N1b) 의 소오스는, 저항 소자 (R2b) 와 커패시턴스 소자 (C1b) 의 병렬 연결을 통해서 저전압 전원 (VSS) 에 연결된다. 커패시턴스 소자 (C1b) 와 저항 소자 (R2b) 의 병렬 연결은 N-채널 MOS 트랜지스터 (N1b) 의 바이어스 회로로서 기능한다. 연결 노드 (1b) 는, N-채널 MOS 트랜지스터 (N1b) 의 소오스와 이 바이어스 회로 사이에 존재한다. N-채널 MOS 트랜지스터 (N1b) 의 드레인은, 저항 소자 (R1b) 를 통해서 P-채널 MOS 트랜지스터 (P1b) 의 드레인에 연결된다. 연결 노드 (2b) 는, N-채널 MOS 트랜지스터 (N1b) 의 드레인과 저항 소자 (R1b) 의 사이에 존재하며, P-채널 MOS 트랜지스터 (P1a) 의 게이트에 더 연결된다. N-채널 MOS 트랜지스터 (N1b) 의 게이트는 입력 단자 (INb) 에 연결된다. P-채널 MOS 트랜지스터 (P1b) 의 소오스는 고전압 전원 (VDD) 에 연결된다. P-채널 MOS 트랜지스터 (P1b) 의 드레인과 저항 소자 (R1b) 사이의 연결 노드는 출력 단자 (OUTa) 에 연결된다.Symmetrically, the parallel connection of the resistor element R2b and the capacitance element C1b, the N-channel MOS transistor N1b, the resistor element R1b and the P-channel MOS transistor P1b are connected with the low voltage power supply VSS. Connected in series between high voltage power supplies (VDD). That is, the source of the N-channel MOS transistor N1b is connected to the low voltage power supply VSS through the parallel connection of the resistance element R2b and the capacitance element C1b. The parallel connection of the capacitance element C1b and the resistance element R2b functions as a bias circuit of the N-channel MOS transistor N1b. The connection node 1b exists between the source of the N-channel MOS transistor N1b and this bias circuit. The drain of the N-channel MOS transistor N1b is connected to the drain of the P-channel MOS transistor P1b through the resistor element R1b. The connection node 2b exists between the drain of the N-channel MOS transistor N1b and the resistance element R1b and is further connected to the gate of the P-channel MOS transistor P1a. The gate of the N-channel MOS transistor N1b is connected to the input terminal INb. The source of the P-channel MOS transistor P1b is connected to the high voltage power supply VDD. The connection node between the drain of the P-channel MOS transistor P1b and the resistance element R1b is connected to the output terminal OUTa.

N-채널 MOS 트랜지스터 (N1a) 는, P-채널 MOS 트랜지스터 (P1a) 와 저항 소자 (R1a) 로 구성된 부하 회로 (load circuit) 를 가지고, 저항 소자 (R2a) 와 커패시턴스 소자 (C1a) 로 구성된 바이어스 회로를 가진다. 입력 단자 (INa) 로부터 입력된 신호는 N-채널 MOS 트랜지스터 (N1a) 의 게이트에 연결되고, 증폭된다. 이러한 증폭 회로는, 그 출력을 노드 (2a) 에 연결된 P-채널 MOS 트랜지스터 (P1b) 의 게이트에 인가한다. P-채널 MOS 트랜지스터 (P1b) 는, 부하 회로가 N-채널 MOS 트랜지스터 (N1b), 저항 소자 (R1b 및 R2b) 및 커패시턴스 소자 (C1b) 로 구성된 증폭회로를 구성한다. P-채널 MOS 트랜지스터 (P1b) 에 의해 신호가 증폭되고, 출력 단자 (OUTa) 로 출력된다. 유사하게, N-채널 MOS 트랜지스터 (N1b) 는 P-채널 MOS 트랜지스터 (P1b) 와 저항 소자 (R1b) 로 구성된 부하 회로 및 저항 소자 (R2b) 와 커패시턴스 소자 (C1b) 로 구성된 바이어스 회로에 연결되고, 입력 단자 (INb) 로부터 인가된 신호는 N-채널 MOS 트랜지스터 (N1b) 의 게이트에 연결되고, 그로 인해 증폭된다. 이러한 증폭 회로는 출력을 노드 (2b) 에 연결된 P-채널 MOS 트랜지스터 (P1a) 의 게이트에 인가한다. P-채널 MOS 트랜지스터 (P1a) 는, 부하 회로가 N-채널 MOS 트랜지스터 (N1a), 저항 소자 (R1a 및 R2a) 및 커패시턴스 소자 (C1a) 로 구성된 증폭 회로를 구성한다. P-채널 MOS 트랜지스터 (P1a) 에 의해 신호가 증폭되고, 출력 단자 (OUTb) 로 출력된다.The N-channel MOS transistor N1a has a load circuit composed of the P-channel MOS transistor P1a and the resistive element R1a, and a bias circuit composed of the resistive element R2a and the capacitance element C1a. Has The signal input from the input terminal INa is connected to the gate of the N-channel MOS transistor N1a and amplified. This amplifying circuit applies its output to the gate of the P-channel MOS transistor P1b connected to the node 2a. The P-channel MOS transistor P1b constitutes an amplifier circuit in which the load circuit is composed of the N-channel MOS transistor N1b, the resistance elements R1b and R2b, and the capacitance element C1b. The signal is amplified by the P-channel MOS transistor P1b and output to the output terminal OUTa. Similarly, the N-channel MOS transistor N1b is connected to a load circuit composed of the P-channel MOS transistor P1b and the resistor element R1b and a bias circuit composed of the resistor element R2b and the capacitance element C1b, The signal applied from the input terminal INb is connected to the gate of the N-channel MOS transistor N1b and thereby amplified. This amplifying circuit applies the output to the gate of the P-channel MOS transistor P1a connected to the node 2b. The P-channel MOS transistor P1a constitutes an amplifier circuit in which the load circuit is composed of the N-channel MOS transistor N1a, the resistor elements R1a and R2a, and the capacitance element C1a. The signal is amplified by the P-channel MOS transistor P1a and output to the output terminal OUTb.

증폭 소자로서 N-채널 MOS 트랜지스터 (N1a 또는 N1b) 를 가지는 증폭 회로는, 바이어스 회로로서 그 소오스와 저전압 전원 (VSS) 사이에 저항 소자 (R2a 또는 R2b) 및 커패시턴스 소자 (C1a 또는 C1b) 를 갖는다. 이러한 바이어스 회로에서, 저항 소자 (R2a 또는 R2b) 는 주로 DC 성분에 대해 동작하고, 커패시턴스 소자 (C1a 또는 C1b) 는 주로 고주파수 성분에 대한 바이패스 커패시터 (bypass capacitor) 로서 동작한다. 바이어스 저항기가 N-채널 MOS 트랜지스터 (N1a 또는 N1b) 의 소오스와 저전압 전원 (VSS) 사이에 존재하는 경우, 노드 (2a 또는 2b) 로 출력되는 신호는 입력 신호로부터 감쇠된 (attenuated) 신호이다. 저항 소자 (R2a 또는 R2b) 가 주로 DC 성분에 대해 동작하기 때문에, 입력 신호는 저항 소자 (R2a 또는 R2b) 의 저항값에 기초하여 크게 감쇠될 수 있다. 또한, 고주파수 성분에 대해서는, N-채널 MOS 트랜지스터 (N1a 또는 N1b) 의 소오스가 저전압 전원 (VSS) 에 대한 단락 상태로 설정된다. 따라서, 이 회로는 그 입력 신호를 증폭시킨다. 따라서, 도 3 에서 실선으로 도시된 바와 같이, 이 차동 출력 회로의 주파수 특성은, DC 성분에 대한 감쇠의 피크와 고주파수 성분의 증폭의 피크 를 갖는 특성을 가진다.An amplifier circuit having an N-channel MOS transistor N1a or N1b as an amplifying element has a resistor element R2a or R2b and a capacitance element C1a or C1b between its source and the low voltage power supply VSS as a bias circuit. In such a bias circuit, the resistor element R2a or R2b mainly operates for the DC component, and the capacitance element C1a or C1b mainly operates as a bypass capacitor for the high frequency component. When a bias resistor is present between the source of the N-channel MOS transistor Nla or Nib and the low voltage power supply VSS, the signal output to the node 2a or 2b is an attenuated signal from the input signal. Since the resistive element R2a or R2b mainly operates for the DC component, the input signal can be greatly attenuated based on the resistance value of the resistive element R2a or R2b. In addition, for the high frequency component, the source of the N-channel MOS transistor N1a or N1b is set to a short-circuit state with respect to the low voltage power supply VSS. Thus, this circuit amplifies the input signal. Therefore, as shown by the solid line in FIG. 3, the frequency characteristic of this differential output circuit has the characteristic of having the peak of attenuation with respect to DC component, and the peak of amplification of a high frequency component.

입력 단자 (INa 및 INb) 로 인가된 신호는 차동 신호로서 기능한다. 도 4a 에 도시된 바와 같이, 반대의 위상을 가지는 신호는 각각의 오프셋 전압에 중첩된다. 오프셋 전압이 서로 동일하고 (x=0), 또한, 중첩 신호의 진폭 y 가 서로 동일하면, 50% 의 효율을 가지는 신호가 획득된다. 보통의 상태에서의, 각각의 오프셋 전압은 실질적으로 유사한 전압이다. 그러나, 도 4a 에 도시된 바와 같이, 차 x 가 오프셋 전압에서 발생되는 경우가 있을 수도 있다. 이러한 경우에, 그 중첩 신호의 진폭 y 가 서로 동일하다고 할지라도, 차동 신호의 효율비는 60 : 40 이 된다. 따라서, 대칭성이 유지될 수 없다.The signals applied to the input terminals INa and INb function as differential signals. As shown in Fig. 4A, signals having opposite phases overlap each offset voltage. If the offset voltages are equal to each other (x = 0) and the amplitudes y of the overlapping signals are equal to each other, a signal having an efficiency of 50% is obtained. Under normal conditions, each offset voltage is a substantially similar voltage. However, as shown in FIG. 4A, there may be a case where the difference x is generated at an offset voltage. In this case, even if the amplitudes y of the overlapping signals are equal to each other, the efficiency ratio of the differential signal is 60:40. Therefore, symmetry cannot be maintained.

이 차동 신호가 도 2 에 도시된 차동 출력 회로에 인가될 때, DC 성분은 감쇠되고, 고주파수 성분은 증폭된다. 즉, 각각의 오프셋 전압이 감쇠되기 때문에, 도 4b 에 도시된 바와 같이, 오프셋 전압들 사이의 차 x' 가 감소된다. 또한, 신호가 고주파수 성분이기 때문에, 도 4b 에 도시된 바와 같이, 합성 신호의 진폭 y' 는 증폭된다. 따라서, 차동 출력 신호들 사이의 효율비는 50 : 50 으로 접근하고, 이는 결과적으로 향상된다.When this differential signal is applied to the differential output circuit shown in Fig. 2, the DC component is attenuated and the high frequency component is amplified. That is, because each offset voltage is attenuated, as shown in Fig. 4B, the difference x 'between the offset voltages is reduced. In addition, since the signal is a high frequency component, as shown in Fig. 4B, the amplitude y 'of the synthesized signal is amplified. Thus, the efficiency ratio between the differential output signals approaches 50:50, which in turn improves.

도 5 는, 본 발명의 제 2 실시형태에 따른 차동 출력 회로의 구성을 도시한 회로도를 도시한 것이다. 도 2 에서, 저항 소자 (R1a, R2a, R1b 및 R2b) 는 N-채널 MOS 트랜지스터 (N2a, N3a, N2b 및 N3b) 에 의해 대체되고, 저항 소자 (R1a, R2a, R1b 및 R2b) 는 N-채널 MOS 트랜지스터의 채널 저항기를 이용하여 획득된다. 즉, N-채널 MOS 트랜지스터 (N2a, N3a, N2b 및 N3b) 의 각각의 게이트는 고전압 전 원 (VDD) 에 연결되고, 각각의 트랜지스터는 항상 온이 된다. 각각의 트랜지스터의 ON 저항값은 트랜지스터의 크기에 따라 설정된다.5 is a circuit diagram showing the configuration of a differential output circuit according to a second embodiment of the present invention. In FIG. 2, the resistive elements R1a, R2a, R1b and R2b are replaced by N-channel MOS transistors N2a, N3a, N2b and N3b, and the resistive elements R1a, R2a, R1b and R2b are N-channel. It is obtained using the channel resistor of the MOS transistor. That is, each gate of the N-channel MOS transistors N2a, N3a, N2b and N3b is connected to the high voltage power VDD, and each transistor is always on. The ON resistance value of each transistor is set according to the size of the transistor.

도 6 은 본 발명의 제 3 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도이며, 도 5 의 커패시턴스 소자 (C1a 및 C1b) 가 커패시턴스 소자 (C2) 에 의해 대체된다. 커패시턴스 소자 (C1a 및 C1b) 는 중첩 신호로 충전되고 방전된다. 입력 단자 (INa) 측의 신호와 입력 단자 (INb) 측의 신호는 서로에 대해 반대의 위상을 가지는 신호이고, 그들의 진폭은 실질적으로 동일하다. 즉, 커패시턴스 소자 (C1a) 의 충전과 커패시턴스 소자 (C1b) 의 방전, 및 커패시턴스 소자 (C1a) 의 방전과 커패시턴스 소자 (C1b) 의 충전이 교번하여 실행된다. 따라서, 전하는 충전/방전 동작 도중에 이러한 커패시턴스 소자들 사이에서 시프팅된다. 그러므로, 저전압 전원 (VSS) 으로의 커패시턴스 소자 (C1a 및 C1b) 의 연결 단부가 서로 연결된다고 할지라도, 실질적으로 그 연결 노드는 저전압 전원 (VSS) 에 연결된 것처럼 보인다. 이것은, 커패시턴스 소자 (C1a 및 C1b) 가 커패시턴스 소자 (C2) 에 의해 대체될 수 있고, 그 커패시턴스 소자는 하나의 유닛으로 통합될 수 있음을 의미한다.FIG. 6 is a circuit diagram showing the configuration of the differential output circuit according to the third embodiment of the present invention, in which the capacitance elements C1a and C1b of FIG. 5 are replaced by the capacitance elements C2. Capacitance elements C1a and C1b are charged and discharged with the superimposition signal. The signal on the input terminal INa side and the signal on the input terminal INb side are signals having phases opposite to each other, and their amplitudes are substantially the same. That is, the charging of the capacitance element C1a and the discharge of the capacitance element C1b, and the discharge of the capacitance element C1a and the charging of the capacitance element C1b are alternately performed. Thus, the charge is shifted between these capacitance elements during the charge / discharge operation. Therefore, even if the connecting ends of the capacitance elements C1a and C1b to the low voltage power supply VSS are connected to each other, the connection node substantially appears to be connected to the low voltage power supply VSS. This means that the capacitance elements C1a and C1b can be replaced by the capacitance element C2, and the capacitance elements can be integrated into one unit.

도 7 은, 본 발명의 제 4 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도이고, 차동 출력 회로는 출력 단자로부터 입력 측으로의 네거티브 피드백 회로를 가진다. 이러한 차동 출력 회로는, 피드백 저항 소자 (R1) 가 도 2 에 도시된 차동 출력 회로의 출력 단자 (OUTa 및 OUTb) 사이에 삽입되도록 설계된다. 네거티브 피드백이 저항 소자 (R1) 에 의해 인가되었기 때문에, 이득이 제한된다. 따라서, 이득의 주파수 특성에서의 평탄한 주파수 대역은 확대된다.7 is a circuit diagram showing the configuration of a differential output circuit according to a fourth embodiment of the present invention, wherein the differential output circuit has a negative feedback circuit from the output terminal to the input side. This differential output circuit is designed such that the feedback resistor element R1 is inserted between the output terminals OUTa and OUTb of the differential output circuit shown in FIG. Since negative feedback has been applied by the resistive element R1, the gain is limited. Thus, the flat frequency band in the frequency characteristic of the gain is expanded.

도 8 은 본 발명의 제 5 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도이고, 그 차동 출력 회로는 도 7 에 도시된 차동 출력 회로와 유사하게, 출력 단자로부터 입력측으로의 네거티브 피드백 회로를 가진다. 이러한 차동 출력 회로는, 피드백 저항 소자 (R1) 가 도 6 에 도시된 차동 출력 회로의 출력 단자들 (OUTa 및 OUTb) 사이에 삽입되도록 설계된다. 음의 피드백이 저항 소자 (R1) 에 의해 인가되기 때문에, 이득이 제한된다. 그러므로, 그 이득의 주파수 특성에서의 평활한 주파수 대역은 확대된다. 도 3 에서 실선에 의해 표시된 진폭 이득의 주파수 특성은, 회로 상수 (circuit constant) 가 이 회로 내에서 설정된 후의 시뮬레이션 결과이다. 따라서, 평활한 주파수 특성의 대역이 넓어지고, DC 성분에 대한 이득이 -10 dB 와 같이 큰 감쇠 (attenuation) 가 획득된다.FIG. 8 is a circuit diagram showing a configuration of a differential output circuit according to a fifth embodiment of the present invention, the differential output circuit having a negative feedback circuit from the output terminal to the input side, similar to the differential output circuit shown in FIG. . This differential output circuit is designed such that the feedback resistor element R1 is inserted between the output terminals OUTa and OUTb of the differential output circuit shown in FIG. Since negative feedback is applied by the resistive element R1, the gain is limited. Therefore, the smooth frequency band in the frequency characteristic of the gain is expanded. The frequency characteristic of the amplitude gain indicated by the solid line in FIG. 3 is the simulation result after the circuit constant is set in this circuit. Thus, the band of the smooth frequency characteristic is widened, and attenuation with a large gain such as -10 dB for the DC component is obtained.

도 9 는 본 발명의 제 6 실시형태에 따른 차동 출력 회로의 구성을 나타내는 회로도이며, 여기서, 2 개의 차동 신호의 합계는 도 8 에 도시된 차동 출력 회로의 신호 입력부에 인가된다. N-채널 MOS 트랜지스터 (N4a) 는 N-채널 MOS 트랜지스터 (N1a) 와 병렬로 연결된다. N-채널 MOS 트랜지스터 (N4a) 의 게이트는, 제 2 차동 신호가 입력되는 입력 단자 (IN2a) 에 연결된다. 또한, N-채널 MOS 트랜지스터 (N4b) 는 N-채널 MOS 트랜지스터 (N1b) 와 병렬로 연결된다. N-채널 MOS 트랜지스터 (N4b) 는, 제 2 차동 신호가 입력되는 입력 단자 (IN2b) 에 연결된다. 이러한 방식으로, 트랜지스터가 병렬로 연결되기 때문에, 입력 신호의 논리합 (logical sum) 이 결정될 수 있다. 또한, 트랜지스터가 병렬로 연결되 기 때문에, 많은 신호의 논리합이 결정될 수 있다. 또한, 도시되지 않았지만, 트랜지스터가 직렬로 연결된 경우, 논리곱 (logical product) 이 결정될 수 있다. 트랜지스터가 직렬 및 병렬로 결합되기 때문에, 상이한 논리 연산이 결합될 수 있다.FIG. 9 is a circuit diagram showing a configuration of a differential output circuit according to a sixth embodiment of the present invention, wherein the sum of two differential signals is applied to the signal input portion of the differential output circuit shown in FIG. The N-channel MOS transistor N4a is connected in parallel with the N-channel MOS transistor N1a. The gate of the N-channel MOS transistor N4a is connected to the input terminal IN2a to which the second differential signal is input. In addition, the N-channel MOS transistor N4b is connected in parallel with the N-channel MOS transistor N1b. The N-channel MOS transistor N4b is connected to the input terminal IN2b to which the second differential signal is input. In this way, since the transistors are connected in parallel, the logical sum of the input signals can be determined. In addition, since the transistors are connected in parallel, the logical sum of many signals can be determined. Also, although not shown, when the transistors are connected in series, a logical product can be determined. Since the transistors are coupled in series and in parallel, different logic operations can be combined.

도 10a 내지 도 10c 에 도시된 바와 같이, 전술한 커패시턴스 소자 (C1a, C1b 및 C2) 는 N-채널 MOS 트랜지스터 및/또는 P-채널 MOS 트랜지스터를 이용함으로써 획득될 수 있다. 즉, 도 10a 에 도시된 바와 같이, 저전압 전원 (VSS) 에 연결된 커패시턴스 소자 (C1a 및 C1b) 는 N-채널 MOS 트랜지스터 (N7) 의 게이트 커패시턴스를 이용함으로써 획득되는 것이 바람직하다. 또한, 도 10b 에 도시된 바와 같이, 고전압 전원 (VDD) 에 연결된 커패시턴스 소자는 P-채널 MOS 트랜지스터 (P7) 의 게이트 커패시턴스를 이용함으로써 획득되는 것이 바람직하다. 또한, 도 10c 에 도시된 바와 같이, 커패시턴스 소자 (C2) 는 N-채널 MOS 트랜지스터 (N8, N9) 의 게이트 커패시턴스를 이용함으로써 획득되는 것이 바람직하다.As shown in Figs. 10A to 10C, the above-described capacitance elements C1a, C1b and C2 can be obtained by using N-channel MOS transistors and / or P-channel MOS transistors. That is, as shown in FIG. 10A, the capacitance elements C1a and C1b connected to the low voltage power supply VSS are preferably obtained by using the gate capacitance of the N-channel MOS transistor N7. Also, as shown in Fig. 10B, the capacitance element connected to the high voltage power supply VDD is preferably obtained by using the gate capacitance of the P-channel MOS transistor P7. Also, as shown in Fig. 10C, the capacitance element C2 is preferably obtained by using the gate capacitance of the N-channel MOS transistors N8 and N9.

이러한 방법으로, 본 발명의 차동 출력 회로는 고주파수 대역에서 높은 진폭 이득을 가지고, DC 성분을 감쇠시킨다. 이러한 특성으로, 차동 신호의 오프셋 차이가 출력 신호에서 작아진다. 그러므로, 효율비에 대한 왜곡 보상이 달성된다.In this way, the differential output circuit of the present invention has a high amplitude gain in the high frequency band and attenuates the DC component. With this characteristic, the offset difference of the differential signal is small in the output signal. Therefore, distortion compensation for the efficiency ratio is achieved.

Claims (12)

제 1 전압과 연결된 바이어스 회로;A bias circuit coupled with the first voltage; 제 1 도전성 유형의 제 1 및 제 2 MOS 트랜지스터를 포함하는 입력 회로부로서, 상기 제 1 및 제 2 MOS 트랜지스터는 상기 바이어스 회로를 통해서 상기 제 1 전압과 연결되며, 상기 제 1 및 제 2 MOS 트랜지스터의 게이트는 차동 입력 신호를 수신하는, 상기 입력 회로부;An input circuit portion comprising first and second MOS transistors of a first conductivity type, wherein the first and second MOS transistors are connected to the first voltage through the bias circuit, and are connected to each other of the first and second MOS transistors. The input circuit portion for receiving a differential input signal; 제 1 및 제 2 저항 소자; 및First and second resistive elements; And 상기 제 1 및 제 2 저항 소자를 통해서 상기 제 1 및 제 2 MOS 트랜지스터와 각각 연결되고 제 2 전압과 연결되는 제 2 도전성 유형의 제 3 및 제 4 MOS 트랜지스터를 포함하고,A third and fourth MOS transistor of a second conductivity type connected to said first and second MOS transistors through said first and second resistive elements, respectively, and to a second voltage, 상기 제 1 MOS 트랜지스터와 상기 제 1 저항 소자 사이의 제 1 연결 노드는 상기 제 4 MOS 트랜지스터의 게이트와 연결되고,A first connection node between the first MOS transistor and the first resistor element is connected to a gate of the fourth MOS transistor, 상기 제 2 MOS 트랜지스터와 상기 제 2 저항 소자 사이의 제 2 연결 노드는 상기 제 3 MOS 트랜지스터의 게이트에 연결되며,A second connection node between the second MOS transistor and the second resistor element is connected to a gate of the third MOS transistor, 차동 출력 신호는, 상기 차동 입력 신호에 응하여, 상기 제 1 저항 소자와 상기 제 3 MOS 트랜지스터 사이의 제 1 출력 노드 및 상기 제 2 저항 소자와 상기 제 4 MOS 트랜지스터 사이의 제 2 출력 노드로부터 출력되는, 차동 출력 회로.The differential output signal is output from a first output node between the first resistor element and the third MOS transistor and a second output node between the second resistor element and the fourth MOS transistor in response to the differential input signal. , Differential output circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 상기 제 2 저항 소자는, 각각, 상기 제 2 전압과 연결된 게이트를 갖는 상기 제 1 도전성 유형의 제 5 및 제 6 MOS 트랜지스터로 구성된, 차동 출력 회로.Wherein said first and said second resistive element each comprise a fifth and a sixth MOS transistor of said first conductivity type having a gate connected with said second voltage. 제 1 항에 있어서,The method of claim 1, 상기 바이어스 회로는,The bias circuit, 상기 제 1 MOS 트랜지스터와 상기 제 1 전압 사이에 연결된 제 3 저항 소자;A third resistor connected between the first MOS transistor and the first voltage; 상기 제 2 MOS 트랜지스터와 상기 제 1 전압 사이에 연결된 제 4 저항 소자;A fourth resistor connected between the second MOS transistor and the first voltage; 상기 제 1 MOS 트랜지스터와 상기 제 1 전압 사이에 연결된 제 1 커패시턴스 소자; 및A first capacitance element coupled between the first MOS transistor and the first voltage; And 상기 제 2 MOS 트랜지스터와 상기 제 1 전압 사이에 연결된 제 2 커패시턴스 소자를 포함하는, 차동 출력 회로.And a second capacitance element coupled between the second MOS transistor and the first voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 3 및 상기 제 4 저항 소자는, 각각, 상기 제 2 전압과 연결된 게이트를 갖는 상기 제 1 도전성 유형의 제 7 및 제 8 MOS 트랜지스터로 구성된, 차동 출력 회로.And the third and fourth resistive elements each comprise a seventh and eighth MOS transistor of the first conductivity type having a gate connected with the second voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 및 제 2 커패시턴스 소자 각각은, 상기 제 1 전압에 연결된 소오 스와 드레인 및 소정의 전압과 연결된 게이트를 갖는 MOS 트랜지스터로 구성되는, 차동 출력 회로.Wherein the first and second capacitance elements each comprise a MOS transistor having a source and a drain coupled to the first voltage and a gate coupled to a predetermined voltage. 제 1 항에 있어서,The method of claim 1, 상기 바이어스 회로는,The bias circuit, 상기 제 1 MOS 트랜지스터와 상기 제 1 전압 사이에 연결된 제 3 저항 소자;A third resistor connected between the first MOS transistor and the first voltage; 상기 제 2 MOS 트랜지스터와 상기 제 1 전압 사이에 연결된 제 4 저항 소자; 및A fourth resistor connected between the second MOS transistor and the first voltage; And 상기 제 1 MOS 트랜지스터와 상기 제 3 저항 소자 사이의 제 1 노드와, 상기 제 2 MOS 트랜지스터와 상기 제 4 저항 소자 사이의 제 2 노드와의 사이에 연결된 커패시턴스 소자를 포함하는, 차동 출력 회로.And a capacitance element coupled between a first node between the first MOS transistor and the third resistive element and a second node between the second MOS transistor and the fourth resistive element. 제 6 항에 있어서,The method of claim 6, 상기 제 3 및 상기 제 4 저항 소자는, 각각, 상기 제 2 전압과 연결된 게이트를 갖는 상기 제 1 도전성 유형의 제 7 및 제 8 MOS 트랜지스터로 구성되는, 차동 출력 회로.And the third and fourth resistive elements each comprise a seventh and eighth MOS transistors of the first conductivity type having a gate connected with the second voltage. 제 6 항에 있어서,The method of claim 6, 상기 커패시턴스 소자는, 상기 제 1 노드에 연결된 소오스와 드레인 및 상기 제 2 노드에 연결된 게이트를 가지는 제 1 추가 MOS 트랜지스터 및 상기 제 2 노드 에 연결된 소오스와 드레인 및 상기 제 1 노드에 연결된 게이트를 가지는 제 2 추가 MOS 트랜지스터로 구성되는, 차동 출력 회로.The capacitance element includes a first additional MOS transistor having a source and a drain connected to the first node and a gate connected to the second node, and a source having a source and a drain connected to the second node and a gate connected to the first node. Differential output circuit, consisting of two additional MOS transistors. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 제 1 출력 노드와 상기 제 2 출력 노드 사이에 제 5 저항 소자를 더 포함하는, 차동 출력 회로.And a fifth resistor element between the first output node and the second output node. 제 9 항에 있어서,The method of claim 9, 상기 제 5 저항 소자는, 소정의 전압과 연결된 게이트를 가지는 상기 제 1 도전성 유형의 제 9 MOS 트랜지스터로 구성되는, 차동 출력 회로.And said fifth resistive element is comprised of a ninth MOS transistor of said first conductivity type having a gate connected to a predetermined voltage. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 입력 회로부는,The input circuit unit, 게이트를 제 2 차동 입력 신호와 연결하기 위해, 상기 제 1 및 상기 제 2 MOS 트랜지스터에 각각 병렬로 제공된 상기 제 1 도전성 유형의 제 10 및 제 11 MOS 트랜지스터를 더 포함하는, 차동 출력 회로.And a tenth and eleventh MOS transistor of the first conductivity type provided in parallel to the first and the second MOS transistors, respectively, for connecting a gate with a second differential input signal. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 입력 회로부는,The input circuit unit, 게이트를 제 2 차동 입력 신호와 연결하기 위해, 상기 제 1 및 상기 제 2 MOS 트랜지스터에 각각 직렬로 제공된 상기 제 1 도전성 유형의 제 10 및 제 11 MOS 트랜지스터를 더 포함하는, 차동 출력 회로.And a tenth and eleventh MOS transistor of the first conductivity type provided in series with the first and second MOS transistors, respectively, for connecting a gate with a second differential input signal.
KR1020060079374A 2005-08-23 2006-08-22 Differential output circuit with stable duty KR100788223B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060079374A KR100788223B1 (en) 2005-08-23 2006-08-22 Differential output circuit with stable duty

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00240748 2005-08-23
KR1020060079374A KR100788223B1 (en) 2005-08-23 2006-08-22 Differential output circuit with stable duty

Publications (2)

Publication Number Publication Date
KR20070023552A KR20070023552A (en) 2007-02-28
KR100788223B1 true KR100788223B1 (en) 2007-12-26

Family

ID=41627761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060079374A KR100788223B1 (en) 2005-08-23 2006-08-22 Differential output circuit with stable duty

Country Status (1)

Country Link
KR (1) KR100788223B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204852A (en) * 1992-10-02 1994-07-22 Internatl Business Mach Corp <Ibm> Differential output circuit
US20030042983A1 (en) 2001-09-04 2003-03-06 Hollenbeck Neal W. Single ended input, differential output amplifier
US6590435B1 (en) 2001-08-16 2003-07-08 National Semiconductor Corporation Output differential voltage (VOD) restriction circuit for use with LVDS input buffers
JP2004128747A (en) 2002-09-30 2004-04-22 Nec Electronics Corp Differential output circuit and circuit using it

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204852A (en) * 1992-10-02 1994-07-22 Internatl Business Mach Corp <Ibm> Differential output circuit
US6590435B1 (en) 2001-08-16 2003-07-08 National Semiconductor Corporation Output differential voltage (VOD) restriction circuit for use with LVDS input buffers
US20030042983A1 (en) 2001-09-04 2003-03-06 Hollenbeck Neal W. Single ended input, differential output amplifier
JP2004128747A (en) 2002-09-30 2004-04-22 Nec Electronics Corp Differential output circuit and circuit using it

Also Published As

Publication number Publication date
KR20070023552A (en) 2007-02-28

Similar Documents

Publication Publication Date Title
US7154294B2 (en) Comparators capable of output offset calibration
US7176760B2 (en) CMOS class AB folded cascode operational amplifier for high-speed applications
US7312660B2 (en) Differential amplifier and active load for the same
US6084476A (en) Operational amplifier
US7719361B2 (en) Differential amplifier with current source controlled through differential feedback
CN107896095B (en) Fully differential operational amplifier
US7474154B1 (en) Bias device clamping circuit for fast over-range recovery
US20230208369A1 (en) Slew boost circuit for an operational amplifier
US6414552B1 (en) Operational transconductance amplifier with a non-linear current mirror for improved slew rate
US6229346B1 (en) High frequency supply compatible hysteresis comparator with low dynamics differential input
US7443207B2 (en) Differential output circuit with stable duty
US8022764B2 (en) Differential amplifier
KR100681239B1 (en) Operational Amplifier
KR100771859B1 (en) Amplifier having easy current controlling structure
US20040160245A1 (en) Linear low noise transconductance cell
KR20060136137A (en) Operational Amplifier
KR100788223B1 (en) Differential output circuit with stable duty
US6911871B1 (en) Circuit with voltage clamping for bias transistor to allow power supply over-voltage
US8427237B2 (en) Common-mode feedback circuit
US8035448B1 (en) Differential amplifier that compensates for process variations
US20020005757A1 (en) Fully differential operational amplifier of the folded cascode type
GB2371159A (en) A high-speed CMOS low-voltage differential signal receiver
US7196573B1 (en) Systems and methods for creating complex poles
KR100668455B1 (en) Variable gain amplifier
CN114362700B (en) Differential amplifier and back gate control method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee