KR100772332B1 - 램프 구동 인버터의 보호회로 - Google Patents

램프 구동 인버터의 보호회로 Download PDF

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Abstract

램프 구동 인버터의 보호회로가 제공된다. 본 발명은 마스터 보드에서 출력된 마스터 피드백 전류 신호 또는 슬레이브 보드에서 출력된 슬레이브 피드백 전류 신호의 플러스성분만 통과하도록 반파 정류하기 위한 제1반파정류부, 마스터 신호 또는 슬레이브 신호의 마이너스 성분만 통과하도록 반파 정류하기 위한 제2반파정류부, 상기 제1반파정류부에서 출력된 신호와 제2반파정류부에서 출력된 신호가 서로 중첩되어 입력되고, 이 중첩된 신호에 따라 인버터를 인에이블시키는 인에이블신호를 그라운드로 접지시켜 인버터를 셧다운시키는 스위칭부를 포함한다. 본 발명에 의하면 본 발명에 의하면 램프 구동 인버터의 보호회로를 하나의 LCC 회로로 통합하여 구현함으로써, 종래에 비하여 보호회로를 구성하는 부품을 대폭 감소시킬 수 있다는 효과가 있다.
인버터, 램프, LCD, 반파정류, FET, LCC, 전류.

Description

램프 구동 인버터의 보호회로 {Protection circuit for inverter of driving lamps}
도 1a 및 도 1b는 종래 램프 구동 인버터의 보호회로를 보여주는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 램프 구동 인버터의 보호회로의 내부구조를 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 램프 구동 인버터의 보호회로도이다.
도 4는 본 발명의 일 실시예에 다른 램프 구동 인버터의 보호회로에서의 신호 파형을 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100 제1반파정류부 200 제2반파정류부
300 스위칭부
본 발명은 램프 구동 인버터의 보호회로에 관한 것이다.
일반적으로 액정표시장치(Liquid Crystal Display, 이하 "LCD"라 함)는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 추세에 따라, LCD는 사무자동화 기기, 오디오/비디오 기기 등에 이용되고 있다.
한편, 대형화되어가는 액정표시장치의 고휘도와 고효율을 보장하면서, 수명과 경량화를 보장할 수 있는 백라이트 어셈블리의 개발 요구에 부응하여 무전극 관외전극을 형성한 관외전극 형광램프(EEFL: External Electrode Fluorescent Lamp)가 개발되었다. 이러한 관외전극 형광램프는 다수개를 병렬 연결하여 하나의 인버터를 이용하여 구동할 수 있다.
이와 같이 다수의 관외전극 형광램프를 구동하게 되는 경우, 인버터의 출력단, 즉 트랜스의 출력단에서 상당한 양의 고전류가 흐를 수 있다. 이러한 고전류는 인체에 접촉되는 경우 치명적일 수 있기 때문에 인체가 접촉되는 경우 관외전극 형광램프의 구동을 차단시키는 LCC(Limit Current Circuit) 보호회로가 구비된 백라이트 어셈블리 구동장치가 사용되고 있다.
도 1a 및 도 1b는 종래 램프 구동 인버터의 보호회로를 보여주는 회로도이다. 도 1a는 스타트(Start) LCC 회로이고, 도 1b는 오퍼레이팅(Operating) LCC 회로이다.
도 1a의 스타트 LCC 회로는 인버터 회로에 전원을 인가할 때 과전류가 발생하면 이를 감지하여 보호회로를 구동시키는 회로이다. 즉 도 1a에서 비교기(U8-A, U8-B)는 과전압 보호(Over Voltage Protection) 신호인 OVP1 신호와, 마스터 보드 의 전류 피드백 신호인 IM1 신호를 비교하여 IM1이 OVP1보다 레벨이 높으면 5V를 출력하고, 이에 따라 FET(Q16, Q15)는 게이트가 하이(high)가 되고, 인버터를 인에이블 시키기 위한 인에이블(Enable) 신호인 ENA 신호가 그라운드(GND)되는 식으로 구동하여 인버터가 셧다운(shutdown) 된다.
도 1b의 오퍼레이팅 LCC 회로는 트랜스의 2차측에 인체 접촉이 감지되면 보호회로를 구동시키는 회로이다. 일반적으로 테스트 시에는 트랜스의 2차측에 2 Kohm의 무유도 저항을 연결하여 보호회로를 구동시킨다. 즉, 도 1b에서 각 비교기(U2-A, U2-B, U2-C, U2-D)에는 마스터 보드의 피드백 전류 신호인 IM 신호 및 슬레이브 보드의 피드백 전류 신호인 IS 신호가 입력되고, IM 과 IS 가 정상상태일 때 로우 신호를 출력하고, 트랜스의 2차측에 2 Kohm 무유도 저항이 연결되어 IM 신호 및 IS 신호의 위상이 변화하여 하이신호가 입력되면 하이신호를 출력한다. 이러한 하이신호의 출력에 따라 FET(Q27, Q28)가 턴 온 되어 ENA 신호가 그라운드 되고, 인버터가 셧다운 된다.
이러한 종래 램프 구동 인버터의 보호회로는 스타트 LCC회로와, 오퍼레이팅 LCC회로라는 2개의 회로를 필요로 하므로 제작하는 데 사용되는 부품이 많이 소요되고, 이에 따라 제작비용이 상승하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 하나의 LCC 회로를 사용하여 부품수를 줄일 수 있는 램프 구동 인버터의 보호회로를 제공 하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 마스터 보드에서 출력된 마스터 피드백 전류 신호(이하, '마스터 신호'라 함) 또는 슬레이브 보드에서 출력된 슬레이브 피드백 전류 신호(이하, '슬레이브 신호'라 함)의 플러스성분만 통과하도록 반파 정류하기 위한 제1반파정류부, 마스터 신호 또는 슬레이브 신호의 마이너스 성분만 통과하도록 반파 정류하기 위한 제2반파정류부, 상기 제1반파정류부에서 출력된 신호와 제2반파정류부에서 출력된 신호가 서로 중첩되어 입력되고, 이 중첩된 신호에 따라 인버터를 인에이블시키는 인에이블신호를 그라운드로 접지시켜 인버터를 셧다운시키는 스위칭부를 포함한다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 일 실시예에 따른 램프 구동 인버터의 보호회로의 내부구조를 보여주는 블록도이다.
제1반파정류부(100)는 마스터 신호 또는 슬레이브 신호의 플러스성분만 통과하도록 반파 정류하는 역할을 한다. 도 2에서 제1반파정류부(100)는 마스터 신호(IM)의 플러스성분만 반파 정류한다.
제2반파정류부(200)는 마스터 신호 또는 슬레이브 신호의 마이너스 성분만 통과하도록 반파 정류하는 역할을 한다. 도 2에서 제2반파정류부(200)는 슬레이브 신호(IS)의 마이너스 성분만 반파 정류한다.
스위칭부(300)는 제1반파정류부(100)에서 출력된 신호와 제2반파정류부(200)에서 출력된 신호가 서로 중첩되어 입력되고, 이 중첩된 신호에 따라 인버터를 인에이블시키는 인에이블신호를 그라운드로 접지시켜 인버터를 셧다운시키게 된다.
도 3은 본 발명의 일 실시예에 따른 램프 구동 인버터의 보호회로도이다.
도 3에서 보는 바와 같이, 제1반파정류부(100)는 제1저항(R1), 제3저항(R3), 제1다이오드(D1)를 포함하여 이루어진다. 제2반파정류부(200)는 제2저항(R2), 제4저항(R4), 제2다이오드(D2), 제3다이오드(D3)를 포함하여 이루어진다. 스위칭부(300)는 FET(Q1), 커패시터(C1), 다이오드(D4), 풀업저항(R5)을 포함하여 이루어진다. 도 3에서 제1반파정류부(100)에는 마스터 신호(IM)가 입력되고, 제2반파정류부(200)에는 슬레이브 신호(IS)가 입력되는 실시예이다.
도 3에서 제1저항(R1)은 일측에 마스터 신호(IM)가 입력된다. 제1다이오드(D1)는 제1저항(R1)과 병렬로 연결되어 있으며 캐소드는 제1저항(R1)의 타측과 연결되고, 애노드는 접지에 연결되어 있다. 제3저항(R3)은 일측이 제1다이오드(D1) 의 캐소드에 연결되어 있다.
제2저항(R2)은 일측에 슬레이브 신호(IS)가 입력된다. 제2다이오드(D2)는 제2저항(R2)과 병렬로 연결되어 있으며 애노드는 제2저항의 타측에 연결되고, 캐소드는 접지에 연결되어 있다. 제4저항은 일측이 제2다이오드(D2)의 애노드에 연결되고 타측이 제3저항(R3)의 타측에 연결되어 있다. 제3다이오드(D3)는 캐소드가 제4저항(R4)의 타측과 연결되고 애노드가 제2다이오드(D2)의 캐소드에 연결되어 있다.
FET(Q1)는 드레인에 인에이블(ENA) 신호가 입력되고, 소스는 접지에 연결되어 있다. 제4다이오드(D4)는 애노드가 제3다이오드(D3)의 캐소드에 연결되어 있고, 캐소드가 FET(Q1)의 게이트에 연결되어 있다. 풀업저항(R5)은 제4다이오드(D4)의 애노드에 연결되어 5V로 풀업하는 역할을 한다. 커패시터(C1)는 일측이 제4다이오드(D4)와 FET(Q1)의 게이트 사이에 연결되고 타측이 접지에 연결되어 있다.
도 3에서 FET(Q1)의 게이트에는 제1반파정류부(100)에서 출력된 신호와 제2반파정류부(200)에서 출력된 신호가 서로 중첩된 신호가 입력되고, 이 입력된 신호에 따라 FET(Q1)가 턴 온(turn on) 되어 인에이블 신호(ENA)가 그라운드로 접지되고, 인터버가 셧다운된다. 이제 도 3에서의 각 부분의 신호 파형을 도면을 참조하여 설명하고자 한다.
도 4는 본 발명의 일 실시예에 다른 램프 구동 인버터의 보호회로에서의 신호 파형을 나타낸 그래프이다. 도 4에서 신호의 파형들은 도 3에 표시된 A, B, C 위치에서의 신호 파형들이다. 도 4 (a)는 정상 상태인 경우의 신호 파형들이고, 도 4 (b)는 LCC(Limit Current Circuit) 상태인 경우의 신호 파형들이다.
도 4 (a)에서 마스터 신호와 슬레이브 신호는 180도의 위상차를 갖기 때문에 서로 중첩되면 0V가 된다. 도 4 (a)에서 A 지점의 신호는 마스터 신호(IM)가 반파 정류되어 플러스 성분만 남은 상태의 신호이다. B 지점의 신호는 슬레이브 신호(IS)가 반파 정류되어 마이너스 성분만 남은 상태의 신호이다. 이러한 A 지점의 신호와 B 지점의 신호는 C 지점에서 서로 중첩된다. 전술한 바와 같이, 정상 상태에서 마스터 신호(IM)와 슬레이브(IS)신호는 180도의 위상차를 보이기 때문에 중첩된 신호는 OV가 된다. 따라서 C지점의 신호는 OV의 파형을 보여주게 된다. 이러한 신호는 로우(Low)신호로서 FET(Q1)에 입력된다.
도 4 (b)는 LCC(Limit Current Circuit) 상태인 경우의 신호 파형들이다. 본 발명에서는 인체가 접촉하는 경우를 대신하여 2 Kohm 무유도 저항을 트랜스의 2차측에 연결하여 테스트를 수행한다. 여기서 트랜스의 2차측에 2 Kohm 무유도 저항을 연결하는 이유는 전체 인버터 회로 중에서 가장 높은 전류가 흐르는 부분이 트랜스의 2차측으로서, 인체 접촉시에 가장 위험한 부분이기 때문이다.
도 4 (b)에서 마스터 신호(IM)와 슬레이브 신호(IS)는 정상 상태와 달리 위상 편차가 발생하게 된다. 따라서 중첩된 지점인 C 지점에서의 신호는 도 4 (b)에서 보는 것과 같은 신호 파형이 된다. 이러한 신호가 FET(Q1)에 입력되면, 하이(High)가 되는 순간에 FET(Q1)가 턴 온 된다. 따라서, 인에이블 신호(ENA)가 접지되고 인터버는 셧다운 되는 것이다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 본 발명에 의하면 램프 구동 인버터의 보호회로를 하나의 LCC 회로로 통합하여 구현함으로써, 종래에 비하여 보호회로를 구성하는 부품을 감소시킬 수 있다는 효과가 있다. 이에 따라 보호로 구현비용을 절감할 수 있다는 장점이 있다.

Claims (4)

  1. 마스터 보드에서 출력된 마스터 피드백 전류 신호(이하, '마스터 신호'라 함) 또는 슬레이브 보드에서 출력된 슬레이브 피드백 전류 신호(이하, '슬레이브 신호'라 함)의 플러스성분만 통과하도록 반파 정류하기 위한 제1반파정류부;
    마스터 신호 또는 슬레이브 신호의 마이너스 성분만 통과하도록 반파 정류하기 위한 제2반파정류부;
    상기 제1반파정류부에서 출력된 신호와 제2반파정류부에서 출력된 신호가 서로 중첩되어 입력되고, 이 중첩된 신호에 따라 인버터를 인에이블시키는 인에이블신호를 그라운드로 접지시켜 인버터를 셧다운시키는 스위칭부
    를 포함하는 램프 구동 인버터의 보호회로.
  2. 제1항에 있어서,
    상기 제1반파정류부는 일측에 마스터 신호 또는 슬레이브 신호가 입력되는 제1저항과, 제1저항과 병렬로 연결되며 캐소드는 제1저항의 타측에 연결되고, 애노드는 접지에 연결되어 있는 제1다이오드를 포함하고,
    상기 제2반파정류부는 일측에 마스터 신호 또는 슬레이브 신호가 입력되는 제2저항과, 제2저항과 병렬로 연결되며 애노드는 제2저항의 타측에 연결되고, 캐소드는 접지에 연결되어 있는 제2다이오드를 포함하고,
    상기 스위칭부는 게이트에 상기 제1반파정류부에서 출력된 신호와 제2반파정 류부에서 출력된 신호의 중첩된 신호가 입력되고, 드레인에 인에이블 신호가 입력되고, 소스는 접지에 연결되어 있는 FET를 포함하는 램프 구동 인버터의 보호회로.
  3. 제2항에 있어서,
    상기 제1반파정류부는 일측이 상기 제1다이오드의 캐소드에 연결되어 있는 제3저항을 더 포함하고,
    상기 제2반파정류부는 일측이 상기 제2다이오드의 애노드에 연결되고 타측이 상기 제3저항의 타측과 연결되어 있는 제4저항과, 캐소드는 제4저항의 타측과 연결되고 애노드는 상기 제2다이오드의 캐소드에 연결되어 있는 제3다이오드를 더 포함하고,
    상기 스위칭부는 캐소드가 상기 FET의 게이트에 연결되고 애노드가 상기 제3다이오드의 캐소드에 연결되어 있는 제4다이오드와, 일측은 제4다이오드와 게이트 사이에 연결되고 타측은 접지에 연결되어 있는 커패시터와, 상기 제4다이오드의 애노드에 연결된 풀업저항을 더 포함하는 것인 램프 구동 인버터의 보호회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1반파정류부에는 마스터 신호가 입력되고, 제2반파정류부에는 슬레이브 신호가 입력되는 것을 특징으로 하는 램프 구동 인버터의 보호회로.
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