KR100769145B1 - Mos varactor and manufacturing method thereof - Google Patents

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Abstract

A MOS varactor and a manufacturing method thereof are provided to reduce parasitic capacitance by substituting one of a source region and a drain region for an STI, thereby increasing the tuning range of the varactor. A well is formed in a semiconductor substrate(400), and a first STI(Shallow Trench Isolation) and a second STI are formed on both ends of the well and the adjacent substrate. A gate region(406) consisting of a gate oxide layer and a polycrystal silicon layer is formed on one side of the first STI and the adjacent well. An impurity region(404) is formed between the gate region and the second STI. The gate region is overlapped over the first STI.

Description

모스 바랙터 및 그 제조 방법{MOS Varactor and Manufacturing Method Thereof}MOS Varactor and Manufacturing Method Thereof}

도 1은 일반적인 모스 바랙터의 구조를 나타낸 도면,1 is a view showing the structure of a general morse varactor,

도 2는 소스 영역과 드레인 영역을 STI로 대체한 모스 바랙터의 구조를 나타낸 도면,2 is a diagram illustrating a structure of a Morse varactor in which a source region and a drain region are replaced with STIs;

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 모스 바랙터의 제조하는 방법을 나타낸 공정 단면도,3A to 3D are cross-sectional views illustrating a method of manufacturing a morse varactor according to an embodiment of the present invention;

도 4는 본 발명의 일실시예에 따른 모스 바랙터의 구조를 나타낸 도면,4 is a view showing the structure of the Morse varactor according to an embodiment of the present invention,

도 5는 TCAD(Technology Computer_Aided Design)를 이용하여 모스 바랙터를 시뮬레이션한 결과를 나타낸 그래프이다.FIG. 5 is a graph illustrating a simulation result of Morse varactor using TCAD (Technology Computer_Aided Design).

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

110: 게이트 영역 120: 소스 영역110: gate region 120: source region

130: 드레인 영역 140: 채널 영역130: drain region 140: channel region

150: STI 160: 제1 전극150: STI 160: first electrode

170: 제2 전극 210: 기생 저항170: second electrode 210: parasitic resistance

300: 반도체 기판 302: 웰300: semiconductor substrate 302: well

304: STI 306: 게이트 산화막304: STI 306: Gate oxide film

308: 폴리실리콘층 310: 불순물 영역308: polysilicon layer 310: impurity region

312: 포토레지스트 패턴 314: 절연막312: photoresist pattern 314: insulating film

316: 제1 콘택 318: 제2 콘택316: first contact 318: second contact

400: 반도체 기판 402: STI400: semiconductor substrate 402: STI

404: 불순물 영역 406: 게이트 영역404: impurity region 406: gate region

본 발명은 모스 바랙터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 모스 바랙터에서 기생 커패시턴스를 줄임으로써, 넓은 튜닝 범위를 갖는 모스 바랙터 및 그 제조 방법에 관한 것이다.The present invention relates to a MOS varactor and a method for manufacturing the same, and more particularly to a MOS varactor having a wide tuning range by reducing the parasitic capacitance in the MOS varactor, and a method of manufacturing the same.

바랙터는 RF 집적회로와 같은 고주파 집적회로에 사용되는 전압-가변 커패시터(Voltage-Variable Capacitor)로서, 넓은 튜닝 범위와 높은 Q 값을 요구한다.The varactor is a voltage-variable capacitor used in high frequency integrated circuits such as RF integrated circuits and requires a wide tuning range and a high Q value.

일반적으로, 반도체 소자 내에 집적되는 바랙터에는 접합 바랙터와 모스 바랙터가 있으며, 접합 바랙터는 접합 커패시턴스에서 기인하여 제한된 튜닝 범위를 나타내고, 모스 바랙터는 접합 커패시턴스가 발생하지 않으므로, 접합 바랙터에 비해 상대적으로 넓은 튜닝 범위를 갖는다. 따라서, 반도체 소자가 고집적화될수록, 고주파 집적회로에 접합 바랙터를 적용하는 것이 어렵다.In general, varactors integrated in a semiconductor device include a junction varistor and a MOS varactor, and the junction varactor exhibits a limited tuning range due to the junction capacitance, and since the MOS varactor has no junction capacitance, It has a relatively wide tuning range. Therefore, as semiconductor devices become more integrated, it is more difficult to apply a junction varactor to a high frequency integrated circuit.

한편, 모스 바랙터는 활성 반도체층과 게이트 전극을 구비하고, 활성 반도체층과 게이트 전극 사이에 커패시터 유전막이 존재한다. 따라서, 게이트 전극에 전 압이 인가되면, 활성 반도체층에 전하들이 축적되거나 공핍되어 모스 바랙터의 커패시턴스가 변한다. 즉, 전하들이 활성 반도체층에 최대로 축적될 때, 모스 바랙터는 최대 커패시턴스(Cmax)를 갖고, 전하들이 활성 반도체층에 최대로 공핍될 때, 모스 바랙터는 최소 커패시턴스(Cmin)를 갖는다. 결국, 최대 커패시턴스(Cmax)와 최소 커패시턴스(Cmin)의 비가 모스 바랙터의 튜닝 범위를 결정하게 된다.On the other hand, the MOS varactor includes an active semiconductor layer and a gate electrode, and a capacitor dielectric film exists between the active semiconductor layer and the gate electrode. Therefore, when voltage is applied to the gate electrode, charges are accumulated or depleted in the active semiconductor layer to change the capacitance of the MOS varactor. That is, when charges are accumulated to the maximum in the active semiconductor layer, the MOS varactor has a maximum capacitance Cmax, and when charges are maximally depleted in the active semiconductor layer, the MOS varactor has a minimum capacitance Cmin. As a result, the ratio of the maximum capacitance Cmax and the minimum capacitance Cmin determines the tuning range of the MOS varactor.

도 1은 일반적인 모스 바랙터의 구조를 나타낸 도면이다.1 is a view showing the structure of a general morse varactor.

도 1에 도시된 바와 같이 일반적인 모스 바랙터는 게이트 영역(110), 소스 영역(120), 드레인 영역(130), 소스 영역(120)과 드레인 영역(130) 간에 형성된 채널 영역(140), 소자분리막인 STI(Shallow Trench Isolation)(150), 소스 영역(120) 및 드레인 영역(130)과 연결되어 있는 제1 전극(160), 게이트(110)와 연결되어 있는 제2 전극(170)으로 구성된다.As shown in FIG. 1, a typical MOS varactor includes a gate region 110, a source region 120, a drain region 130, a channel region 140 formed between the source region 120 and the drain region 130, and an isolation layer. The first electrode 160 connected to the shallow trench isolation (STI) 150, the source region 120, and the drain region 130, and the second electrode 170 connected to the gate 110. .

한편, 일반적인 모스 바랙터에서 전체 유효 커패시턴스는 2(Cov+Cf)+Cint가 되며, 튜닝 범위는 수학식 1과 같다. 따라서, Cov+Cf(즉, 기생 커패시턴스) 및 진성(Intrinsic) 커패시턴스(Cint)로 인해 튜닝 범위는 변화하게 된다.On the other hand, in the typical Morse varactor, the total effective capacitance is 2 (Cov + Cf) + Cint, and the tuning range is as shown in Equation (1). Thus, the tuning range changes due to Cov + Cf (ie, parasitic capacitance) and intrinsic capacitance (Cint).

Figure 112006058398991-pat00001
Figure 112006058398991-pat00001

여기서, Cov+Cf는 모스 바랙터의 제작시 게이트 영역(110)과 소스 영역(120) 간, 게이트(110) 영역과 드레인 영역(130) 간에 발생하게 되는 기생 커패시턴스로서 최대한 줄여야되는 부분이며, 실제로 유효한 커패시턴스는 게이트 영역(110)과 채널(140) 영역 간의 진성 커패시턴스(Cint)이다.Here, Cov + Cf is a parasitic capacitance generated between the gate region 110 and the source region 120 and between the gate region 110 and the drain region 130 when the MOS varactor is manufactured. The effective capacitance is the intrinsic capacitance Cint between the gate region 110 and the channel 140 region.

하지만, 종래에는 모스 바랙터를 구성하는 데 있어서, 드레인 영역과 소스 영역을 모두 사용함으로써, 기생 커패시턴스로 인해 튜닝 범위가 좁아지게 되는 문제점이 있었다.However, in the conventional configuration of the MOS varactor, by using both the drain region and the source region, there is a problem that the tuning range is narrowed due to parasitic capacitance.

도 2는 상기와 같은 문제점을 해결하기 위해 소스 영역과 드레인 영역을 STI로 대체한 모스 바랙터의 구조를 나타낸 도면으로서, 게이트 영역과 소스 영역, 게이트 영역과 드레인 영역 간에 기생 커패시턴스를 매우 작게 만들 수 있지만, 반도체 기판의 기생 저항(210)이 크게 존재하게 되어 모스 바랙터의 질적 요소가 떨어지게 되며, 반도체 기판의 기생 저항(210)을 줄이기 위해 반도체 기판의 도핑 농도를 높인다면 충분한 공핍 영역이 생기는 것을 방해하여 전하들이 활성 반도체층에 최대로 공핍될 때 발생하는 최소 커패시턴스(Cmin)가 충분히 작지 못하게 되고, 이는 튜닝 범위에 제한을 주게 되는 문제점이 있다.FIG. 2 is a view illustrating a structure of a MOS varactor in which a source region and a drain region are replaced with an STI in order to solve the above problem, and the parasitic capacitance between the gate region and the source region, the gate region, and the drain region can be made very small. However, since the parasitic resistance 210 of the semiconductor substrate is large, the quality factor of the Morse varactor falls, and if the doping concentration of the semiconductor substrate is increased to reduce the parasitic resistance 210 of the semiconductor substrate, sufficient depletion region is generated. There is a problem that the minimum capacitance Cmin, which occurs when the charges are depleted to the active semiconductor layer to the maximum, is not small enough, which limits the tuning range.

본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 모스 바랙터에서 기생 커패시턴스를 줄임으로써, 넓은 튜닝 범위를 갖는 모스 바랙터 및 그 제조 방법을 제공하고자 한다. An object of the present invention is to provide a MOS varactor having a wide tuning range, and a method of manufacturing the same by reducing the parasitic capacitance in the MOS varactor.

전술한 목적을 달성하기 한 본 발명의 일실시 예에 따른 모스 바랙터의 제조 방법은, 반도체 기판에 웰을 형성하고, 상기 웰의 양끝 영역 및 인접한 반도체 기판을 식각하여 제1 STI(Shallow Trench Isolation) 및 제2 STI를 형성하는 단계; 상기 반도체 기판 상부에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고, 게이트 영역으로 쓰일 부분을 제외한 나머지 영역을 식각하여 상기 제1 STI의 일측 영역 및 인접한 웰의 상부에 게이트 영역을 형성하는 단계; 상기 반도체 기판의 상부에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 및 상기 게이트 영역을 마스크로 이용하여 상기 게이트 영역과 상기 제2 STI 사이의 웰에 불순물 이온을 주입하여 불순물 영역을 생성하는 단계; 상기 반도체 기판 및 상기 게이트 영역의 상부에 절연막을 증착하고, 상기 절연막을 식각하여 제1 콘택홀 및 제2 콘택홀을 형성하는 단계; 및 상기 절연막의 상부에 금속 배선을 증착하고, 콘택으로 쓰일 부분을 제외한 나머지 영역을 식각하여 제1 콘택 및 제2 콘택을 형성하는 단계를 포함하는 것이다. According to one or more exemplary embodiments, a method of manufacturing a MOS varactor according to an embodiment of the present invention may include forming a well in a semiconductor substrate, etching both end regions of the well and an adjacent semiconductor substrate to form a first shallow trench isolation. ) And forming a second STI; Sequentially depositing a gate oxide film and a polysilicon layer on the semiconductor substrate, and etching a remaining region except a portion to be used as a gate region to form a gate region on one side region of the first STI and an adjacent well; Forming a photoresist pattern on the semiconductor substrate; Implanting impurity ions into a well between the gate region and the second STI by using the photoresist pattern and the gate region as a mask to generate an impurity region; Depositing an insulating layer on the semiconductor substrate and the gate region, and etching the insulating layer to form a first contact hole and a second contact hole; And depositing a metal wire on the insulating layer, and etching the remaining regions except for the portion to be used as a contact to form the first contact and the second contact.

또한, 전술한 목적을 달성하기 위한 본 발명의 일실시 예에 따른 모스 바랙터는, 반도체 기판 내에 형성되는 웰; 상기 웰의 양끝 영역 및 인접한 반도체 기판에 형성된 제1 STI(Shallow Trench Isolation) 및 제2 STI; 상기 제1 STI의 일측 영역 및 인접한 웰의 상부에 형성되어 게이트 산화막 및 폴리실리콘층으로 구성된 게이트 영역; 및 상기 게이트 영역 및 상기 제2 STI 사이의 웰에 형성된 불순물 영역을 포함하는 것이다.In addition, a MOS varactor according to an embodiment of the present invention for achieving the above object, a well formed in the semiconductor substrate; A first shallow trench isolation (STI) and a second STI formed in both end regions of the well and adjacent semiconductor substrates; A gate region formed on one side of the first STI and an adjacent well and formed of a gate oxide film and a polysilicon layer; And an impurity region formed in the well between the gate region and the second STI.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related well-known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 모스 바랙터의 제조하는 방법을 나타낸 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a morse varactor according to an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(300)에 대해 반대 타입의 웰 형성 공정을 통하여 P형 또는 N형의 웰(302)을 형성하고, 웰(302)의 양끝 영역 및 인접한 반도체 기판(300)을 소정 두께로 식각하여 두 개의 트렌치를 형성한다. 이어서, 반도체 기판(300) 전면에 갭필(Gap-Fill) 산화막을 증착하여 트렌치를 매립하고, CMP(Chemical Mechanical Polishing) 공정을 수행하여 갭필 산화막을 평탄화하여 제1 STI(Shallow Trench Isolation)(304a) 및 제2 STI(304b)를 형성한다.Referring to FIG. 3A, a well type P or N type well 302 is formed through the opposite type well forming process with respect to the semiconductor substrate 300, and both end regions of the well 302 and the adjacent semiconductor substrate 300 are formed. The trench is etched to a predetermined thickness to form two trenches. Subsequently, a gap-fill oxide film is deposited on the entire surface of the semiconductor substrate 300 to fill the trench, and a chemical mechanical polishing (CMP) process is performed to planarize the gap-fill oxide film to form a first shallow trench isolation (STI) 304a. And a second STI 304b.

도 3b를 참조하면, 반도체 기판(300)의 전면에 건식 산화공정(Dry Oxidation)을 통하여 게이트 산화막(306)을 형성하고, 형성된 게이트 산화막(306) 의 상부에 폴리실리콘층(308)을 증착하며, 게이트 영역으로 형성될 부분 이외의 나머지 영역을 식각하여 제1 STI(304a)의 일측 영역 및 인접한 웰(302)의 상부에 게이트 영역을 형성한다. 여기서, 게이트 영역은 제2 STI(304b)과 소정 간격으로 이격되어 있다.Referring to FIG. 3B, a gate oxide layer 306 is formed on the entire surface of the semiconductor substrate 300 through a dry oxidation process, and a polysilicon layer 308 is deposited on the formed gate oxide layer 306. The remaining region other than the portion to be formed as the gate region is etched to form a gate region on one side of the first STI 304a and an upper portion of the adjacent well 302. Here, the gate region is spaced apart from the second STI 304b at predetermined intervals.

도 3c를 참조하면, 불순물 영역(310)을 형성하고 폴리실리콘층(308)과의 저항을 줄이기 위해서 포토리소그래피 공정을 통하여 STI(304a, 304b)의 일측 영역 및 반도체 기판(300)의 상부에 포토레지스트 패턴(312)을 형성하고, 포토레지스트 패턴(312) 및 폴리실리콘층(308)을 마스크로 이용하여 게이트 영역과 제2 STI(304b) 사이의 웰(302)에 인(P), 규소(As) 등의 불순물 이온을 주입하며, 불순물 영역(310)을 형성한다. 이후 마스크로 사용된 포토레지스트 패턴(312)을 제거한 다. 여기서, 불순물 영역(310)은 이후에 소스 영역 또는 드레인 영역이 된다.Referring to FIG. 3C, in order to form the impurity region 310 and reduce resistance with the polysilicon layer 308, one side of the STI 304a and 304b and a photo over the semiconductor substrate 300 are formed through a photolithography process. The resist pattern 312 is formed, and phosphorus (P) and silicon (P) are formed in the well 302 between the gate region and the second STI 304b using the photoresist pattern 312 and the polysilicon layer 308 as a mask. Impurity ions such as As) are implanted to form an impurity region 310. Thereafter, the photoresist pattern 312 used as a mask is removed. Here, the impurity region 310 may be a source region or a drain region later.

한편, STI(304)는 보통 0.4 ㎛ ~ 0.5 ㎛ 두께이므로 이 부분에 도펀트가 들어간다 하더라도 소자의 동작에 영향을 미치지는 못한다.On the other hand, since the STI 304 is usually 0.4 μm to 0.5 μm thick, even if a dopant enters this portion, it does not affect the operation of the device.

도 3d를 참조하면, 반도체 기판(300) 및 폴리실리콘층(308)의 상부에 산화물 등을 이용한 절연막(314)을 증착하고, 절연막(314)의 일측 영역에 대해 불순물 영역(310)이 노출될 때까지 식각하여 제1 콘택홀을 형성하고, 절연막(314)의 타측 영역에 대해 폴리실리콘층(308)이 노출될 때까지 식각하여 제2 콘택홀을 형성하며, 형성된 제1 콘택홀 및 제2 콘택홀에 금속 배선을 증착한다. 이후, 사진 공정을 통하여 금속 배선에 대해 콘택으로 쓰일 부분을 제외한 나머지 영역을 식각하고, 제1 콘택(316) 및 제2 콘택(318)을 형성한다.Referring to FIG. 3D, an insulating film 314 using an oxide or the like is deposited on the semiconductor substrate 300 and the polysilicon layer 308, and the impurity region 310 may be exposed to one region of the insulating film 314. Etching to form a first contact hole, and etching until the polysilicon layer 308 is exposed to the other region of the insulating film 314 to form a second contact hole, the first contact hole and the second formed Metal wiring is deposited in the contact hole. Subsequently, the first region 316 and the second contact 318 are etched by etching the remaining region except for the portion to be used as the contact for the metal wiring through the photolithography process.

도 4는 본 발명의 일실시예에 따른 모스 바랙터의 구조를 나타낸 도면이다.4 is a view showing the structure of the Morse varactor according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 반도체 기판(400)에서 웰의 도핑 농도는 1e16/cm3이다. 게이트 영역(406)은 폭이 0.58㎛이고, 높이가 0.2㎛이며, 도핑 농도는 1e20/cm3이다. STI(402)는 0.4㎛의 높이를 갖고, 게이트 영역(406)과 0.08㎛만큼 폭이 겹치게 된다. 불순물 영역(404)의 도핑 농도는 1e20/cm3로 가우시안 분포를 이루며 0.1㎛ 깊이에서 반도체 기판(400)과 접합(Junction)을 형성한다.As shown in FIG. 4, the doping concentration of the well in the semiconductor substrate 400 is 1e16 / cm 3 . Gate region 406 has a width of 0.58 μm, a height of 0.2 μm, and a doping concentration of 1e20 / cm 3 . The STI 402 has a height of 0.4 mu m, and the width overlaps with the gate region 406 by 0.08 mu m. The doping concentration of the impurity region 404 has a Gaussian distribution of 1e20 / cm 3 and forms a junction with the semiconductor substrate 400 at a depth of 0.1 μm.

또한, 본 발명에 따른 모스 바랙터에서 게이트 영역(406)와 반도체 기판(400) 사이의 간격은 40 nm이며, 게이트 영역(406)과 STI(402)가 겹치는 부분에서 추가적인 유효 커패시턴스(Cadd)를 얻게 된다Further, in the MOS varactor according to the present invention, the gap between the gate region 406 and the semiconductor substrate 400 is 40 nm, and additional effective capacitance Cad is added at the portion where the gate region 406 and the STI 402 overlap. Get

또한, 본 발명에 따른 모스 바랙터의 전체 유효 커패시턴스는 Cov+Cf+Csti+Cint가 되며, STI(402)는 게이트 절연막에 비해 매우 두꺼우므로 게이트 영역(406)과 반도체 기판(400) 사이에 생길 수 있는 격리 커패시턴스(Csti)는 Cov+Cf에 비해 매우 작게 된다.In addition, the total effective capacitance of the MOS varactor according to the present invention is Cov + Cf + Csti + Cint, and since the STI 402 is very thick compared to the gate insulating film, it may be formed between the gate region 406 and the semiconductor substrate 400. The possible isolation capacitance Csti is very small compared to Cov + Cf.

따라서, 본 발명에 따른 모스 바랙터에서 추가적인 유효 커패시턴스로 인해 최대 커패시턴스(Cmax)는 증가하고, Cov+Cf에 비해 작은 값인 격리 커패시턴스(Csti)로 인해 최소 커패시턴스(Cmin)는 감소하게 되며, 이로 인해 모스 바랙터의 튜닝 범위는 넓어지게 된다.Therefore, in the MOS varactor according to the present invention, the maximum capacitance Cmax is increased due to the additional effective capacitance, and the minimum capacitance Cmin is decreased due to the isolation capacitance Csti which is smaller than that of Cov + Cf. The tuning range of Morse varactors is widened.

도 5는 TCAD(Technology Computer_Aided Design)를 이용하여 모스 바랙터를 시뮬레이션한 결과를 나타낸 그래프이다.FIG. 5 is a graph illustrating a simulation result of Morse varactor using TCAD (Technology Computer_Aided Design).

도 5를 참조하면, 본 발명에 따른 모스 바랙터가 일반적인 모스 바랙터에 비해 큰 튜닝 범위(Cmax/Cmin)를 갖는다. 게이트 바이어스(VGB) 값이 1 V일 때, 즉, 채널이 축적되었을 때 최대 커패시턴스(Cmax)를 검출하면, 본 발명에 따른 모스 바랙터가 일반적인 모스 바랙터보다 더 큰 값을 갖는 것을 볼 수 있다. 이는, 본 발명에 따른 모스 바랙터의 게이트 영역의 폭(0.58 ㎛)이 일반적인 모스 바랙터의 게이트 영역의 폭(0.5 ㎛)보다 더 길기 때문에 발생하는 추가적인 유효 커패시턴스(Cadd)로 인한 것이다. 여기서, 게이트 영역의 폭의 차이는 본 발명에 따른 모스 바랙터의 구조에서 게이트 영역이 제1 STI의 일측 영역 상부에서 0.08㎛만큼 겹치도록 하기 위함이다. 따라서, 추가적인 유효 커패시턴스(Cadd)는 최대 커패시턴스(Cmax)를 증가시키기 때문에 진성 커패시턴스(Cint)에 해당된다고 볼 수 있다.Referring to FIG. 5, the Morse varactor according to the present invention has a larger tuning range (Cmax / Cmin) compared to a general Morse varactor. When the gate bias (VGB) value is 1 V, that is, when the maximum capacitance (Cmax) is detected when the channel is accumulated, it can be seen that the MOS varactor according to the present invention has a larger value than the general MOS varactor. . This is due to the additional effective capacitance Cad that occurs because the width (0.58 μm) of the gate area of the Morse Varactor according to the present invention is longer than the width (0.5 μm) of the gate area of the general Morse Varactor. Here, the difference in the width of the gate region is to allow the gate region to overlap by 0.08 μm above the one side region of the first STI in the structure of the Morse varactor according to the present invention. Therefore, the additional effective capacitance Cadd increases the maximum capacitance Cmax and thus corresponds to the intrinsic capacitance Cint.

반면에, 게이트 바이어스 값이 대략 -1 V일 때, 게이트 산화막의 아랫 부분이 공핍되면서 최소 커패시턴스(Cmin)를 갖게 되는데, 본 발명에 따른 모스 바랙터가 더 작은 값을 갖는 것을 볼 수 있다. 이는, 본 발명에 따른 모스 바랙터의 게이트 영역의 폭이 일반적인 모스 바랙터의 게이트 영역의 폭보다 길다는 조건에도 불구하고, 게이트 영역와 STI 간의 커패시턴스인 격리 커패시턴스(Csti)가 Cf+Cov에 비해 매우 작기 때문에 상대적으로 전체 유효 커패시턴스는 줄어들게 된다.On the other hand, when the gate bias value is approximately -1 V, the lower portion of the gate oxide film is depleted and has a minimum capacitance (Cmin). It can be seen that the MOS varactor according to the present invention has a smaller value. This is because, despite the condition that the width of the gate region of the MOS varactor according to the present invention is longer than the width of the gate region of the general MOS varactor, the isolation capacitance Csti, which is the capacitance between the gate region and the STI, is very high compared to Cf + Cov. Because of this small relative effective capacitance is reduced.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the following claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 모스 바랙터에서 소스 영역과 드레인 영역 중 한 곳을 STI로 대체하여 기생 커패시턴스를 줄여서 최소 커패시턴스(Cmin)를 감소시키고, 게이트 영역이 STI에 겹치는 구조를 이용하여 추가적인 유효 커패시턴스를 획득함으로써, 최대 커패시턴스(Cmax)를 증가시키고, 모스 바랙터의 튜닝 범위를 증가시키는 효과가 있다.As described above, according to the present invention, in the MOS varactor, one of the source region and the drain region is replaced with STI to reduce the parasitic capacitance, thereby reducing the minimum capacitance Cmin, and using a structure in which the gate region overlaps the STI. By obtaining the additional effective capacitance, thereby increasing the maximum capacitance (Cmax), has the effect of increasing the tuning range of the Morse varactor.

Claims (6)

반도체 기판에 웰을 형성하고, 상기 웰의 양끝 영역 및 인접한 반도체 기판을 식각하여 제1 STI(Shallow Trench Isolation) 및 제2 STI를 형성하는 단계;Forming a well in a semiconductor substrate, and etching both end regions of the well and an adjacent semiconductor substrate to form a first shallow trench isolation (STI) and a second STI; 상기 반도체 기판 상부에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고, 게이트 영역으로 쓰일 부분을 제외한 나머지 영역을 식각하여 상기 제1 STI의 일측 영역 및 인접한 웰의 상부에 게이트 영역을 형성하는 단계;Sequentially depositing a gate oxide film and a polysilicon layer on the semiconductor substrate, and etching a remaining region except a portion to be used as a gate region to form a gate region on one side region of the first STI and an adjacent well; 상기 반도체 기판의 상부에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate; 상기 포토레지스트 패턴 및 상기 게이트 영역을 마스크로 이용하여 상기 게이트 영역과 상기 제2 STI 사이의 웰에 불순물 이온을 주입하여 불순물 영역을 생성하는 단계;Implanting impurity ions into a well between the gate region and the second STI by using the photoresist pattern and the gate region as a mask to generate an impurity region; 상기 반도체 기판 및 상기 게이트 영역의 상부에 절연막을 증착하고, 상기 절연막을 식각하여 제1 콘택홀 및 제2 콘택홀을 형성하는 단계; 및Depositing an insulating layer on the semiconductor substrate and the gate region, and etching the insulating layer to form a first contact hole and a second contact hole; And 상기 절연막의 상부에 금속 배선을 증착하고, 콘택으로 쓰일 부분을 제외한 나머지 영역을 식각하여 제1 콘택 및 제2 콘택을 형성하는 단계를 포함하여 이루어지는 모스 바랙터의 제조 방법.And depositing a metal wiring on the insulating layer, and etching the remaining regions except for the portion to be used as a contact to form first and second contacts. 제 1 항에 있어서, The method of claim 1, 상기 게이트 산화막은 건식 산화공정(Dry Oxidation)을 통하여 형성하는 것을 특징으로 하는 모스 바랙터의 제조 방법.The gate oxide film is a manufacturing method of a MOS varactor, characterized in that formed through a dry oxidation (Dry Oxidation). 제 1 항에 있어서,The method of claim 1, 상기 불순물 이온은 인(P), 규소(As) 중 하나를 사용하는 것을 특징으로 하는 모스 바랙터의 제조 방법.The impurity ion is a method for producing a moth varactor, characterized in that using one of phosphorus (P), silicon (As). 제 1 항에 있어서, The method of claim 1, 상기 불순물 영역은 소스 영역 또는 드레인 영역인 것을 특징으로 하는 모스 바랙터의 제조 방법.And the impurity region is a source region or a drain region. 반도체 기판 내에 형성되는 웰;A well formed in the semiconductor substrate; 상기 웰의 양끝 영역 및 인접한 반도체 기판에 형성된 제1 STI(Shallow Trench Isolation) 및 제2 STI;A first shallow trench isolation (STI) and a second STI formed in both end regions of the well and adjacent semiconductor substrates; 상기 제1 STI의 일측 영역 및 인접한 웰의 상부에 형성되어 게이트 산화막 및 폴리실리콘층으로 구성된 게이트 영역; 및A gate region formed on one side of the first STI and an adjacent well and formed of a gate oxide film and a polysilicon layer; And 상기 게이트 영역 및 상기 제2 STI 사이의 웰에 형성된 불순물 영역을 포함하는 것을 특징으로 하는 모스 바랙터.And an impurity region formed in the well between the gate region and the second STI. 제 5 항에 있어서,The method of claim 5, 상기 게이트 영역은 상기 제1 STI에 겹치는 구조인 것을 특징으로 하는 모스 바랙터.And the gate region has a structure overlapping with the first STI.
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