KR100768088B1 - 고속 저전력 고정계수 곱셈기 및 그 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 고속 저전력 고정계수 곱셈기 및 그 방법에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 입력비트를 일정한 크기를 갖는 복수의 비트 그룹으로 분할(예를 들면, 8비트 입력비트에 대하여 4비트마다 그룹으로 분할)하고, 각각의 입력비트 그룹에 대하여 부분곱을 구하여 가산함으로써, 하드웨어 면적과 소모전력을 감소시키면서도 동작속도(연산속도)를 빠르게 하는, 고속 저전력 고정계수 곱셈기 및 그 방법을 제공하는데 그 목적이 있음.

3. 발명의 해결방법의 요지

본 발명은, 고속 저전력 고정계수 곱셈기에 있어서, 입력 데이터를 소정의 비트 수를 단위로 복수의 비트그룹으로 분할하고, 상기 각각의 비트그룹마다 독립적으로 고정계수를 곱하여 부분 곱(Partial Product)을 생성한 후, 해당 비트그룹에 속하는 부분 곱들을 합산하는 부분곱 계산 수단; 및 상기 부분곱 계산 수단에서 구한 비트그룹마다의 부분곱 합산결과들을 가산하여 최종적인 곱셈결과를 획득하기 위한 가산 수단을 포함함.

4. 발명의 중요한 용도

본 발명은 고정계수 곱셈기 등에 이용됨.

곱셈기, 고정계수 곱셈기, 저전력, 고정계수, 비트 그룹, 웰리스 트리(Wallace_tree), CSD

Description

고속 저전력 고정계수 곱셈기 및 그 방법{High Speed Low Power Fixed-point Multiplier and its Method}

도 1 은 일반적인 고정계수 곱셈기에서의 부분곱 생성 방법에 대한 설명도,

도 2 는 종래의 웰리스 트리(Wallace-tree) 방식을 이용한 고정계수 곱셈연산 방법에 대한 설명도,

도 3 은 본 발명에 따른 고속 저전력 고정계수 곱셈기에서의 부분곱 계산 방법에 대한 일실시예 설명도,

도 4 는 본 발명에 따른 고속 저전력 고정계수 곱셈기의 일실시예 구성도이다.

* 도면의 주요부분에 대한 부호 설명

41, 42: 부분곱 계산부 43: 비트 가산부

본 발명은 고속 저전력 고정계수 곱셈기 및 그 방법에 관한 것으로, 더욱 상세하게는 입력비트를 일정한 크기를 갖는 복수의 비트 그룹으로 분할(예를 들면, 8비트 입력비트에 대하여 4비트마다 그룹으로 분할)하고, 각각의 입력비트 그룹에 대하여 부분곱을 구하여 가산함으로써, 하드웨어 면적과 소모전력을 감소시키면서도 동작속도(연산속도)를 빠르게 하는, 고속 저전력 고정계수 곱셈기 및 그 방법에 관한 것이다.

최근의 많은 통신시스템들은 수십에서 수백 Mbps의 초고속 데이터 전송률을 요구하고 있으며, 또한 이러한 고속 데이터를 디지털 신호로 실시간 변환(처리)할 것이 요구되고 있다. 디지털 신호를 처리하는 프로세서에서 하드웨어 면적 및 전력 소모의 대부분을 차지하는 것이 바로 곱셈기이다. 따라서, 적은 하드웨어로 적은 전력을 사용하면서 디지털 신호를 처리하기 위해서는 곱셈기의 효율적인 구현이 필수적이다.

특히, 곱셈기 중에서도 임의의 입력 신호에 대하여 항상 동일한 계수가 곱해지는 곱셈기를 고정계수 곱셈기(Fixed-point Multiplier)라 하는데, 이러한 고정계수 곱셈기는 계수가 일정한 값으로 정해져 있기 때문에 하드웨어 구현시 고정계수라는 점을 이용하면 가변계수 곱셈기보다 효율적으로 구현할 수 있다.

일반적으로 고정계수 곱셈기에서는 영이 아닌 비트(non-zero bit)의 감소를 위하여 CSD(Canonic Sign Digit) 알고리즘을 사용하며, 또한 부분곱을 계산하는 방식으로 웰리스 트리(Wallace_tree) 알고리즘을 사용하고 있다. 여기서, 웰리스 트리(Wallace-tree) 알고리즘은, 고정계수 곱셈기에서 곱셈의 부분곱을 전개할 때 부 분곱을 3개 또는 2개로 묶어서 덧셈 연산을 수행하여 다음 단(stage)로 넘기고, 다시 다음 단(stage)에서 부분곱을 3개 또는 2개로 묶어 덧셈 연산을 수행하는 방식이다. CSD(Canonic Sign Digit) 알고리즘과 웰리스 트리(Wallace_tree) 알고리즘을 도 1과 도 2를 통하여 상세히 설명하면, 다음과 같다.

도 1 은 일반적인 고정계수 곱셈기에서의 부분곱 생성 방법에 대한 설명도이다.

입력 비트(입력 데이터)(110)가 8비트(bits)로 이루어져 있고, 곱해지는 계수(120)는 10비트(bits)로 이루어져 있다고 가정하자. 그리고, 고정계수(120)는 연산을 빠르게 하기 위해서 CSD 형태를 사용한다.

CSD 알고리즘을 사용하면, 영이 아닌 비트(non-zero bit)들이 감소하여 부분곱(130 내지 134)의 개수가 감소한다. 곱셈기에서는 계수의 '영이 아닌 비트(non-zero bit)' 개수만큼 부분곱이 발생되기 때문에 영이 아닌 비트(non-zero bit)의 개수를 줄인 만큼 하드웨어의 수도 줄어들고 연산 속도도 증가하게 된다.

그리고, 부호확장을 위한 보상벡터(145)를 별도로 묶어 마지막 그룹에 포함시키면, 나중에 별도로 보상벡터를 더 해줄 필요가 없기 때문에 편리하다.

"140" 내지 "145"의 부분 곱들에 대하여 합산 연산을 수행하면, 최종적으로는 "150"과 같은 곱셈 결과를 얻게 된다.

도 2 는 종래의 웰리스 트리(Wallace-tree) 방식을 이용한 고정계수 곱셈연산 방법에 대한 설명도이다.

웰리스 트리(Wallace-tree) 알고리즘은 고정계수 곱셈기 구현에서 연산속도 를 빠르게 하기 위해 사용하는 연산 방법으로서, 고정계수 곱셈기에서 세 줄(240, 250) 또는 두 줄(260)의 부분곱을 그룹으로 묶어서 합(sum)과 캐리(carry)를 동시에 구하는 과정을 반복함으로써 부분곱의 개수를 줄여가는 것이며, 이러한 과정을 통하여 부분곱이 두 줄만 남았을 때(270) 리플 캐리 가산기(ripple carry adder) 등을 사용하여 곱셈 결과값(280)을 얻는 알고리즘이다.

"240"의 세 줄의 부분 곱을 묶어서 합하면 "250"에서의 위 두 줄과 같이 되고, "241"의 두 줄의 부분 곱을 합하면 "251"과 같이 된다. 그리고, "250"의 세 줄의 부분 곱을 묶어서 합하면 "260", "261", "262"가 포함된 줄과 같이 된다.

이후, "260", "261" "262" 가 포함된 세 줄을 합하면, "270", "271", "272"가 포함된 두 줄로 줄어 든다. 이 두 줄을 합하면, "280"과 같은 곱셈 결과를 얻게 된다.

이러한 웰리스 트리(Wallace-tree) 알고리즘은 부분곱의 병렬처리가 가능하기 때문에 부분곱이 많을 경우 다소 성능 개선 효과를 제공하기도 한다.

하지만, 상기와 같은 종래의 웰리스 트리(Wallace_tree) 알고리즘을 적용하여 부분곱을 계산하는 경우, 고정계수 곱셈기에서는 부분곱(Partial Product)을 계산하는 부분에 전가산기(Full Adder)와 반가산기(Half Adder)가 많이 사용되기 때문에, 하드웨어 면적(개수), 전력소모, 지연 시간 등이 크다는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 디지털 신호 처리 를 위한 하드웨어 구현시 가장 많은 하드웨어와 전력 소모를 차지하는 곱셈기를 구현함에 있어서, 하드웨어 및 전력 소모를 줄이면서도 연산 속도를 빠르게 할 수 있는, 고속 저전력 고정계수 곱셈기 및 그 방법을 제공하는데 목적이 있다.

즉, 본 발명은, 입력비트를 일정한 크기를 갖는 복수의 비트 그룹으로 분할(예를 들면, 8비트 입력비트에 대하여 4비트마다 그룹으로 분할)하고, 각각의 입력비트 그룹에 대하여 부분곱을 구하여 가산함으로써, 하드웨어 면적과 소모전력을 감소시키면서도 동작속도(연산속도)를 빠르게 하는, 고속 저전력 고정계수 곱셈기 및 그 방법을 제공하는데 목적이 있다.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명은, 고속 저전력 고정계수 곱셈기에 있어서, 입력 데이터를 소정의 비트 수를 단위로 복수의 비트그룹으로 분할하고, 상기 각각의 비트그룹마다 독립적으로 고정계수를 곱하여 부분 곱(Partial Product)을 생성한 후, 해당 비트그룹에 속하는 부분 곱들을 합산하는 부분곱 계산 수단; 및 상기 부분곱 계산 수단에서 구한 비트그룹마다의 부분곱 합산결과들을 가산하여 최종적인 곱셈결과를 획득하기 위한 가산 수단을 포함한다.

한편, 본 발명은, 고속 저전력 고정계수 곱셈기에서의 곱셈 방법에 있어서, 입력 데이터를 소정의 비트수를 단위로 복수의 비트그룹으로 분할하는 입력 단계; 상기 입력 단계에서 분할된 비트그룹 각각에 대하여 독립적으로 고정계수를 곱하여 부분 곱을 생성하는 부분곱 생성 단계; 비트그룹 별로 해당 부분 곱들을 합산하는 부분곱 합산 단계; 및 상기 부분곱 합산 단계에서 구한 각각 비트그룹에 대한 부분곱 합산 결과를 가산하여 최종적인 곱셈결과를 획득하는 가산 단계를 포함한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.

도 3 은 본 발명에 따른 고속 저전력 고정계수 곱셈기에서의 부분곱 계산 방법에 대한 일실시예 설명도이다.

일반 곱셈기에서는 부분곱(partial product)이 입력비트와 곱셈기 계수의　AND 연산으로 표현되지만, 고정계수 곱셈기의 경우에는 도 3에 도시된 바와 같이, 부분곱이 입력 변수로만 표현된다.

본 발명은 상기 특징을 이용하여, 고정계수 곱셈기를 효율적으로 구현하기 위하여, 부분곱의 새로운 계산 방법에 관한 것이다.

이하, 고정계수 곱셈기의 고정계수가

일 경우를 예로 들어 설명하도록 한다.

를 10bit해상도를 갖는 2진수로 표시하면 0.101101010 이 된다. 고정계수 곱셈기의 연산량 감소를 위해, 고정계수를 CSD 형태로 바꾸면 10-10-10101(320)이 된다. 여기서 곱셈기의 입력값이 X[7:0](310)까지 8bit라고 하면, 부분곱(330 내지 334)은 X[7:0]의 변수 중 하나로 표현된다.

X[3:0]까지를 묶으면, "340", "350" 같이 표시된 영역과 같다. X[3:0]까지 변수를 더한 결과를 p0[11:0](351)이라 하면 p0[11:0]은 변수 X[3:0]의 수식으로 전개할 수 있으며, 이는 카르노 맵(Karnaugh map)으로 구할 수도 있지만, 시간과 노력의 절약을 위해 퀀-매클러스키 알고리즘(Quine-McCluskey algorithm)을 이용하여 컴퓨터로 구할 수도 있다.

한편, 상기와 같은 방식으로 X[7:4]까지의 영역을 묶어(341, 352) 계산하면, 그 계산 결과는 p1[11:0](353)과 같다. 또한 X[7:4]까지의 영역을 묶을 때 보상벡터를 마지막 그룹에 포함시키면, 부호확장을 위한 보상벡터를 나중에 따로 더해 줄 필요가 없게 된다. "353"은 보상벡터를 포함한 x[7:4]까지 영역을 묶어 계산된 결과를 나타낸 영역이다. 이렇게 계산된 새로운 부분곱(351, 353)을 Wallace-tree 알고리즘으로 더하면(360, 361) 최종 결과(370)가 얻어지게 된다.

기존의 방법은 부분곱의 높이가 계수의 영이 아닌 비트(non-zero bit) 개수와 같다. 따라서 Wallace-tree 알고리즘을 사용했을 때, 많은 수의 전가산기가 사 용되었지만, 본 발명에서는 부분곱의　높이가

(X=입력비트 수, N=그룹화 변수의 개수)(도 3의 예에서 X=8, N=4)이기 때문에

일 때는 하드웨어 면적이 감소했다. 특히 곱해지는 계수의 길이가 길고, 입력 비트의 수가 짧을 때나 영이 아닌 비트(non-zero bit) 수와 영인 비트(zero bit) 수의 비율이

일 때, 효과가 크다.

그러나, 부분곱을 그룹화할 경우에 생기는 새로운 부분곱의 개수가 그룹화하지 않았을 때의 부분곱의 개수보다 큰 경우에는, 오히려　기존의 고정계수 곱셈기를 설계하는 방법보다 효율이 떨어진다. N을 크게 할수록 부분곱의 높이는 감소하지만 새로운 부분곱을 만드는 회로가 복잡해지기 때문에, 입력 비트가 8비트인 경우에는 N=4로 하는 것이 가장 바람직하다.

도 4 는 본 발명에 따른 고속 저전력 고정계수 곱셈기의 일실시예 구성도이다. 이하, 고속 저전력 고정계수 곱셈기에서 수행되는 고속 저전력 고정계수 곱셈 방법도 함께 설명하기로 한다.

입력비트(입력 데이터)가 8비트인 경우, N=4로 하면, 본 발명에 따른 고속 저전력 고정계수 곱셈기는 두 개의 부분곱 계산부(41, 42)와 비트 가산부(12 bit Adder)(43)로 구성된다.

고정계수 곱셈기의 입력비트(X[7:0])는 두 개의 비트그룹으로 나뉘어, 각각 해당 부분곱 계산부(41, 42)에 입력된다. 즉, 입력비트 중 X[3:0](즉, X[0], X[1], X[2], X[3])과 x[7:4](즉, X[4], X[5], X[6], X[7])은 각각 해당 부분곱 계산부(41, 42)로 입력된다.

제 1 부분곱 계산부(41)는 입력 X[3:0]에 대한 부분 곱들을 생성한 후, 생성된 부분 곱들을 합산하는 논리회로로서 p0[11:0]의 출력값을 갖는다. 제 2 부분곱 계산부(42)는 입력 X[7:4]에 대한 부분 곱들을 생성한 후, 생성된 부분 곱들을 합산하는 논리회로로서 p1[11:0]의 출력값을 갖는다. 각각의 부분곱 계산부(41, 42)는 CSD(Canonic Sign Digit) 알고리즘을 이용하여 다수의 부분 곱을 생성하고, 웰리스 트리(Wallace-tree) 알고리즘을 이용하여 그 생성된 부분 곱들을 합산한다. 그리고, 제 1 부분곱 계산부(41)과 제 2 부분곱 계산부(42)은 병렬적으로 동작한다.

12비트 가산부(43)는 제 1 부분곱 계산부(41)의 출력값 중 p0[11:4]와, 제 2 부분곱 계산부(42)에 의해 출력된 p1[11:0]를 더함으로써 최종적으로 p1[15:4]를 출력한다. 여기서, 제 1 부분곱 계산부(41)의 출력값 중 p0[3:0]은 가산 대상이 없기 때문에 그냥 곱셈기의 출력으로 사용하면 되는 것이다.

본 발명에 따른 고정계수 곱셈기의 최종적인 출력값(p[16:0])은 제 1 부분곱 계산부(41)의 출력값 중 p0[3:0]와 첫번째 입력비트(X[0])로 이루어진 p[4:0]와, 12비트 가산부(43)의 출력값 p[15:4]으로 이루어진다.

한편, 위와 달리, 12비트 가산부(43) 대신에 16비트 가산부를 사용하는 경우에는, 제 1 부분곱 계산부(41)의 출력값 모두, 즉 p0[11:0]를 입력받게 될 것이다.

본 발명에 따라 고정계수 곱셈기의 부분곱을 그룹화하여 연산하게 되면, 더 해야 하는 부분곱의 수가 적어지므로, 고정계수 곱셈기의 전력소모 및 하드웨어를 줄일 수 있으며, 지연 시간 및 연산 속도를 빠르게 하여 동작 속도를 증가시킬 수 있다.

상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 롬, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다. 이러한 과정은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있으므로 더 이상 상세히 설명하지 않기로 한다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

상기와 같은 본 발명은, 디지털 신호 처리를 위한 하드웨어 구현시 가장 많은 하드웨어와 전력 소모를 차지하는 곱셈기를 효율적으로 구현함으로써, 하드웨어 개수 및 전력소모를 줄이면서도 연산 속도를 증가시킬 수 있는 효과가 있다.

예를 들어, 입력이 각각 3 비트와 12 비트이고, 계수가 10비트인

고정계수 곱셈기를 구현하는 경우, 하드웨어 면적, 전력소모, 동작속도 측면에서 기존 의 방법과 본 발명을 비교하면, 다음의 [표 1]과 같다.

위 [표 1]을 통해서도 알 수 있듯이, 본 발명에서는 고정계수 곱셈기의 부분곱의 개수를 줄여 회로를 간단하게 하는 것에 중점을 두었으며, 따라서 곱셈기 계수에 따라 많은 차이가 있을 수 있지만,

인 경우에 본 발명은 기존 방법보다 면적, 소모전력, 속도 면에서 현저히 향상된 효과를 가짐을 알 수 있다.

Claims (8)

1. 고속 저전력 고정계수 곱셈기에 있어서,

   입력 데이터를 소정의 비트 수를 단위로 복수의 비트그룹으로 분할하고, 상기 각각의 비트그룹마다 독립적으로 고정계수를 곱하여 부분 곱(Partial Product)을 구한 후, 해당 비트그룹에 속하는 부분 곱들을 합산하는 부분곱 계산 수단; 및

   상기 부분곱 계산 수단에서 구한 비트그룹마다의 부분곱 합산결과들을 가산하여 최종적인 곱셈결과를 획득하기 위한 가산 수단

   을 포함하는 고속 저전력 고정계수 곱셈기.
2. 제 1 항에 있어서,

   상기 부분곱 계산 수단은,

   상기 비트그룹의 개수만큼의 부분곱 계산부를 포함하여, 각각의 비트그룹마다 별개의 부분곱 계산부로 곱셈연산을 수행하되, 복수의 부분곱 계산부는 병렬적으로 연산과정을 수행하는 것을 특징으로 하는 고속 저전력 고정계수 곱셈기.
3. 제 2 항에 있어서,

   상기 부분곱 계산 수단은,

   상기 입력 데이터가 8비트인 경우, 상기 입력 데이터를 4비트씩 그룹화하여 처리할 수 있도록 두 개의 부분곱 계산부를 포함하는 것을 특징으로 하는 고속 저전력 고정계수 곱셈기.
4. 제 2 항에 있어서,

   상기 부분곱 계산부는,

   CSD(Canonic Sign Digit) 알고리즘을 이용하여 다수의 부분 곱을 생성하고, 웰리스 트리(Wallace-tree) 알고리즘을 이용하여 상기 생성된 부분 곱들을 합산하는 것을 특징으로 하는 고속 저전력 고정계수 곱셈기.
5. 고속 저전력 고정계수 곱셈기에서의 곱셈 방법에 있어서,

   입력 데이터를 소정의 비트수를 단위로 복수의 비트그룹으로 분할하는 입력 단계;

   상기 입력 단계에서 분할된 비트그룹 각각에 대하여 독립적으로 고정계수를 곱하여 부분 곱을 생성하는 부분곱 생성 단계;

   비트그룹 별로 해당 부분 곱들을 합산하는 부분곱 합산 단계; 및

   상기 부분곱 합산 단계에서 구한 각각 비트그룹에 대한 부분곱 합산 결과를 가산하여 최종적인 곱셈결과를 획득하는 가산 단계

   를 포함하는 고속 저전력 고정계수 곱셈 방법.
6. 제 5 항에 있어서,

   상기 입력 단계는,

   상기 입력 데이터가 8비트인 경우에는 상기 입력 데이터를 4비트씩 별개의 비트그룹으로 분할하는 것을 특징으로 하는 고속 저전력 고정계수 곱셈 방법.
7. 제 5 항 또는 제 6 항에 있어서,

   상기 부분곱 생성 단계는,

   CSD(Canonic Sign Digit) 알고리즘을 이용하여 다수의 부분 곱을 생성하는 것을 특징으로 하는 고속 저전력 고정계수 곱셈 방법.
8. 제 7 항에 있어서,

   상기 부분곱 합산 단계는,

   웰리스 트리(Wallace-tree) 알고리즘을 이용하여 부분곱들을 합산하는 것을 특징으로 하는 고속 저전력 고정계수 곱셈 방법.

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