KR100764456B1 - Semiconductor device preventing the arcing defect and the manufacturing method thereof - Google Patents

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Abstract

본 발명은 아킹 디펙트(arcing defect)를 방지하는 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명은 기판과, 소정의 제1 비아홀이 구비되면서 상기 기판상에 형성되는 제1 층간절연층 및 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP(Ionized Metal Plasma)에 의해 증착되는 장벽금속층을 포함하는 것을 특징으로 하며, 상기 본 발명에 따르면 장벽금속층 증착시 IMP를 이용함으로써 장벽금속층과 층간절연층의 접착력을 높임으로써 비아플러그 완성을 위한 에치백시 비아플러그 용 금속이 완전히 제거되어 부유금속의 발생을 억제함으로써 후속공정에서 비아홀 형성을 위한 플라즈마 식각공정에서 아킹디펙트(arcing defect)가 방지되는 효과가 있다.The present invention relates to a semiconductor device for preventing arcing defects and a method for manufacturing the same. The present invention provides a substrate, a first interlayer insulating layer formed on the substrate with a predetermined first via hole, and And a barrier metal layer deposited by ionized metal plasma (IMP) on the first interlayer insulating layer including the first via hole. According to the present invention, the barrier metal layer and the interlayer may be formed by using IMP during deposition of the barrier metal layer. By increasing the adhesion of the insulating layer, the metal for the via plug is completely removed during the etch back to complete the via plug, thereby suppressing the generation of suspended metals. It is effective.

아킹 디펙트(arcing defect), IMP(Ionized Metal Plasma), 부유금속(floating metal) Arcing defect, ionized metal plasma (IMP), floating metal

Description

아킹 디펙트를 방지하는 반도체 소자 및 그 제조방법{Semiconductor device preventing the arcing defect and the manufacturing method thereof}Semiconductor devices preventing the arcing defect and the manufacturing method

도 1 내지 도 3은 종래 기술에 의한 반도체 소자를 설명하기 위한 단면도이다.1 to 3 are cross-sectional views for explaining a semiconductor device according to the prior art.

도 4는 본 발명의 제1 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 단면도이다.4 is a cross-sectional view of a semiconductor device for preventing arcing defects according to a first exemplary embodiment of the present invention.

도 5 내지 도 7은 본 발명의 제1 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 제조공정을 설명하는 단면도이다.5 to 7 are cross-sectional views illustrating a manufacturing process of a semiconductor device for preventing arcing defects according to a first embodiment of the present invention.

도 8은 본 발명의 제2 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 단면도이다.8 is a cross-sectional view of a semiconductor device for preventing arcing defects according to a second exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

110: 기판 120: 제1 층간절연층110: substrate 120 first interlayer insulating layer

130: 장벽금속층 132: 제1 장벽금속막130: barrier metal layer 132: first barrier metal film

134: 제2 장벽금속막 140: 제1 비아플러그134: second barrier metal film 140: first via plug

150: 제1 금속배선 160: 제2 층간절연층150: first metal wiring 160: second interlayer insulating layer

170: 제2 비아홀170: second via hole

본 발명은 반도체 소자에 관한 것으로서, 특히 아킹 디펙트(arcing defect)를 방지하는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device for preventing arcing defects and a manufacturing method thereof.

이하, 도 1 내지 도 3을 참조하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to FIGS. 1 to 3.

우선, 도 1에 도시된 바와 같이, 제1 층간절연층(20)이 형성된 기판(10)을 준비하고, 상기 제1 층간절연층(20)을 패턴 및 식각하여 제1 비아홀(제1 콘택 홀)(미도시)을 형성한다. 그 후 상기 제1 비아홀 상에 티타늄(Ti)을 증착하여 제1 장벽금속막(32)을 형성하고, 상기 제1 장벽금속막(32) 상에 질화티타늄을 증착하여 제2 장벽금속막(34)을 형성하여 장벽금속층(30)을 완성한다. First, as shown in FIG. 1, the substrate 10 having the first interlayer insulating layer 20 is prepared, and the first interlayer insulating layer 20 is patterned and etched to form a first via hole (first contact hole). ) (Not shown). Thereafter, titanium (Ti) is deposited on the first via hole to form a first barrier metal film 32, and titanium nitride is deposited on the first barrier metal film 32 to form a second barrier metal film 34. ) To complete the barrier metal layer 30.

그 후 상기 제1 비아홀을 텅스텐(W)으로 매립하여 상기 장벽금속층(30) 위에 제1 비아플러그(40)을 형성한다.Thereafter, the first via hole is filled with tungsten (W) to form a first via plug 40 on the barrier metal layer 30.

그런데 종래 기술에 의하면 상기 제1 장벽금속막(32)은 단순히 쌓아 올리는(clamping) 형식으로 증착되기 때문에 상기 기판(10)영역에서 소자가 형성되는 영역과는 달리 기판(10)의 모서리(edge) 영역에서 상기 제1 층간절연막(20)과 접착력이 좋지않은 문제가 있다. However, according to the related art, since the first barrier metal film 32 is deposited by simply stacking, the edge of the substrate 10 is different from the region in which the device is formed in the substrate 10 region. There is a problem in that the adhesion between the first interlayer insulating film 20 and the region is poor.

이에 따라 도 1에 도시된 바와 같이 기판(10)의 모서리영역에서는 제1 층간절연막(20) 상에 제2 장벽금속막(34)이 직접 접촉하는 현상이 발생한다. As a result, as shown in FIG. 1, the second barrier metal film 34 directly contacts the first interlayer insulating film 20 in the corner region of the substrate 10.

이에 따라 상기 제1 비아플러그(40) 형성을 위한 텅스텐이 기판(110)의 모서 리 영역에서는 제1 층간절연막(20)과 근접하여 형성되는 현상이 발생한다.Accordingly, a phenomenon in which tungsten for forming the first via plug 40 is formed near the first interlayer insulating film 20 in the corner region of the substrate 110 occurs.

다음으로, 도 2에 도시된 바와 같이, 상기 제1 비아플러그(40)를 에치백(etch-back)하여 제1 비아플러그(40)를 완성한다.Next, as shown in FIG. 2, the first via plug 40 is etched back to complete the first via plug 40.

그런데 기판(10)의 모서리영역에는 제1 비아플러그(40) 용 텅스텐이 제1 층간절연막(20)과 근접하여 형성됨으로써 에치백에 의해 완전히 제거되지않고 남게 되는 부유텅스텐(floating metal)(90) 존재하게 된다.However, in the corner region of the substrate 10, tungsten for the first via plug 40 is formed close to the first interlayer insulating film 20, so that the floating metal 90 which is not completely removed by the etch back remains. It exists.

특히, 종래 기술에서는 텅스텐 에치백 공정에서 클램프 링 타입(clamp ring type)의 장비를 사용함으로써 클램프 링이 기판(10)의 모서리에 접촉됨으로써 텅스텐이 남게 된다.In particular, in the prior art, by using the clamp ring type equipment in the tungsten etchback process, the tungsten remains as the clamp ring contacts the edge of the substrate 10.

다음으로, 도 3에 도시된 바와 같이, 상기 제1 비아플러그(40) 상에 금속층(미도시)을 형성하고 패턴 및 식각하여 제1 금속배선(50)을 완성한다. 그 후 상기 제1 금속배선(50)을 포함하는 장벽금속층(30) 상에 제2 층간절연층(60)을 형성하고 패턴 및 식각하여 제2 비아홀(70)을 형성한다.Next, as shown in FIG. 3, a metal layer (not shown) is formed on the first via plug 40, and patterned and etched to complete the first metal wiring 50. Thereafter, a second interlayer insulating layer 60 is formed on the barrier metal layer 30 including the first metal wire 50, and then patterned and etched to form a second via hole 70.

그런데 종래 기술에서는 제2 층간절연층(60)을 형성한 후 제2 비아홀(70)을 형성하기 위해 플라즈마 식각시 제2 층간절연층(60)의 하부에 존재하는 부유텅스텐(90)과 같은 잔여 비아플러그용 금속 또는 금속배선용 금속 등에 의해 아킹 디펙트(arcing defect)가 유발되는 문제가 있었다.However, in the related art, after forming the second interlayer insulating layer 60, a residual such as floating tungsten 90 existing under the second interlayer insulating layer 60 during plasma etching to form the second via hole 70. There was a problem that arcing defects were caused by the metal for via plug or the metal for metal wiring.

이러한 아킹 디펙트는 비아홀 형성을 위한 층간절연층의 플라즈마 식각시 사용되는 높은 전력에 의해 기판의 모서리 영역의 층간절연층이 파괴되는 현상을 가리키는 것으로서, 아킹 디펙트가 심할 경우에는 층간절연층 하부영역이 녹거나 필 링(peeling)되는 문제가 발생하게 된다.This arcing defect refers to a phenomenon in which the interlayer insulating layer in the corner region of the substrate is destroyed by the high power used in the plasma etching of the interlayer insulating layer for forming the via hole. When the arcing defect is severe, the lower region of the interlayer insulating layer This causes melting or peeling (peeling) problems.

또한, 종래 기술에 의할 경우 기판의 모서리 부분에서는 장벽금속층의 증착이 균일하지 못하여 층간절연층과 장벽금속층의 접촉력이 약한 문제가 있다.In addition, according to the prior art, since the deposition of the barrier metal layer is not uniform at the edge portion of the substrate, there is a problem in that the contact force between the interlayer insulating layer and the barrier metal layer is weak.

특히, 아킹 디펙트가 발생하는 경우 장벽금속층이 떨어져나와 파티클(particle) 발생의 원인이 되어 반도체 수율을 낮추는 문제가 있다.In particular, when arcing defects occur, the barrier metal layer may fall off, causing particles, and thus lowering semiconductor yield.

따라서 상기 문제점을 해결하기 위한 본 발명은 비아홀 형성을 위한 층간절연층의 식각시 아킹 디펙트를 방지하고, 나아가 층간절연층과 장벽금속층의 접촉력을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention for solving the above problems is to provide a semiconductor device and a method of manufacturing the same that can prevent the arcing defect during the etching of the interlayer insulating layer for forming the via hole, and further improve the contact force between the interlayer insulating layer and the barrier metal layer. The purpose is.

상기의 목적을 달성하기 위한 본 발명에 따른 아킹 디펙트를 방지하는 반도체 소자는 기판과, 소정의 제1 비아홀이 구비되면서 상기 기판상에 형성되는 제1 층간절연층 및 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP(Ionized Metal Plasma)에 의해 증착되는 장벽금속층을 포함하는 것을 특징으로 한다.A semiconductor device for preventing arcing defects according to the present invention for achieving the above object comprises a substrate, a first interlayer insulating layer and the first via hole formed on the substrate with a predetermined first via hole And a barrier metal layer deposited on the first interlayer insulating layer by ionized metal plasma (IMP).

또한, 본 발명에 따른 아킹 디펙트를 방지하는 반도체 소자는 상기 제1 비아홀을 매립하여 형성되는 제1 비아플러그와, 상기 제1 비아플러그 상에 형성되는 제1 금속배선 및 상기 제1 금속배선을 포함하는 장벽금속층 상에 형성되는 제2 층간절연층을 더 포함할 수 있다.The semiconductor device for preventing arcing defects may include a first via plug formed by filling the first via hole, a first metal wiring formed on the first via plug, and the first metal wiring. The method may further include a second interlayer insulating layer formed on the barrier metal layer.

또한, 본 발명에 따른 아킹 디펙트를 방지하는 반도체 소자는 상기 제1 층간절연층에는 소정의 제1 비아홀 및 상기 제1 비아홀 상부에 제1 트렌치가 동시에 형 성되고, 상기 장벽금속층은 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층 상에 IMP에 의해 증착될 수 있다.In the semiconductor device for preventing arcing defects according to the present invention, a first via hole and a first trench are simultaneously formed in the first interlayer insulating layer, and the barrier metal layer is formed in the first interlayer insulating layer. It may be deposited by IMP on a first interlayer dielectric layer including via holes and first trenches.

또한, 상기 장벽금속층은 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되는 제1 장벽금속막 및 상기 제1 장벽금속막 상에 형성되는 제2 장벽금속막을 포함할 수 있다.In addition, the barrier metal layer may include a first barrier metal film deposited by IMP on the first interlayer insulating layer including the first via hole and a second barrier metal film formed on the first barrier metal film. .

또한, 상기 장벽금속층은 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되어 형성되는 제1 장벽금속막 및 상기 제1 장벽금속막 상에 IMP에 의해 증착되어 형성되는 제2 장벽금속막을 포함할 수 있다.In addition, the barrier metal layer may be formed by depositing by IMP on the first interlayer insulating layer including the first via hole and by depositing by IMP on the first barrier metal layer. The barrier metal film may be included.

상기의 목적을 달성하기 위한 본 발명에 따른 아킹 디펙트를 방지하는 반도체 소자의 제조방법은 상부에 제1 층간절연층이 형성된 기판을 준비하는 단계와, 상기 제1 층간절연층을 식각하여 소정의 제1 비아홀을 형성하는 단계 및 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되는 장벽금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device for preventing arcing defects according to the present invention for achieving the above object comprises the steps of preparing a substrate having a first interlayer insulating layer formed thereon, by etching the first interlayer insulating layer Forming a first via hole and forming a barrier metal layer deposited by IMP on the first interlayer insulating layer including the first via hole.

또한, 본 발명에 따른 아킹 디펙트를 방지하는 반도체 소자의 제조방법은 상기 제1 비아홀을 매립하여 제1 비아플러그를 형성하는 단계와, 상기 제1 비아플러그 상에 제1 금속배선을 형성하는 단계 및 상기 제1 금속배선을 포함하는 장벽금속층 상에 제2 층간절연층을 형성하는 단계를 더 포함할 수 있다.In addition, the method of manufacturing a semiconductor device for preventing arcing defects according to the present invention comprises the steps of filling the first via hole to form a first via plug, and forming a first metal wiring on the first via plug. And forming a second interlayer insulating layer on the barrier metal layer including the first metal wiring.

또한, 본 발명에 따른 아킹 디펙트를 방지하는 반도체 소자의 제조방법은 상기 제1 층간절연층에 제1 비아홀을 형성하는 단계는 소정의 제1 비아홀 및 상기 제1 비아홀 상부에 제1 트렌치를 동시에 형성하고, 상기 장벽금속층을 형성하는 단계 는 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층 상에 IMP에 의해 증착할 수 있다.In addition, in the method of manufacturing a semiconductor device for preventing arcing defect according to the present invention, the step of forming a first via hole in the first interlayer insulating layer may include a predetermined first via hole and a first trench on the first via hole. The forming of the barrier metal layer may be performed by IMP on the first interlayer insulating layer including the first via hole and the first trench.

또한, 상기 장벽금속층 형성단계는 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되는 제1 장벽금속막을 형성하는 단계 및 상기 제1 장벽금속막 상에 IMP에 의해 증착되는 제2 장벽금속막을 형성하는 단계를 포함할 수 있다.The forming of the barrier metal layer may include forming a first barrier metal film deposited by IMP on the first interlayer insulating layer including the first via hole, and forming the barrier metal layer by IMP on the first barrier metal film. And forming a second barrier metal film.

또한, 상기 제1 비아플러그를 형성하는 단계는 ESC(Electrostatic Chuck)장비에 의해 상기 제1 비아플러그를 에칭할 수 있다.In the forming of the first via plug, the first via plug may be etched by an electrostatic chuck (ESC) device.

이와 같은 본 발명에 의하면 장벽금속막 증착시 IMP를 이용함으로써 장벽금속막과 층간절연층의 증착력을 높임으로써 비아플러그 완성을 위한 에치백시 비아플러그 용 금속이 완전히 제거되어 부유금속의 발생을 억제함으로써 후속 비아홀 형성을 위한 플라즈마 식각공정에서 아킹디펙트가 방지될 수 있고, 또한 장벽금속막과 층간절연층의 증착력을 높임으로써 파티클의 발생을 방지하여 반도체 수율을 높이는 장점이 있다.According to the present invention, by using IMP during barrier metal film deposition, the deposition power of the barrier metal film and the interlayer insulating layer is increased to completely remove the via plug metal during the etchback for the via plug completion, thereby suppressing the generation of the floating metal. As a result, arcing defects can be prevented in the plasma etching process for forming subsequent via holes, and the semiconductor yield can be improved by preventing generation of particles by increasing deposition power of the barrier metal layer and the interlayer insulating layer.

이하, 본 발명의 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a semiconductor device for preventing arcing defects and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

(실시예 1)(Example 1)

도 4는 본 발명의 제1 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 단면도이다.4 is a cross-sectional view of a semiconductor device for preventing arcing defects according to a first exemplary embodiment of the present invention.

본 발명의 제1 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자는 기판 (110)과, 제1 층간절연층(120) 및 장벽금속층(130)을 포함할 수 있다.The semiconductor device for preventing arcing defects according to the first exemplary embodiment of the present invention may include a substrate 110, a first interlayer insulating layer 120, and a barrier metal layer 130.

우선, 상기 기판(110)은 소소 및 드레인 영역(미도시) 또는 게이트(미도시) 등이 형성된 실리콘 기판일 수 있다.First, the substrate 110 may be a silicon substrate on which source and drain regions (not shown) or gates (not shown) are formed.

다음으로, 상기 제1 층간절연층(120)은 소정의 제1 비아홀(미도시)이 구비되면서 상기 기판(110)상에 형성된다.Next, the first interlayer insulating layer 120 is formed on the substrate 110 with a predetermined first via hole (not shown).

이때, 첫 번째 금속배선 사이에 형성되는 층간절연층(층간유전층)을 PMD(polysilicon Metal dielectric)라 하며, 본 발명의 제1 실시예에서 PMD로는 TEOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, 그리고 TEOS를 이용한 BPSG를 사용할 수 있으며, 다른 층간유전체를 사용할 수도 있다.In this case, the interlayer dielectric layer (interlayer dielectric layer) formed between the first metal wirings is called a polysilicon metal dielectric (PMD), and in the first embodiment of the present invention, the PMD is TEOS-CVD and Plasma Enhanced Chemical Vapor Deposition (PECVD)-. BPSG using SiO2, PECVD-SiON, and TEOS can be used, and other interlayer dielectrics can be used.

다음으로, 상기 장벽금속층(130)은 상기 제1 비아홀을 포함하는 제1 층간절연층(120) 상에 IMP(Ionized Metal Plasma)에 의해 증착될 수 있다. Next, the barrier metal layer 130 may be deposited on the first interlayer insulating layer 120 including the first via hole by ionized metal plasma (IMP).

본 발명의 제1 실시예는 상기 장벽금속층(130)이 단순히 쌓아 올리는(clamping)것이 아닌 IMP에 의해 풀 커버리지(full coverage) 형태로 밀도 있게 증착됨으로써 상기 제1 층간절연층(120)과 접착성이 우수한 효과가 있다.In the first embodiment of the present invention, the barrier metal layer 130 is adhered to the first interlayer insulating layer 120 by being densely deposited in the form of full coverage by IMP, rather than simply being clamped. This has an excellent effect.

이때, 상기 장벽금속층(130)은 상기 제1 비아홀을 포함하는 제1 층간절연층(120) 상에 IMP에 의해 증착되는 제1 장벽금속막(132) 및 상기 제1 장벽금속막(132) 상에 형성되는 제2 장벽금속막(134)을 포함할 수 있다.In this case, the barrier metal layer 130 is formed on the first barrier metal layer 132 and the first barrier metal layer 132 deposited by IMP on the first interlayer insulating layer 120 including the first via hole. It may include a second barrier metal film 134 formed in.

또는, 상기 장벽금속층(130)은 상기 제1 비아홀을 포함하는 제1 층간절연층(120) 상에 IMP에 의해 증착되어 형성되는 제1 장벽금속막(132) 및 상기 제1 장벽 금속막(132) 상에 IMP에 의해 증착되어 형성되는 제2 장벽금속막(134)을 포함할 수 있다.Alternatively, the barrier metal layer 130 is deposited on the first interlayer insulating layer 120 including the first via hole by IMP and is formed on the first barrier metal layer 132 and the first barrier metal layer 132. ) May include a second barrier metal layer 134 deposited by IMP.

예를 들어, 상기 장벽금속층(130)은 상기 제1 비아홀을 포함하는 제1 층간절연층(120) 상에 IMP에 의해 티타늄이 증착되어 형성되는 제1 장벽금속막(132) 및 상기 제1 장벽금속막(132) 상에 IMP에 의해 질화티타늄이 증착되어 형성되는 제2 장벽금속막(134)을 포함할 수 있다.For example, the barrier metal layer 130 includes a first barrier metal layer 132 and the first barrier formed by depositing titanium by IMP on the first interlayer insulating layer 120 including the first via hole. The second barrier metal layer 134 may be formed by depositing titanium nitride on the metal layer 132 by IMP.

본 발명의 제1 실시예는 상기 장벽금속층(130)에서 제1 장벽금속막(132)이 IMP에 의해 풀 커버리지 형태로 밀도 있게 증착됨으로써 상기 제1 층간절연층(120)과 접착성이 탁월하다. 이에 따라 후속 공정에서 제1 비아플러그를 형성하기 위한 소정의 금속을 증착하고 에치백하여 식각하는 경우 제1 층간절연막(120) 상에 부유금속이 존재하지않게 되는 장점이 있다.In the first embodiment of the present invention, since the first barrier metal layer 132 is densely deposited in the full coverage form by IMP in the barrier metal layer 130, the adhesion with the first interlayer insulating layer 120 is excellent. . Accordingly, in the subsequent process, when the predetermined metal for forming the first via plug is deposited, etched back and etched, there is an advantage that no floating metal is present on the first interlayer insulating film 120.

또한, 도 4에 도시된 바와 같이 본 발명의 제1 실시예는 제1 비아플러그(140)와, 제1 금속배선(150) 및 제2 층간절연층(160)을 더 포함할 수 있다.In addition, as shown in FIG. 4, the first embodiment of the present invention may further include a first via plug 140, a first metal wiring 150, and a second interlayer insulating layer 160.

상기 제1 비아플러그(140)는 소정의 금속으로 상기 제1 비아홀을 매립하여 형성된다. 이때, 상기 제1 비아플러그(140)는 텅스텐, 알루미늄, 구리 등을 매립하여 형성할 수 있으며, 다른 금속의 사용도 가능하다. 텅스텐은 고 융점 금속이기 때문에 전자이탈현상을 억제할 수 있고, 고온공정에 적용될 수 있는 장점이 있다. 알루미늄은 낮은 저항률을 가지며, 약 250℃의 저온에서 증착이 가능하고, 스텝 커버리지가 매우 양호한 장점이 있다.The first via plug 140 is formed by filling the first via hole with a predetermined metal. In this case, the first via plug 140 may be formed by embedding tungsten, aluminum, copper, or the like, and other metals may be used. Since tungsten is a high melting point metal, electron escape can be suppressed and it can be applied to high temperature processes. Aluminum has a low resistivity, can be deposited at a low temperature of about 250 ° C., and has excellent step coverage.

다음으로, 상기 제1 금속배선(150)은 상기 제1 비아플러그(140) 상에 소정의 금속을 형성한 후 패턴 및 식각하여 형성된다. 이때, 상기 제1 금속배선(150)은 Al 또는 Cu일 수 있으며, 다른 금속도 사용이 가능하다. Al은 낮은 저항률, SiO2 및 실리콘에 대한 좋은 접착력의 장점이 있다. Cu는 Al 보다 낮은 저항률과 전자이탈 방지능력이 우수한 장점이 있다. 한편, Al에 Cu, Ti, Si 등을 소량 섞어서 제1 금속배선(150)으로 사용하면 Al의 전자이탈현상을 제거하게 되는 장점이 있게 된다.Next, the first metal wire 150 is formed by patterning and etching after forming a predetermined metal on the first via plug 140. In this case, the first metal wire 150 may be Al or Cu, and other metals may be used. Al has the advantages of low resistivity, good adhesion to SiO 2 and silicon. Cu has the advantage of lower resistivity and electron escape prevention ability than Al. On the other hand, by mixing a small amount of Al, Cu, Ti, Si, etc. in the first metal wiring 150 has the advantage of eliminating the electron escape phenomenon of Al.

다음으로, 상기 제2 층간절연층(160)은 상기 제1 금속배선(150)을 포함하는 장벽금속층(130) 상에 형성된다. 이때, 상기 제2 층간절연층(160)은 실렌가스(silane gas, SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG(phospho silicate glass), TEOS(tetraethyl orthosilicate)를 이용한 BPSG(borophospho silicate glass) 등을 사용할 수 있으며, 다른 유전체를 사용할 수도 있다.Next, the second interlayer insulating layer 160 is formed on the barrier metal layer 130 including the first metal wire 150. In this case, the second interlayer insulating layer 160 is a CVD-SiO 2 film doped with silane gas (SiH 4 ), CVD-PSG (phospho silicate glass) doped with phosphorus (P), TEOS ( BPSG (borophospho silicate glass) using tetraethyl orthosilicate may be used, and other dielectrics may be used.

그 다음으로, 상기 제2 층간절연층(160)을 플라즈마로 식각하여 제2 비아홀(170)을 형성할 수 있다.Next, the second via hole 170 may be formed by etching the second interlayer insulating layer 160 with plasma.

상기 기술한 바와 같이 본 발명의 제1 실시예에 의하면, 장벽금속막(30)의 형성시 IMP를 이용함으로써 상기 장벽금속층(130)과 제1 층간절연층(120)의 접촉성이 우수함으로써 제1 비아플러그(140)를 형성하기 위한 소정의 금속의 증착 후 에치백하여 식각을 할 때 제1 비아플러그(140) 용 금속이 완벽하게 제거됨으로써 부유금속이 존재하지 않게 되는 효과가 있다.As described above, according to the first embodiment of the present invention, by using IMP in forming the barrier metal film 30, the barrier metal layer 130 and the first interlayer insulating layer 120 have excellent contact properties. The first via plug 140 may be completely removed when the metal is etched by etching the predetermined metal to form the first via plug 140, thereby preventing the presence of the floating metal.

이에 따라, 후속 공정으로 제2 비아홀(170)의 형성을 위한 식각을 진행할 경 우 아킹 디펙트가 발생하지 않는 효과가 있다.Accordingly, when etching is performed to form the second via hole 170 in a subsequent process, arcing defects may not occur.

또한, 장벽금속층과 층간절연층의 접촉성의 증대로 인해 파티클의 발생이 차단되어 반도체의 수율의 향상을 가져오는 효과도 있다.In addition, the generation of particles is blocked due to the increase in contact between the barrier metal layer and the interlayer insulating layer, thereby improving the yield of the semiconductor.

이하, 도 5 내지 도 7을 참조하여 본 발명의 제1 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device for preventing arcing defects according to a first embodiment of the present invention will be described with reference to FIGS. 5 to 7.

본 발명의 제1 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 제조방법은 제1 층간절연층이 형성된 기판을 준비하는 단계와, 제1 비아홀을 형성하는 단계 및 장벽금속층을 형성하는 단계를 포함할 수 있다. 이때, 상기 기술한 단계 또는 후술하는 추가되는 단계들은 순서를 바꾸어 진행될 수 있다.A semiconductor device manufacturing method for preventing arcing defects according to a first embodiment of the present invention includes preparing a substrate on which a first interlayer insulating layer is formed, forming a first via hole, and forming a barrier metal layer. It may include. In this case, the above-described steps or additional steps to be described later may be reversed.

우선, 상기 제1 층간절연층이 형성된 기판을 준비하는 단계는 도 5에 도시된 바와 같이 상부에 제1 층간절연층(120)이 형성된 기판(110)을 준비하는 단계이다. 이때, 상기 제1 층간절연층(120)은 EOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, 그리고 TEOS를 이용한 BPSG에 의해 형성될 수 있다.First, preparing the substrate on which the first interlayer insulating layer is formed is preparing the substrate 110 on which the first interlayer insulating layer 120 is formed, as shown in FIG. 5. In this case, the first interlayer insulating layer 120 may be formed by BPSG using EOS-CVD, Plasma Enhanced Chemical Vapor Deposition (PECVD) -SiO 2, PECVD-SiON, and TEOS.

다음으로, 상기 제1 비아홀을 형성하는 단계는 상기 제1 층간절연층(120)을 식각하여 소정의 제1 비아홀(미도시)을 형성하는 단계이다. 상기 제1 층간절연층(120)의 식각은 건식식각 또는 습식식각에 의할 수 있다.Next, the forming of the first via hole is a step of forming a first via hole (not shown) by etching the first interlayer insulating layer 120. The first interlayer insulating layer 120 may be etched by dry etching or wet etching.

다음으로, 상기 장벽금속층을 형성하는 단계는 상기 제1 비아홀을 포함하는 제1 층간절연층(120) 상에 IMP에 의해 증착되는 장벽금속층(130)을 형성하는 단계이다.Next, the forming of the barrier metal layer is a step of forming the barrier metal layer 130 deposited by IMP on the first interlayer insulating layer 120 including the first via hole.

이때, 상기 장벽금속층(130) 형성단계는 상기 제1 비아홀을 포함하는 제1 층간절연층(120) 상에 IMP에 의해 증착되는 제1 장벽금속막(132)을 형성하고, 그 후 상기 제1 장벽금속막(132) 상에 IMP에 의해 제2 장벽금속막(134)을 형성하는 단계를 포함할 수 있다.In the forming of the barrier metal layer 130, a first barrier metal layer 132 deposited by IMP is formed on the first interlayer insulating layer 120 including the first via hole, and then the first barrier metal layer 130 is formed. The second barrier metal layer 134 may be formed on the barrier metal layer 132 by IMP.

예를 들어, 상기 장벽금속층(130) 형성단계는 상기 제1 비아홀을 포함하는 제1 층간절연층(120) 상에 IMP에 의해 티타늄이 증착되어 제1 장벽금속막(132)을 형성하고, 그 후 상기 제1 장벽금속막(132) 상에 IMP에 의해 질화티타늄이 증착되어 제2 장벽금속막(134)을 형성할 수 있다.For example, in the forming of the barrier metal layer 130, titanium is deposited on the first interlayer insulating layer 120 including the first via hole by IMP to form a first barrier metal layer 132. Afterwards, titanium nitride may be deposited on the first barrier metal layer 132 by IMP to form a second barrier metal layer 134.

본 발명의 제1 실시예에서의 IMP공정을 상세히 설명한다.The IMP process in the first embodiment of the present invention will be described in detail.

IMP공정은 양극을 통하여 스퍼터링되는 타겟(target)(미도시)에 직류(DC)를 인가하고, 기판(110)에는 음극을 통하여 교류 바이어스(AC bias)를 인가한다. 스퍼터링 된 타겟의 원자들은 이온화되고 기판(110)에 걸리는 교류 바이어스에 의해 더욱 큰 직진성을 갖고 기판(110)에 도달되어 밀도 있게 증착되어 장벽금속층(130)을 형성하게 된다.In the IMP process, a direct current (DC) is applied to a target (not shown) sputtered through the anode, and an AC bias is applied to the substrate 110 through the cathode. Atoms of the sputtered target are ionized and have a greater linearity by the alternating current bias applied to the substrate 110 to reach the substrate 110 to be densely deposited to form the barrier metal layer 130.

또한, 본 발명의 제1 실시예의 제조방법은 제1 비아플러그를 형성하는 단계와, 제1 금속배선을 형성하는 단계 및 제2 층간절연층을 형성하는 단계를 더 포함할 수 있다.In addition, the manufacturing method of the first exemplary embodiment of the present invention may further include forming a first via plug, forming a first metal wiring, and forming a second interlayer insulating layer.

상기 제1 비아플러그를 형성하는 단계는 도 6에 도시된 바와 같이, 상기 제1 비아홀을 매립하여 제1 비아플러그(140)를 형성하는 단계이다. 이때, 상기 제1 비아플러그(140)는 텅스텐, 알루미늄, 구리 등을 매립하여 형성할 수 있다. The forming of the first via plug is a step of forming the first via plug 140 by filling the first via hole as shown in FIG. 6. In this case, the first via plug 140 may be formed by embedding tungsten, aluminum, copper, or the like.

특히, 본 발명의 제1 실시예의 제조방법에서는 상기 제1 비아플러그(140)를 형성하는 단계에서 ESC(Electrostatic Chuck, 정전척) 장비에 의해 상기 제1 비아플러그(140)를 완성하기 위한 식각을 할 수 있다.Particularly, in the manufacturing method of the first embodiment of the present invention, an etching for completing the first via plug 140 is performed by an electrostatic chuck (ESC) device at the step of forming the first via plug 140. can do.

본 발명의 제1 실시예에서 ESC 장비는 에칭공정을 진행할 때에는 기판(110)을 고정밀도로 고정해주는 역할을 한다. 이때, 상기 ESC 장비를 이용한 고정방법으로는 유니폴라(unipolar) 고정방법, 바이폴라(bipolar) 고정방법 또는 존-라벡(John-Rahbek) 고정방법 등을 채용할 수 있다. In the first embodiment of the present invention, the ESC equipment serves to fix the substrate 110 with high accuracy when the etching process is performed. In this case, as the fixing method using the ESC equipment, a unipolar fixing method, a bipolar fixing method, or a John-Rahbek fixing method may be adopted.

본 발명의 제1 실시예의 제조방법은 도 6에 도시된 바와 같이 제1 비아플러그(140)를 형성하기 위한 에칭시 종래의 클램프 링(clamp ring) 타입의 장비가 아닌 ESC 타입의 장비를 이용함으로써 기판(110)의 모서리의 금속을 깨끗하게 제거함으로써 부유금속을 예방하는 효과가 있다. 이는 도 2에 도시된 바와 같이 종래의 클램프 링 타입의 장비는 제1 비아플러그(140) 형성을 위한 에칭시 기판(110)의 모서리 부분에 접촉됨으로써 부유금속(90)이 발생할 수 있으나, ESC 장비를 사용할 경우 기판(110)과 접촉 없이 에칭이 진행되기 때문에 기판(110)의 모서리의 금속을 완전히 제거함으로써 부유금속의 발생을 차단할 수 있기 때문이다.According to the manufacturing method of the first embodiment of the present invention, as shown in FIG. 6, the etching method for forming the first via plug 140 is performed by using ESC type equipment rather than conventional clamp ring type equipment. By removing the metal at the edge of the substrate 110 cleanly, there is an effect of preventing the floating metal. As shown in FIG. 2, the conventional clamp ring type equipment may contact the edge of the substrate 110 during etching to form the first via plug 140, thereby causing the floating metal 90 to be generated. In this case, since the etching proceeds without contact with the substrate 110, the generation of the floating metal may be blocked by completely removing the metal at the edge of the substrate 110.

다음으로, 상기 제1 금속배선을 형성하는 단계는 도 7에 도시된 바와 같이, 상기 제1 비아플러그(140) 상에 제1 금속배선(150) 을 형성하는 단계이다. 이때, 상기 제1 금속배선(150)은 Al 또는 Cu를 CVD 또는 PVD 방법으로 증착하여 형성할 수 있다. 또한, Al에 Cu, Ti, Si 등을 소량 섞어서 제1 금속배선(150)으로 사용하면 Al의 전자이탈현상을 제거하는 장점이 있게 된다.Next, the forming of the first metal wiring is a step of forming the first metal wiring 150 on the first via plug 140 as shown in FIG. 7. In this case, the first metal wire 150 may be formed by depositing Al or Cu by CVD or PVD. In addition, by mixing a small amount of Al, Cu, Ti, Si, etc. in the first metal wiring 150, there is an advantage to remove the electron escape phenomenon of Al.

다음으로, 제2 층간절연층을 형성하는 단계는 상기 제1 금속배선(150)을 포함하는 장벽금속층(130) 상에 제2 층간절연층(160)을 형성하는 단계이다. 이때, 상기 제2 층간절연층(160)은 실렌가스를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG, TEOS를 사용한 BPSG 등을 사용할 수 있으며, 다른 유전체를 사용할 수도 있다.Next, the forming of the second interlayer insulating layer is a step of forming the second interlayer insulating layer 160 on the barrier metal layer 130 including the first metal wiring 150. In this case, the second interlayer insulating layer 160 may use a CVD-SiO 2 film doped with silylene gas, a CVD-PSG doped with phosphorus (P), a BPSG using TEOS, or another dielectric material. It may be.

그 다음으로, 상기 제2 층간절연막(160) 내에 제2 비아홀(170)을 형성할 수 있다.Next, a second via hole 170 may be formed in the second interlayer insulating layer 160.

본 발명의 제1 실시예에 따른 아킹을 방지하는 반도체 소자 및 그 제조방법에 의하면, 장벽금속막(30)의 형성시 IMP를 이용함으로써 장벽금속층(130)과 제1 층간절연층(120)의 접촉성이 우수함으로써 제1 비아플러그(140)를 형성하기 위한 소정의 금속의 증착 후 에치백하여 식각을 할 때 제1 비아플러그(140) 용 금속이 완벽하게 제거됨으로써 부유금속이 존재하지 않게 되는 효과가 있다. According to the semiconductor device for preventing arcing and a method of manufacturing the same according to the first embodiment of the present invention, the IMP is used to form the barrier metal film 30 so that the barrier metal layer 130 and the first interlayer insulating layer 120 Since the contactability is excellent, the metal for the first via plug 140 is completely removed when etching and etching back the predetermined metal for forming the first via plug 140, so that the floating metal does not exist. It works.

이에 따라, 후속 공정으로 제2 비아홀(170)의 형성을 위한 식각을 진행할 경우 아킹 디펙트가 발생하지 않는 효과가 있다.Accordingly, when etching is performed to form the second via hole 170 in a subsequent process, arcing defects may not occur.

또한, 장벽금속층과 층간절연층의 접촉성의 증대로 인해 파티클의 발생이 차단되어 반도체의 수율의 향상을 가져오는 효과도 있다.In addition, the generation of particles is blocked due to the increase in contact between the barrier metal layer and the interlayer insulating layer, thereby improving the yield of the semiconductor.

또한, 본 발명의 제1 실시예의 제조방법은 제1 비아플러그(140) 형성을 위한 에칭시 ESC 장비를 상용함으로써 기판(110)의 모서리의 금속을 완전히 제거하여 부유금속의 발생을 차단하여 후속 제2 비아홀(170) 형성시 아킹 디펙트를 방지할 수 있는 효과가 있다.In addition, the manufacturing method of the first embodiment of the present invention is to remove the metal of the edge of the substrate 110 by using ESC equipment at the time of etching for the formation of the first via plug 140 to block the generation of suspended metals When the via holes 170 are formed, the arcing defect may be prevented.

(실시예 2)(Example 2)

도 8은 본 발명의 제2 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 단면도이다.8 is a cross-sectional view of a semiconductor device for preventing arcing defects according to a second exemplary embodiment of the present invention.

본 발명의 제2 실시예의 반도체 소자는 도 8에 도시된 바와 같이, 기판(110)과, 제1 층간절연층(120) 및 장벽금속층(130)을 포함할 수 있다. As illustrated in FIG. 8, the semiconductor device according to the second embodiment of the present invention may include a substrate 110, a first interlayer insulating layer 120, and a barrier metal layer 130.

본 발명의 제2 실시예의 반도체 소자는 상기 제1 실시예의 반도체 소자와 달리 듀얼 다마신 공정에 의해 형성됨에 그 특징이 있다.Unlike the semiconductor device of the first embodiment, the semiconductor device of the second embodiment of the present invention is characterized by being formed by a dual damascene process.

그러므로 본 발명의 제2 실시예의 반도체 소자에서 상기 제1 층간절연층(120)에는 소정의 제1 비아홀(미도시) 및 상기 제1 비아홀 상부에 제1 트렌치(미도시)가 동시에 형성될 수 있다.Therefore, in the semiconductor device of the second embodiment of the present invention, a first via hole (not shown) and a first trench (not shown) may be simultaneously formed in the first interlayer insulating layer 120. .

다음으로, 상기 장벽금속층(130)은 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층(120) 상에 IMP에 의해 증착되는 것을 특징으로 한다.Next, the barrier metal layer 130 is deposited on the first interlayer insulating layer 120 including the first via hole and the first trench by IMP.

또한, 본 발명의 제2 실시예의 반도체 소자는 상기 제1 비아홀 및 제1 트렌치를 매립하여 동시에 형성되는 제1 비아플러그(140)와 제1 금속배선(150)을 더 포함할 수 있다.In addition, the semiconductor device according to the second embodiment of the present invention may further include a first via plug 140 and a first metal wiring 150 formed at the same time by filling the first via hole and the first trench.

또한, 본 발명의 제2 실시예의 반도체 소자는 상기 제1 금속배선(150)을 포함하는 제1 층간절연층(120) 상에 형성되는 제2 층간절연층(160)을 더 포함할 수 있다.In addition, the semiconductor device according to the second embodiment of the present invention may further include a second interlayer insulating layer 160 formed on the first interlayer insulating layer 120 including the first metal wire 150.

다음으로, 상기 제2 층간절연층(160)을 식각하여 제2 비아홀(170)을 형성할 수 있다.Next, the second via hole 170 may be formed by etching the second interlayer insulating layer 160.

본 발명의 제2 실시예의 반도체 소자는 상기 제1 실시예의 반도체 소자의 구조적인 특징을 채용할 수 있다.The semiconductor device of the second embodiment of the present invention can adopt the structural features of the semiconductor device of the first embodiment.

그 다음으로, 본 발명의 제2 실시예에 따른 아킹 디펙트를 방지하는 반도체 소자의 제조방법은 도 8에 도시된 바와 같이, 상부에 제1 층간절연층(120)이 형성된 기판(110)을 준비한다. 그 후 상기 제1 층간절연층(120)을 식각하여 소정의 제1 비아홀(미도시) 및 제1 트렌치(미도시)를 형성한다. 이때, 상기 제1 층간절연층(120)의 식각에 의해 제1 비아홀을 먼저 형성하고 그 후 제1 트렌치를 형성하거나, 제1 트렌치를 먼저 형성한 후 제1 비아홀을 형성할 수도 있다.Next, in the method of manufacturing a semiconductor device for preventing arcing defects according to the second embodiment of the present invention, as shown in FIG. 8, the substrate 110 having the first interlayer insulating layer 120 formed thereon is formed. Prepare. Thereafter, the first interlayer insulating layer 120 is etched to form a predetermined first via hole (not shown) and a first trench (not shown). In this case, the first via hole may be first formed by etching the first interlayer insulating layer 120 and then the first trench may be formed, or the first via hole may be formed after the first trench is formed first.

다음으로, 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층(120) 상에 IMP에 의해 증착되는 장벽금속층(130)을 형성한다. Next, a barrier metal layer 130 deposited by IMP is formed on the first interlayer insulating layer 120 including the first via hole and the first trench.

이때, 장벽금속층(130)을 형성하는 단계는 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층(120) 상에 IMP에 의해 증착되는 제1 장벽금속막(132)을 형성하고, 그 후 상기 제1 장벽금속막(132) 상에 IMP에 의해 제2 장벽금속막(134)을 형성할 수 있다.In this case, the forming of the barrier metal layer 130 may include forming a first barrier metal layer 132 deposited by IMP on the first interlayer insulating layer 120 including the first via hole and the first trench, Thereafter, the second barrier metal film 134 may be formed on the first barrier metal film 132 by IMP.

예를 들어, 상기 장벽금속층(130) 형성단계는 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층(120) 상에 IMP에 의해 티타늄이 증착되어 제1 장벽금속막(132)을 형성하고, 그 후 상기 제1 장벽금속막(132) 상에 IMP에 의해 질화티타늄이 증착되어 제2 장벽금속막(134)을 형성할 수 있다.For example, in the forming of the barrier metal layer 130, titanium is deposited on the first interlayer insulating layer 120 including the first via hole and the first trench to form the first barrier metal layer 132. After that, titanium nitride may be deposited on the first barrier metal layer 132 by IMP to form a second barrier metal layer 134.

다음으로, 상기 제1 비아홀 및 제1 트렌치를 매립하여 제1 비아플러그(140) 와 제1 금속배선(150)을 형성할 수 있다. 이때, 상기 제1 비아플러그(140) 및 제1 금속배선(150)을 형성한 후 상기 제1 금속배선(150)을 평탄화하는 단계를 더 포함할 수 있다.Next, the first via plug 140 and the first metal wiring 150 may be formed by filling the first via hole and the first trench. In this case, the method may further include planarizing the first metal wire 150 after the first via plug 140 and the first metal wire 150 are formed.

다음으로, 상기 제1 금속배선(150)을 포함하는 제1 층간절연층(120) 상에 제2 층간절연층(160)을 형성할 수 있다. Next, a second interlayer insulating layer 160 may be formed on the first interlayer insulating layer 120 including the first metal wiring 150.

그 다음으로, 상기 제2 층간절연층(160)을 식각하여 제2 비아홀(170)을 형성할 수 있다.Next, the second via hole 170 may be formed by etching the second interlayer insulating layer 160.

본 발명의 제2 실시예의 제조방법은 상기 제1 실시예의 제조방법을 채용할 수 있다.The manufacturing method of the second embodiment of the present invention may employ the manufacturing method of the first embodiment.

본 발명의 제2 실시예에 따른 아킹을 방지하는 반도체 소자 및 그 제조방법에 의하면, 장벽금속막(130)의 형성시 IMP를 이용함으로써 제1 층간절연층(120)과의 접촉성을 향상시켜 제1 비아플러그(140) 및 제1 금속배선(150)을 형성하기 위한 소정의 금속을 매립한 후 식각 또는 평탄화시 잔존하는 금속이 없도록 함으로써 부유금속의 발생을 방지하는 효과가 있다.According to the semiconductor device for preventing arcing and a method of manufacturing the same according to the second embodiment of the present invention, the contact with the first interlayer insulating layer 120 is improved by using IMP when the barrier metal film 130 is formed. After filling a predetermined metal for forming the first via plug 140 and the first metal wiring 150, there is no effect of remaining metal during etching or planarization, thereby preventing the generation of floating metal.

또한, 본 발명의 제2 실시예에 의하면 부유금속을 방지함으로써 후속 제2 비아홀을 형성하기 위한 플라즈마 에칭시 아킹디펙트가 예방되는 효과와 파티클의 발생을 방지할 수 있는 효과가 있다.In addition, according to the second embodiment of the present invention, by preventing the floating metal, arcing defects are prevented during plasma etching to form the second via holes, and the particles can be prevented from occurring.

또한, 본 발명의 제2 실시예는 제1 비아플러그와 제1 금속배선을 동시에 형성함으로써 공정을 단순화하는 효과도 있다.In addition, the second embodiment of the present invention also has the effect of simplifying the process by simultaneously forming the first via plug and the first metal wiring.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아 니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

이상에서 설명한 바와 같이 본 발명에 따른 아킹 디펙트를 방지하는 반도체 소자 및 그 제조방법에 의하면 장벽금속층 증착시 IMP를 이용함으로써 장벽금속층과 층간절연층의 접착력을 높임으로써 비아플러그 완성을 위한 에치백시 비아플러그 용 금속이 완전히 제거되어 부유금속의 발생을 억제함으로써 후속 비아홀 형성을 위한 플라즈마 식각공정에서 아킹디펙트가 방지되는 효과가 있다.As described above, according to the semiconductor device for preventing arcing defect and the method of manufacturing the same, according to the present invention, the IMP is used to deposit the barrier metal layer, thereby increasing the adhesion between the barrier metal layer and the interlayer insulating layer. Since the metal for via plug is completely removed to suppress the generation of suspended metal, arcing defect is prevented in the plasma etching process for subsequent via hole formation.

또한, 본 발명에 따르면 장벽금속층 증착시 IMP를 이용함으로써 장벽금속층과 층간절연층의 증착력을 높임으로써 파티클의 발생을 방지하여 반도체 수율을 높이는 효과가 있다.In addition, according to the present invention by using the IMP when depositing the barrier metal layer by increasing the deposition power of the barrier metal layer and the interlayer insulating layer it is effective to prevent the generation of particles to increase the semiconductor yield.

그리고 본 발명에 의하면 비아플러그의 완성을 위한 에치백시 ESC 장비를 사용함으로써 비아플러그 용 금속이 완전히 제거되어 아킹 디펙트를 방지하는 효과가 있다.According to the present invention, the via plug ESC equipment for the completion of the via plug is completely removed, thereby preventing the arcing defect.

Claims (10)

기판과,Substrate, 소정의 제1 비아홀이 구비되면서 상기 기판상에 형성되는 제1 층간절연층과,A first interlayer insulating layer formed on the substrate while having a predetermined first via hole; 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP(Ionized Metal Plasma)에 의해 증착되는 장벽금속층과,A barrier metal layer deposited on the first interlayer insulating layer including the first via hole by ionized metal plasma (IMP); 상기 장벽금속층이 형성된 제1 비아홀을 매립하여 형성되는 제1 비아플러그와,A first via plug formed by filling a first via hole in which the barrier metal layer is formed; 상기 제1 비아플러그 상에 형성되는 제1 금속배선 및 A first metal wire formed on the first via plug and 상기 제1 금속배선과 상기 장벽금속층 상에 형성되는 제2 층간절연층;을 포함하는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자.And a second interlayer insulating layer formed on the first metal wiring and the barrier metal layer. 삭제delete 제1 항에 있어서,According to claim 1, 상기 제1 층간절연층에는 소정의 제1 비아홀 및 상기 제1 비아홀 상부에 제1 트렌치가 동시에 형성되고,A first trench is simultaneously formed in the first interlayer insulating layer, and a first trench is formed on the first via hole. 상기 장벽금속층은 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층 상에 IMP에 의해 증착되는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자.And the barrier metal layer is deposited on the first interlayer insulating layer including the first via hole and the first trench by IMP. 제1 항 또는 제3 항에 있어서, The method according to claim 1 or 3, 상기 장벽금속층은 The barrier metal layer is 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되는 제1 장벽금속막 및 A first barrier metal film deposited by IMP on the first interlayer insulating layer including the first via hole; 상기 제1 장벽금속막 상에 형성되는 제2 장벽금속막을 포함하는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자.And a second barrier metal film formed on the first barrier metal film. 제1 항 또는 제3 항에 있어서, The method according to claim 1 or 3, 상기 장벽금속층은The barrier metal layer is 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되어 형성되는 제1 장벽금속막 및 A first barrier metal film formed by IMP on the first interlayer insulating layer including the first via hole; 상기 제1 장벽금속막 상에 IMP에 의해 증착되어 형성되는 제2 장벽금속막을 포함하는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자.And a second barrier metal film deposited on the first barrier metal film by IMP, thereby preventing arcing defects. 상부에 제1 층간절연층이 형성된 기판을 준비하는 단계와,Preparing a substrate having a first interlayer insulating layer formed thereon; 상기 제1 층간절연층을 식각하여 소정의 제1 비아홀을 형성하는 단계와,Etching the first interlayer insulating layer to form a predetermined first via hole; 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되는 장벽금속층을 형성하는 단계와,Forming a barrier metal layer deposited by IMP on the first interlayer insulating layer including the first via hole; 상기 장벽금속층이 형성된 제1 비아홀을 매립하여 제1 비아플러그를 형성하는 단계와,Filling a first via hole in which the barrier metal layer is formed to form a first via plug; 상기 제1 비아플러그 상에 제1 금속배선을 형성하는 단계 및 Forming a first metal wire on the first via plug; and 상기 제1 금속배선과 상기 장벽금속층 상에 제2 층간절연층을 형성하는 단계;를 포함하는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자의 제조방법.Forming a second interlayer insulating layer on the first metal wiring and the barrier metal layer; and manufacturing a semiconductor device to prevent arcing defects. 삭제delete 제6 항에 있어서,The method of claim 6, 상기 제1 층간절연층에 제1 비아홀을 형성하는 단계는 Forming a first via hole in the first interlayer insulating layer 소정의 제1 비아홀 및 상기 제1 비아홀 상부에 제1 트렌치를 동시에 형성하고,Simultaneously forming a first trench in a predetermined first via hole and the first via hole, 상기 장벽금속층을 형성하는 단계는 Forming the barrier metal layer 상기 제1 비아홀 및 제1 트렌치를 포함하는 제1 층간절연층 상에 IMP에 의해 증착하는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자의 제조방법.And depositing by IMP on the first interlayer insulating layer including the first via hole and the first trench. 제6 항 또는 제8 항에 있어서, The method of claim 6 or 8, 상기 장벽금속층 형성단계는 The barrier metal layer forming step 상기 제1 비아홀을 포함하는 제1 층간절연층 상에 IMP에 의해 증착되는 제1 장벽금속막을 형성하는 단계 및 Forming a first barrier metal film deposited by IMP on the first interlayer insulating layer including the first via hole; and 상기 제1 장벽금속막 상에 IMP에 의해 증착되는 제2 장벽금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자의 제조방법.And forming a second barrier metal film deposited by IMP on the first barrier metal film. 제6 항에 있어서, The method of claim 6, 상기 제1 비아플러그를 형성하는 단계는Forming the first via plug is ESC(Electrostatic Chuck)장비에 의해 상기 제1 비아플러그를 에칭하는 것을 특징으로 하는 아킹 디펙트를 방지하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device for preventing arcing defects, characterized in that the first via plug is etched by an electrostatic chuck (ESC) device.
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