KR100762242B1 - Transistor having tapered recess channel and the method for fabricating the same - Google Patents

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Abstract

A transistor having a tapered recess channel and its forming method are provided to increase the length of an effective channel for enhancing a refresh property by forming a shape of a channel structure adopting a part of a FinFET structure. An isolation layer setting an active region is formed on a semiconductor substrate(100). A trench(114) is formed in the active region. A growth preventing film for a semiconductor layer is formed at a sidewall of the trench. A bottom protruded(118) portion with inclined side surfaces is formed by growing up the semiconductor layer from the trench. The growth preventing film remaining at the sidewall of the trench is removed. A gate stack is formed and overlapped with the trench and the bottom protruded portion.

Description

테이퍼 리세스 채널을 포함하는 트랜지스터 및 그 형성방법{Transistor having tapered recess channel and the method for fabricating the same}Transistor having tapered recess channel and method for forming same {Transistor having tapered recess channel and the method for fabricating the same}

도 1 내지 도 7은 본 발명에 따른 테이퍼 리세스 채널을 포함하는 트랜지스터 및 그 형성방법을 설명하기 위해 나타내보인 도면들이다.1 to 7 are diagrams illustrating a transistor including a tapered recess channel and a method of forming the same according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 반도체 기판 114 : 트렌치100 semiconductor substrate 114 trench

116 : 성장방지막 118 : 바닥 돌출부116: growth barrier 118: bottom protrusion

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 테이퍼 리세스 채널을 포함하는 트랜지스터 및 그 형성방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a transistor including a tapered recess channel and a method of forming the same.

최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 특히 반도체 소자의 디자인 룰이 70nm급 이하로 감소함에 따라 트랜지스터의 사이즈 또한 줄어들면서 셀 문턱전압(Vt)과 리프레시(refresh) 특성 마진이 한계점에 이르고 있다. Recently, as the degree of integration of integrated circuit semiconductor devices has increased and design rules have sharply decreased, it is increasingly difficult to secure stable operation of transistors. In particular, as the design rules of semiconductor devices are reduced to 70 nm or less, the size of transistors is also reduced, leading to a threshold of cell threshold voltage (Vt) and refresh characteristics.

이에 따라 디자인 룰의 증가 없이 유효채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 이와 같이 유효 채널의 길이를 확보하는 방법 가운데 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 리세스 채널을 포함하는 트랜지스터 및 핀(Fin) 형태의 활성영역을 도입한 핀형 트랜지스터(FinFET)를 이용하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다. Accordingly, various methods for securing the effective channel length without increasing the design rule have been studied in various ways. As such a method of securing the effective channel length, the length of the channel is further extended with respect to the limited gate line width.A transistor including a recess channel and a fin type transistor incorporating a fin type active region are provided. Attempts have been made to further extend the length of the channel using &lt; RTI ID = 0.0 &gt;

그런데, 현재 상용화되고 있는 고속 DDR2(Double Data Rate) DRAM 제품은 기존 DDR DRAM 제품에 비해 고온에서 테스트 조건을 설정함으로써 데이터 보유 시간(Data retention time)이 급격하게 감소하고 있다. 또한 활성영역의 폭(width) 방향의 사이즈(size) 감소로 인해 셀 트랜지스터의 구동 전류 특성 열화도 동시에 유발되고 있다. 이에 따라, FinFET 구조와 리세스 채널을 포함하는 트랜지스터 구조의 장점을 동시에 구현하여, 셀 문턱전압의 마진을 확보하여 리프레시 특성을 개선을 구현함과 함께 셀 전류 특성을 향상시킬 수 있는 방법이 요구되고 있다.However, high-speed DDR2 (Double Data Rate) DRAM products, which are currently commercially available, have dramatically reduced data retention time by setting test conditions at high temperatures compared to conventional DDR DRAM products. In addition, deterioration of driving current characteristics of the cell transistor is simultaneously caused by a reduction in the width of the active region. Accordingly, there is a need for a method capable of simultaneously implementing the advantages of the transistor structure including the FinFET structure and the recess channel, ensuring the margin of the cell threshold voltage, thereby improving the refresh characteristics and improving the cell current characteristics. have.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 채널 형성방법을 개선하여 유효 채널 길이를 증가시켜 리프레시 특성을 개선시키고, 셀 전류 특성을 향상시킬 수 있는 테이퍼 리세스 채널을 포함하는 트랜지스터 및 그 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a transistor including a tapered recess channel capable of improving a channel formation method of a semiconductor device, increasing an effective channel length, improving refresh characteristics, and improving cell current characteristics, and a method of forming the same. To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 테이퍼 리세스 채널을 포함하는 트랜지스터의 형성방법은, 반도체 기판에 활성영역을 설정하는 소자분리 막을 형성하는 단계; 상기 반도체 기판의 활성 영역 내에 트렌치를 형성하는 단계; 상기 트렌치 측벽에 반도체층의 성장을 억제하는 성장방지막을 형성하는 단계; 상기 트렌치 바닥면으로부터 반도체층을 성장시켜 트렌치 및 상기 트렌치의 바닥면으로부터 돌출되며, 경사진 측면을 가지는 바닥 돌출부를 형성하는 단계; 상기 트렌치 측벽에 잔류된 성장방지막을 제거하는 단계; 및 상기 트렌치 및 바닥 돌출부와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다. In order to achieve the above technical problem, a method of forming a transistor including a tapered recess channel according to the present invention, forming a device isolation film for setting an active region on a semiconductor substrate; Forming a trench in an active region of the semiconductor substrate; Forming a growth barrier on the trench sidewalls to inhibit growth of the semiconductor layer; Growing a semiconductor layer from the trench bottom surface to form a trench and a bottom protrusion projecting from the bottom surface of the trench and having an inclined side surface; Removing the growth preventing film remaining on the trench sidewalls; And forming a gate stack overlapping the trench and the bottom protrusion.

본 발명에 있어서,상기 트렌치를 형성하는 단계는, 상기 반도체 기판 전면에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 패터닝하여 상기 반도체 기판을 선택적으로 노출시키는 하드마스크막 패턴을 형성하는 단계; 및 상기 하드마스크막 패턴을 식각 마스크로 반도체 기판을 식각하여 상기 반도체 기판의 활성 영역 내에 트렌치를 형성하는 단계를 포함할 수 있다.In the present invention, the forming of the trench may include forming a hard mask layer on the entire surface of the semiconductor substrate; Patterning the hard mask film to form a hard mask film pattern for selectively exposing the semiconductor substrate; And etching the semiconductor substrate using the hard mask layer pattern as an etch mask to form a trench in an active region of the semiconductor substrate.

상기 하드마스크막은 600-1200Å 두께의 다결정 실리콘막을 포함하여 형성하는 것이 바람직하다.The hard mask film may be formed to include a polycrystalline silicon film having a thickness of 600-1200 GPa.

상기 트렌치 측벽에 성장방지막을 형성하는 단계는, 상기 트렌치 및 반도체 기판 상에 반도체 층의 성장을 억제하는 성장방지막을 증착하는 단계; 및 상기 트렌치 상부, 측벽 일부 및 바닥면의 성장방지막을 선택적으로 식각하여 상기 트렌치 내부 바닥면을 노출시키는 단계를 포함하는 것이 바람직하다.Forming a growth barrier on the trench sidewalls includes depositing a growth barrier on the trench and the semiconductor substrate to inhibit growth of a semiconductor layer; And selectively etching the growth prevention layer of the trench upper portion, the sidewall portion, and the bottom surface to expose the inner bottom surface of the trench.

상기 반도체층 성장방지막은, 고온열산화막(HTO)을 포함하여 형성할 수 있고, 트렌치 내부보다 트렌치 상부면에 상대적으로 두껍게 형성하는 것이 바람직하다.The semiconductor layer growth prevention film may include a high temperature thermal oxide film (HTO), and the thickness of the semiconductor layer growth prevention film is relatively thicker on the upper surface of the trench than in the trench.

상기 반도체층 성장방지막을 선택적으로 식각하는 단계는, 이방성 식각을 이용하여 제거하는 것이 바람직하다.In the selective etching of the semiconductor layer growth preventing film, it is preferable to remove the anisotropic etching.

상기 바닥 돌출부는 선택적 에피택셜 성장(SEG) 방법을 이용하여 반도체층을 선택적으로 성장시키며, 반도체 기판의 (111)면 방향으로 우선적 성장시키는 것이 바람직하다.The bottom protrusion selectively grows the semiconductor layer using a selective epitaxial growth (SEG) method, and preferentially grows in the (111) plane direction of the semiconductor substrate.

상기 바닥 돌출부는 사다리꼴 단면의 바 형태 또는 삼각형 단면의 바 형태로 형성되며, 상기 트렌치의 깊이 수치보다 낮은 높이로 형성하는 것이 바람직하다.The bottom protrusion may have a bar shape having a trapezoidal cross section or a bar shape having a triangular cross section, and may have a height lower than a depth value of the trench.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 테이퍼 리세스 채널을 포함하는 트랜지스터는, 반도체 기판 상에 활성영역을 설정하는 소자분리막; 상기 활성영역 내에 형성되어 있는 트렌치; 상기 트렌치의 바닥면으로부터 돌출되며, 경사진 측면을 가지는 바닥 돌출부; 상기 트렌치와 중첩하도록 배치된 게이트 스택; 및 상기 게이트 스택에 인근하는 상기 활성영역 부분에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a transistor including a tapered recess channel according to the present invention, an isolation layer for setting an active region on a semiconductor substrate; A trench formed in the active region; A bottom protrusion projecting from the bottom surface of the trench and having an inclined side surface; A gate stack disposed to overlap the trench; And a source / drain region formed in a portion of the active region adjacent to the gate stack.

상기 바닥 돌출부는, 상기 트렌치의 바닥면으로부터 성장된 선택적 에피택셜 성장(SEG)층으로 이루어지고, 반도체 기판의 (111)면 방향으로 우선적 성장되며, 사다리꼴 단면의 바 형태 또는 삼각형 단면의 바 형태로 경사진 측면을 갖도록 형성된다. The bottom protrusion is formed of a selective epitaxial growth (SEG) layer grown from the bottom surface of the trench, is preferentially grown in the (111) plane direction of the semiconductor substrate, and has a bar shape of a trapezoidal cross section or a bar shape of a triangular cross section. It is formed to have an inclined side surface.

상기 바닥 돌출부는, 상기 트렌치의 깊이 수치보다 낮은 높이로 형성된다.The bottom protrusion is formed at a height lower than the depth value of the trench.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 1 내지 도 7은 본 발명의 실시예에 따른 테이퍼 리세스 채널을 포함하는 트랜지스터 및 그 형성방법을 설명하기 위하여 나타내 보인 도면들이다.1 to 7 illustrate a transistor including a tapered recess channel and a method of forming the same according to an exemplary embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 내에 활성영역을 설정하는 소자분리막(102)을 형성한다. 구체적으로, 반도체 기판(100) 위에 패드산화막(104) 및 패드질화막(106)을 순차적으로 적층한다. 여기서 패드산화막(104)은 50-150Å의 두께로 형성하고, 패드질화막(106)은 500-700Å의 두께로 형성할 수 있다. Referring to FIG. 1, an isolation layer 102 for setting an active region is formed in a semiconductor substrate 100. Specifically, the pad oxide film 104 and the pad nitride film 106 are sequentially stacked on the semiconductor substrate 100. Here, the pad oxide film 104 may be formed to a thickness of 50-150 kPa, and the pad nitride film 106 may be formed to a thickness of 500-700 kPa.

다음에 패드질화막(104) 및 패드산화막(106)을 선택적으로 제거하여 반도체 기판(100)의 소자분리영역을 노출시킨다. 그리고 반도체 기판(100)의 노출부분에 대한 식각공정을 수행하여 일정 깊이, 예를 들어 2000-3000Å의 깊이를 갖는 트렌치(미도시함)를 형성한다. 계속해서 트렌치 및 반도체 기판(100)을 매립하는 매립절연막을 형성하고, 화학적기계적연마(CMP; Chemical Mechanical Polishing)를 수행한 다음 패드질화막(106)을 제거한다. 이에 따라 화학적기계적연마에 의해 분리된 소자분리막(102)의 높이는 패드산화막(102) 수준으로 낮아질 수 있다. Next, the pad nitride film 104 and the pad oxide film 106 are selectively removed to expose the device isolation region of the semiconductor substrate 100. An etching process is performed on the exposed portion of the semiconductor substrate 100 to form a trench (not shown) having a predetermined depth, for example, a depth of 2000-3000 mm 3. Subsequently, a buried insulating film filling the trench and the semiconductor substrate 100 is formed, chemical mechanical polishing (CMP) is performed, and then the pad nitride film 106 is removed. Accordingly, the height of the device isolation layer 102 separated by chemical mechanical polishing may be lowered to the level of the pad oxide layer 102.

도 2를 참조하면, 반도체 기판(100) 및 패드산화막(104) 위에 테이퍼 리세스 채널 구조를 위한 트렌치 형성시, 식각마스크로 사용될 하드마스크막(108)을 형성한다. 이러한 하드마스크막(108)은 실리콘 및 실리콘 산화막에 대해서 식각 선택비 를 가지는 물질, 예컨대, 다결정 실리콘막(poly-silicon layer)을 포함하여 형성될 수 있다. 여기서 다결정 실리콘막은 대략 800-1200Å의 두께로 형성할 수 있다. 다음에 하드마스크막(108) 위에 감광막을 도포 및 패터닝하여 하드마스크막(108)을 식각하는 과정에서 식각마스크로 사용될 감광막 패턴(110)을 형성한다. Referring to FIG. 2, when the trench for the tapered recess channel structure is formed on the semiconductor substrate 100 and the pad oxide layer 104, a hard mask layer 108 to be used as an etching mask is formed. The hard mask layer 108 may include a material having an etch selectivity with respect to silicon and a silicon oxide layer, for example, a poly-silicon layer. Here, the polycrystalline silicon film can be formed to a thickness of approximately 800-1200 GPa. Next, a photoresist film is coated and patterned on the hard mask film 108 to form a photoresist pattern 110 to be used as an etching mask in the process of etching the hard mask film 108.

도 3을 참조하면, 감광막 패턴(110)을 식각마스크로 하드마스크막(108)을 식각하여 반도체 기판의 활성영역을 선택적으로 노출시키는 하드마스크막 패턴(112)을 형성한다. 그리고 감광막 패턴(110)은 스트립(strip)하여 제거한다. Referring to FIG. 3, the hard mask layer 108 is etched using the photoresist pattern 110 as an etch mask to form a hard mask layer pattern 112 that selectively exposes an active region of the semiconductor substrate. The photoresist pattern 110 is stripped and removed.

계속해서 하드마스크막 패턴(112)을 식각마스크로 반도체 기판(100)을 일정 깊이만큼, 예를 들어 1200-1800Å의 깊이로 선택적으로 제거하여 반도체 기판(100) 상에 트렌치(114)를 형성한다. 그리고 하드마스크막 패턴(112)은 제거한다. 이때, 트렌치(114) 상부에 위치한 패드산화막(104')은 제거되지 않고 남게 된다.Subsequently, the trench 114 is formed on the semiconductor substrate 100 by selectively removing the semiconductor substrate 100 by a predetermined depth, for example, a depth of 1200-1800 mm, using the hard mask layer pattern 112 as an etching mask. . The hard mask film pattern 112 is removed. At this time, the pad oxide film 104 ′ positioned on the trench 114 is not removed.

도 4를 참조하면, 트렌치(114) 및 패드산화막(104') 위에 반도체층의 성장을 억제하는 성장방지막(116)을 증착한다. 여기서 트렌치(114) 상부면의 패드산화막(104') 위에 성장방지막(116)이 증착되는 이중 구조의 산화막으로 형성되면서 트렌치 상부면의 산화막 두께는 트렌치 내부보다 상대적으로 두껍게 증착된다.Referring to FIG. 4, a growth preventing film 116 is deposited on the trench 114 and the pad oxide film 104 ′ to suppress growth of the semiconductor layer. Here, the oxide film of the upper surface of the trench is deposited relatively thicker than the inside of the trench while being formed of a double structured oxide film in which the growth prevention film 116 is deposited on the pad oxide film 104 ′ of the upper surface of the trench 114.

이러한 성장방지막(116)은 후속 반도체층을 성장시키는 과정에서 트렌치(114) 측벽 부분이 성장하는 것을 억제하는 역할을 한다. 또한, 트렌치(114) 측벽의 실리콘 어택(silicon attack)을 방지하고, 이로 인해 반도체 기판(100)이 손상 받는 것을 방지하는 역할을 한다. 이와 함께 트렌치(114) 상부면에는 성장방지막(116)이 패드산화막(104')위에 증착되어 트렌치 내부보다 상대적으로 두텁게 형 성되면서, 후속 식각공정에서 트렌치(114) 상부면 및 측벽이 과도하게 식각되어 기판이 노출되는 것을 제어할 수 있다. 또한, 트렌치(114) 바닥면 부분은 이후 실리콘(Si)을 선택적으로 노출시킬 수 있도록 트렌치(114) 상부면 보다 상대적으로 얇은 두께로 증착된다. 여기서 성장방지막(116)은 고온열산화막(HTO; High Thermal Oxide)으로 30-70Å의 두께로 증착할 수 있다.The growth prevention layer 116 serves to suppress the growth of the sidewalls of the trench 114 in the process of growing the subsequent semiconductor layer. In addition, the silicon attack of the sidewalls of the trench 114 may be prevented, thereby preventing the semiconductor substrate 100 from being damaged. In addition, the growth preventing film 116 is deposited on the pad oxide film 104 'on the upper surface of the trench 114 to form relatively thicker than the inside of the trench, and the upper surface and sidewalls of the trench 114 are excessively etched in a subsequent etching process. Can be controlled to expose the substrate. In addition, the bottom portion of the trench 114 is deposited to a thickness relatively thinner than the top surface of the trench 114 to selectively expose silicon (Si). The growth barrier 116 may be deposited with a high thermal oxide (HTO) of 30-70Å.

도 5를 참조하면, 트렌치(114)의 상부, 바닥면과 트렌치 측벽 일부의 성장방지막(116)을 선택적으로 식각한다. 여기서 성장방지막(116)은 BT(Break Through) 건식식각(또는 이방성 식각) 방법으로 제거할 수 있다.Referring to FIG. 5, the growth prevention layer 116 of the top, bottom, and sidewalls of the trench 114 may be selectively etched. The growth barrier 116 may be removed by a BT (Break Through) dry etching (or anisotropic etching) method.

이러한 BT 건식식각 방법은 플라즈마를 이용하여 트렌치(114) 상부, 바닥면과 트렌치 측벽의 일부의 성장방지막을 제거할 수 있다. 그러면 플라즈마의 이방성(anisotropy) 특성에 의해, 성장방지막이 상대적으로 얇은 두께로 형성되어 있는 트렌치(114)의 바닥면 및 트렌치 측벽의 일부의 실리콘층(Si)이 노출된다. The BT dry etching method may remove the growth prevention layer of the upper portion, the bottom surface and the trench sidewalls of the trench 114 using plasma. Then, due to the anisotropy characteristic of the plasma, the silicon layer Si of a part of the trench sidewall and the bottom surface of the trench 114 in which the growth preventing film is formed to have a relatively thin thickness is exposed.

그리고 트렌치(114) 상부면 및 트렌치 상부와 가까운 측벽 부분은, 패드산화막(104') 위에 성장방지막이 증착되어 상대적으로 두꺼운 두께로 증착되어 있고, 플라즈마 이방성 특성에 따라 BT 건식식각을 진행하더라도 성장방지막(116')이 일정 두께만큼 남게 된다. 이에 따라 이후 반도체층을 성장시키는 과정에서 성장방지막(116')이 남아있는 부분은 반도체층의 성장이 억제된다.In addition, the upper surface of the trench 114 and the sidewalls close to the upper portion of the trench are deposited with a relatively thick thickness by depositing a growth barrier layer on the pad oxide layer 104 ′, even if the BT dry etching process is performed according to plasma anisotropy. 116 'will remain a certain thickness. Accordingly, in the process of growing the semiconductor layer, the growth of the semiconductor layer is suppressed in the portion where the growth prevention film 116 ′ remains.

도 6a, 도 6b, 도 6c 그리고 도 6d는 본 발명의 실시예에 따른 트렌치의 바닥면으로부터 돌출되는 바닥 돌출부를 형성하는 단계를 설명하기 위해 나타내보인 평면도, 단면도들 및 사시도이다.6A, 6B, 6C, and 6D are plan views, cross-sectional views, and perspective views shown to illustrate steps for forming a bottom protrusion protruding from a bottom surface of a trench according to an embodiment of the present invention.

도 6a 내지 도 6d를 참조하면, 노출된 트렌치(114)의 바닥면으로부터 반도체층을 성장시켜 트렌치(114) 바닥면으로부터 상부로 갈수록 점점 그 폭이 감소하는 테이퍼(tapered) 형태의 바닥 돌출부(118)를 형성한다. 6A to 6D, a tapered bottom protrusion 118 is formed in which a semiconductor layer is grown from the bottom surface of the exposed trench 114 and its width gradually decreases from the bottom surface of the trench 114 to the top. ).

반도체 소자의 제한된 게이트 선폭에 대해 유효 채널 길이를 보다 확장하기 위해 반도체 기판의 활성영역을 사다리꼴(saddle) 형태로 식각하여 바닥 돌출부를 형성하는 방법이 있다. 이러한 방법은 종래의 리세스 게이트의 바닥 면을 FinFET 형태로 구현하여 폭(width) 방향으로의 셀 전류량을 증가시키기 위한 것이다. 이와 같은 구조는 유효 채널 길이가 증가되면서 셀 문턱전압의 증가를 가져오고, 적은 도핑 농도의 셀 채널 이온주입으로도 셀 문턱전압의 마진 확보가 가능하여 셀 전류 특성을 향상시킬 수 있다. In order to further extend the effective channel length for the limited gate line width of the semiconductor device, there is a method of forming a bottom protrusion by etching an active region of the semiconductor substrate in a trapezoidal shape. This method is to implement the bottom surface of the conventional recess gate in the form of FinFET to increase the amount of cell current in the width (width) direction. Such a structure increases the cell threshold voltage as the effective channel length increases, and it is possible to secure a cell threshold voltage even with a small doping concentration of cell channel ion implantation, thereby improving cell current characteristics.

그러나 사다리꼴 형태로 활성영역을 식각하여 바닥 돌출부를 형성하기 위해서는, 리세스 게이트에 비해 소자분리막을 리세스 게이트의 바닥면 이하로 제거해야하기 때문에 워드라인의 부피가 증가할 수 있다. 워드라인의 부피가 증가하게 되면, 워드라인과 워드라인간의 커플링 캐패시턴스(coupling capacitance)가 크게 증가하면서 신호 지연(RC delay) 현상이 발생하게 된다. 또한, 리세스 게이트 바닥면을 사다리꼴 형태로 식각할 때, FinFET 깊이를 균일하게 제어하는 것이 어려워 셀 문턱전압 변화가 증가할 수 있다. However, in order to form the bottom protrusion by etching the active region in the shape of a trapezoid, the volume of the word line may increase because the device isolation layer needs to be removed below the bottom surface of the recess gate as compared with the recess gate. If the volume of the word line is increased, a coupling delay between the word line and the word line is greatly increased, and a signal delay phenomenon occurs. In addition, when the recess gate bottom is etched in a trapezoidal shape, it is difficult to uniformly control the FinFET depth, thereby increasing the cell threshold voltage.

이에 따라 본 발명의 실시예에서는 선택적으로 노출시킨 트렌치(114)의 바닥면으로부터 반도체층을 선택적으로 성장시키는, 선택적 에피택셜 성장(SEG; Selective Epitaxial Growth) 방법을 이용하여 트렌치(114) 바닥 면으로부터 상부 로 갈수록 점점 좁은 폭을 갖는 테이퍼(tapered) 형태의 바닥 돌출부(118)를 형성한다. 이때, 바닥 돌출부(118)는 리세스 채널용 트렌치(114)의 깊이보다 낮은 높이로 형성한다.Accordingly, in the exemplary embodiment of the present invention, the semiconductor layer is selectively grown from the bottom surface of the trench 114 by using a selective epitaxial growth (SEG) method, which selectively grows the semiconductor layer from the bottom surface of the trench 114 that is selectively exposed. A tapered bottom protrusion 118 having a narrower width toward the top is formed. At this time, the bottom protrusion 118 is formed at a height lower than the depth of the trench 114 for the recess channel.

구체적으로, 선택적 에피택셜 성장(SEG)방법을 수행하면, 노출된 트렌치 바닥 면으로부터 반도체층이 (111)면 방향으로 양쪽 대칭을 이루면서 바닥 돌출부(118)가 성장한다. 이러한 바닥 돌출부(118)는 활성영역의 폭(width) 방향으로 성장하며, 정점(vertex)으로 올라갈수록 좁아지는 삼각형의 단면을 가지되, 트렌치(114) 양쪽의 활성영역과 이어지는 바(bar) 형태로 형성된다. 또한 바닥 돌출부(118)는 정점으로 올라갈수록 그 폭이 좁아지면서 트렌치(114)는 경사진 측벽을 가질 수 있다.Specifically, when the selective epitaxial growth (SEG) method is performed, the bottom protrusion 118 grows while the semiconductor layer is symmetric in both directions in the (111) plane direction from the exposed trench bottom surface. The bottom protrusion 118 grows in the width direction of the active region, and has a triangular cross section that narrows as it rises to the vertex, and forms a bar that is connected to the active regions on both sides of the trench 114. Is formed. In addition, the bottom protrusion 118 has a narrower width as it rises to the apex, and the trench 114 may have an inclined sidewall.

바닥 돌출부(118)의 단면이 삼각형 모양으로 형성될수록 사다리꼴 형태보다 전류가 증가하게 되며, 채널 폭이 감소하는 방향임에도 불구하고 전류 특성이 개선되는 효과가 나타난다. 따라서 이것은 단지 폭(width)의 증가가 아닌 삼각형 구조의 특성에 기인된 증가로 볼 수 있다. 이에 따라 바닥 돌출부(118)의 단면은 사다리꼴 모양 또는 삼각형의 모양으로 형성할 수 있으며, 바람직하게는 삼각형의 모양으로 형성하는 것이 바람직하다. 또한, 바닥 돌출부를 식각을 이용하여 형성할 경우 FIN 형태를 균일한 조절이 어려운 점을 선택적 에피택셜 성장(SEG) 방법을 이용하여 형성함으로써 바닥 돌출부(118)의 깊이를 균일하게 조절할 수 있다.As the cross section of the bottom protrusion 118 is formed in a triangular shape, the current increases more than the trapezoidal shape, and the current characteristic is improved despite the direction in which the channel width decreases. Thus, this can be seen not as an increase in width, but as an increase due to the characteristics of the triangular structure. Accordingly, the cross section of the bottom protrusion 118 may be formed in a trapezoidal shape or a triangular shape, preferably, a triangular shape. In addition, when the bottom protrusion is formed by etching, it is difficult to uniformly adjust the FIN shape by using the selective epitaxial growth (SEG) method to uniformly control the depth of the bottom protrusion 118.

이러한 선택적 에피택셜 성장(SEG) 방법에 의해 반도체 기판(100)의 활성영역 내에는 리세스 채널 구조를 기본적으로 가지면서 선택적 에피택셜 성장층(SEG) 으로 이루어지는 바닥 돌출부(118)에 의해 FinFET 구조의 일부를 도입한 채널 구조 형태가 이루어지게 된다.By the selective epitaxial growth (SEG) method, the fin FET structure is formed by the bottom protrusion 118 having the recess channel structure in the active region of the semiconductor substrate 100 and the selective epitaxial growth layer SEG. The channel structure form which introduces part is made.

계속해서 반도체 기판(100) 상에 세정, 예컨대 습식세정을 실시하여 트렌치(114) 상부면 및 측벽에 잔류하는 성장방지막(116')을 제거한다.Subsequently, the semiconductor substrate 100 is cleaned, for example, wet-cleaned, to remove the growth preventing film 116 ′ remaining on the top and sidewalls of the trench 114.

도 7을 참조하면, 활성영역의 표면에, 비록 도면에 도시하지는 않았지만, 문턱 전압 조절을 이온 주입 과정에서 패드(pad)로 사용될 문턱 전압 스크린(Vt screen) 산화막을 산화 과정으로 형성하고, 웰(well) 및 채널(channel) 이온 주입을 수행한다. 이후에, 스크린 산화막 등을 제거하고, 노출된 활성 영역 표면에 게이트 산화막(120)을 대략 30-50Å 두께의 유전막으로 형성한다.Referring to FIG. 7, although not shown in the drawing, a threshold voltage screen (Vt screen) oxide film to be used as a pad in an ion implantation process is formed on the surface of the active region by an oxidation process, and the well ( Well and channel ion implantation is performed. Thereafter, the screen oxide film and the like are removed, and the gate oxide film 120 is formed on the exposed surface of the active region as a dielectric film having a thickness of approximately 30-50 kHz.

다음에 게이트 산화막(120) 상에 게이트 스택(128)을 형성한다. Next, a gate stack 128 is formed on the gate oxide film 120.

구체적으로, 게이트 산화막(120) 위에 다결정 실리콘막(122)을 400-700Å의 두께로 증착하고, 텅스텐 실리사이드막(WSix)(124)을 텅스텐층의 증착 및 열처리를 통해서 1000-1500Å의 두께로 형성한다. 계속해서 텅스텐 실리사이드막(124) 위에 실리콘 질화막을 포함하는 게이트 하드마스크막(126)을 2000-2500Å의 두께로 형성한다. 다음에 게이트 패터닝을 위한 선택적 식각 과정을 수행하여 게이트 스택(128)을 형성한다.Specifically, the polycrystalline silicon film 122 is deposited on the gate oxide film 120 to a thickness of 400-700 kPa, and the tungsten silicide film (WSix) 124 is formed to a thickness of 1000-1500 kPa through the deposition and heat treatment of the tungsten layer. do. Subsequently, a gate hard mask film 126 including a silicon nitride film is formed on the tungsten silicide film 124 to a thickness of 2000-2500 kPa. Next, a selective etching process for gate patterning is performed to form the gate stack 128.

다음에 게이트 스택(128)에 인근하는 활성영역 부분에 이온주입을 수행하여 소스/드레인 영역(미도시함)을 형성하여 트랜지스터 구조를 구현한다.Next, ion implantation is performed in the active region portion adjacent to the gate stack 128 to form a source / drain region (not shown) to implement the transistor structure.

본 발명에 따른 테이퍼 리세스 채널을 포함하는 트랜지스터는, 반도체 기판의 활성영역 내에 리세스 채널 구조를 기본적으로 가지면서 바닥 돌출부에 의해 FinFET 구조의 일부를 도입한 채널 구조 형태를 형성함으로써 유효 채널 길이가 증가하여 리프레시 특성을 향상시킬 수 있다. 또한, 바닥 돌출부의 단면을 삼각형 구조로 형성함으로써 워드라인의 캐패시턴스 증가를 감소시킬 수 있고, 이에 따라 신호 지연 현상을 최소화할 수 있다. 또한, 선택적 에피택셜 성장을 통해 바닥 돌출부를 성장시킴으로써 바닥 돌출부의 깊이를 균일하게 조절할 수 있다.The transistor including the tapered recess channel according to the present invention has an effective channel length by forming a channel structure shape having a recess channel structure in the active region of the semiconductor substrate and introducing a portion of the FinFET structure by the bottom protrusion. It is possible to increase the refresh characteristics. In addition, by forming a cross section of the bottom protrusion in a triangular structure, it is possible to reduce an increase in capacitance of a word line, thereby minimizing a signal delay phenomenon. In addition, it is possible to uniformly control the depth of the bottom protrusion by growing the bottom protrusion through selective epitaxial growth.

지금까지 설명한 바와 같이, 본 발명에 따른 테이퍼 리세스 채널을 포함하는 트랜지스터 및 그 형성방법에 의하면, 반도체 기판의 활성영역 내에 리세스 채널 구조를 기본적으로 가지면서 바닥 돌출부에 의해 FinFET 구조의 일부를 도입한 채널 구조 형태를 형성함으로써 유효 채널 길이가 증가하여 리프레시 특성을 향상시킬 수 있다. As described so far, according to the transistor including the tapered recess channel according to the present invention and a method of forming the same, a portion of the FinFET structure is introduced by the bottom protrusion while basically having the recess channel structure in the active region of the semiconductor substrate. By forming one channel structure shape, the effective channel length can be increased to improve the refresh characteristics.

또한, 워드라인 기생 캐패시턴스 증가에 기인되는 신호 지연 현상을 최소화할 수 있게 되며, 셀 전류 특성을 향상시킬 수 있다. In addition, the signal delay caused by the increase in the word line parasitic capacitance can be minimized, and the cell current characteristics can be improved.

Claims (16)

반도체 기판에 활성영역을 설정하는 소자분리막을 형성하는 단계;Forming an isolation layer for setting an active region in the semiconductor substrate; 상기 반도체 기판의 활성 영역 내에 트렌치를 형성하는 단계;Forming a trench in an active region of the semiconductor substrate; 상기 트렌치 측벽에 반도체층의 성장을 억제하는 성장방지막을 형성하는 단계;Forming a growth barrier on the trench sidewalls to inhibit growth of the semiconductor layer; 상기 트렌치 바닥면으로부터 반도체층을 성장시켜 트렌치 및 상기 트렌치의 바닥면으로부터 돌출되며, 경사진 측면을 가지는 바닥 돌출부를 형성하는 단계; Growing a semiconductor layer from the bottom of the trench to form a trench and a bottom protrusion protruding from the bottom of the trench and having an inclined side surface; 상기 트렌치 측벽에 잔류된 성장방지막을 제거하는 단계; 및Removing the growth preventing film remaining on the trench sidewalls; And 상기 트렌치 및 바닥 돌출부와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.Forming a gate stack overlapping the trench and the bottom protrusion. 제1항에 있어서,상기 트렌치를 형성하는 단계는,The method of claim 1, wherein the forming of the trench comprises: 상기 반도체 기판 전면에 하드마스크막을 형성하는 단계;Forming a hard mask film over the entire semiconductor substrate; 상기 하드마스크막을 패터닝하여 상기 반도체 기판을 선택적으로 노출시키는 하드마스크막 패턴을 형성하는 단계; 및Patterning the hard mask film to form a hard mask film pattern for selectively exposing the semiconductor substrate; And 상기 하드마스크막 패턴을 식각 마스크로 반도체 기판을 식각하여 상기 반도체 기판의 활성 영역 내에 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.And forming a trench in an active region of the semiconductor substrate by etching the semiconductor substrate using the hard mask pattern pattern as an etch mask. 제2항에 있어서,The method of claim 2, 상기 하드마스크막은 600-1200Å 두께의 다결정 실리콘막을 포함하여 형성하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.And said hard mask film comprises a polycrystalline silicon film having a thickness of 600-1200 Å. 제1항에 있어서, 상기 트렌치 측벽에 성장방지막을 형성하는 단계는,The method of claim 1, wherein the forming of the growth barrier on the trench sidewalls, 상기 트렌치 및 반도체 기판 상에 반도체 층의 성장을 억제하는 성장방지막을 증착하는 단계; 및Depositing a growth inhibitory film on the trench and the semiconductor substrate to inhibit growth of the semiconductor layer; And 상기 트렌치 상부, 측벽 일부 및 바닥면의 성장방지막을 선택적으로 식각하여 상기 트렌치 내부 바닥면을 노출시키는 단계를 포함하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.And selectively etching the growth prevention layer on the top, sidewalls and bottom of the trench to expose the inner bottom surface of the trench. 제1항에 있어서,The method of claim 1, 상기 반도체층 성장방지막은, 고온열산화막(HTO)을 포함하여 형성하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.The semiconductor layer growth preventing film includes a tapered recess channel, characterized in that it comprises a high temperature thermal oxide film (HTO). 제1항에 있어서,The method of claim 1, 상기 반도체층 성장방지막은 트렌치 내부보다 트렌치 상부면에 상대적으로 두껍게 형성하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트렌지스터 형성방법.The semiconductor layer growth prevention film is a transistor forming method comprising a tapered recess channel, characterized in that formed in the trench relatively thicker than the upper surface of the trench. 제4항에 있어서, The method of claim 4, wherein 상기 반도체층 성장방지막을 선택적으로 식각하는 단계는, 이방성 식각을 이용하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.Selectively etching the semiconductor layer growth prevention layer comprises a tapered recess channel characterized in that it uses anisotropic etching. 제1항에 있어서,The method of claim 1, 상기 바닥 돌출부는 선택적 에피택셜 성장(SEG) 방법을 이용하여 반도체층을 선택적으로 성장시키는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.And wherein the bottom protrusion includes a tapered recess channel to selectively grow a semiconductor layer using a selective epitaxial growth (SEG) method. 제8항에 있어서,The method of claim 8, 상기 바닥 돌출부는 반도체 기판의 (111)면 방향으로 우선적 성장시키는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.And the bottom protrusion includes a tapered recess channel to preferentially grow in the direction of the (111) plane of the semiconductor substrate. 제1항에 있어서,The method of claim 1, 상기 바닥 돌출부는 사다리꼴 단면의 바 형태 또는 삼각형 단면의 바 형태로 형성하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.The bottom protrusion includes a tapered recess channel, characterized in that formed in the shape of a bar of a trapezoidal cross section or a bar of a triangular cross section. 제1항에 있어서,The method of claim 1, 상기 바닥 돌출부는, 상기 트렌치의 깊이 수치보다 낮은 높이로 형성하는 것 을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터 형성방법.The bottom protrusion may include a tapered recess channel, wherein the bottom protrusion is formed at a height lower than a depth value of the trench. 반도체 기판 상에 활성영역을 설정하는 소자분리막;An isolation layer for setting an active region on the semiconductor substrate; 상기 활성영역 내에 형성되어 있는 트렌치;A trench formed in the active region; 상기 트렌치의 바닥면으로부터 성장된 선택적에피택셜성장층(SEG)으로 이루어지면서, 경사진 측면을 가지는 바닥 돌출부; A bottom protrusion formed of a selective epitaxial growth layer (SEG) grown from a bottom surface of the trench and having an inclined side surface; 상기 트렌치와 중첩하도록 배치된 게이트 스택; 및A gate stack disposed to overlap the trench; And 상기 게이트 스택에 인근하는 상기 활성영역 부분에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터.And a source / drain region formed in a portion of the active region adjacent to the gate stack. 삭제delete 제12항에 있어서,The method of claim 12, 상기 선택적 에피택셜 성장층은, 반도체 기판의 (111)면 방향으로 우선적 성장되어 이루어진 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터.And the selective epitaxial growth layer is preferentially grown in the (111) plane direction of the semiconductor substrate. 제12항에 있어서,The method of claim 12, 상기 바닥 돌출부는 사다리꼴 단면의 바 형태 또는 삼각형 단면의 바 형태로 경사진 측면을 갖도록 형성된 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터.And the bottom protrusion is formed to have a side inclined in the form of a bar having a trapezoidal cross section or a bar having a triangular cross section. 제12항에 있어서,The method of claim 12, 상기 바닥 돌출부는, 상기 트렌치의 깊이 수치보다 낮은 높이로 형성된 것을 특징으로 하는 테이퍼 리세스 채널을 포함하는 트랜지스터.The bottom protrusion includes a tapered recess channel, characterized in that formed in a height lower than the depth value of the trench.
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