KR100755636B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 사일렌 처리(Silane treatment)를 한 Ti(Si)Nx와 같은 확산 방지막을 CoSi2와 도프트-폴리실리콘층 계면에 삽입함으로써, CoSi2의 결정성장 및 Co 금속원자의 확산에 따른 게이트산화막의 열화를 방지하여 게이트전극에 낮은 저항의 CoSi2의 적용이 가능함에 따라 소자 속도 향상 및 열적으로 안정한 게이트전극을 형성할 수 있는 반도체 소자의 제조 방법을 제시한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a crystal growth of CoSi 2 is formed by inserting a diffusion preventing film such as Ti (Si) Nx treated with Silane at the interface between CoSi 2 and a dope-polysilicon layer. And a method of fabricating a semiconductor device capable of improving device speed and forming a thermally stable gate electrode by applying a low resistance CoSi 2 to the gate electrode by preventing deterioration of the gate oxide film due to diffusion of Co metal atoms. do.

CoSi2, 게이트전극, 확산 방지막CoSi2, gate electrode, diffusion barrier

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device} Method of manufacturing semiconductor device             

도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 단면도.1A to 1E are cross-sectional views of a semiconductor device according to a first embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 제 2 실시예에 따른 반도체 소자의 단면도.
2A to 2F are cross-sectional views of a semiconductor device according to a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for main parts of the drawings>

11, 31 : 반도체 기판 12, 32 : 게이트산화막11, 31: semiconductor substrate 12, 32: gate oxide film

13, 33, 35 : 도프트 폴리실리콘층 13, 33, 35: doped polysilicon layer

14 : TiN층 15, 34 : 확산 방지막 14 TiN layer 15, 34 diffusion barrier film

16, 30 : 실리사이드층 17, 37 : 하드 마스크층16, 30: silicide layer 17, 37: hard mask layer

20, 40 : 게이트전극
20, 40: gate electrode

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 열적으로 안정한 CoSi2를 적용한 게이트전극을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for forming a gate electrode to which thermally stable CoSi 2 is applied.

실리사이드는 일반적으로 잘 알려진 바와 같이 실리콘(silicon) 과 금속간의 화합물(compound)을 일컫는 말이며, 살리사이드(salicide)는 자기 정렬 실리사이드(self-aligned silicide)로서, 구체적으로 트랜지스터의 게이트와 소오스/드레인영역을 동시에 실리사이드화 한 구조를 말한다. 상기 실리사이드는 일반적으로 비저항이 매우 낮기 때문에 현재 메모리 소자 등에서 폴리실리콘(poly-Si)을 대신하여 사용되거나, 폴리실리콘과 적층된 구조의 게이트 전극으로 널리 사용되고 있으며, 이를 바탕으로 더욱 발전된 살리사이드 구조는 동작 속도가 메모리 보다 더욱 중요시되는 로직 또는 에이직 회로에서 그 사용 방안이 활발히 모색되고 있다. 상기 로직 회로 또는 에이직 회로들을 구성하는 모오스 트랜지스터는 그 동작 속도가 중요시 될 뿐아니라 살리사이드 구조에서 발생되기 쉬운 접합 누설 전류에 덜 민감하기 때문에 살리사이드 구조의 채택이 유력시되고 있다. 이는, 살리사이드 구조를 사용하는 경우 통상의 접촉 구조에 비해 금속과 소오스/드레인 간의 접촉 저항 및 소오스/드레인 벌크 영역의 면저항을 현저히 낮출 수 있기 때문에 기생 직렬 저항이 적게 발생되고, 따라서 RC 딜레이 시간(delaytime)이 단축되어 동작 속도 측면에서 절대적으로 유력하기 때문이다.Silicide generally refers to a compound between silicon and a metal, as is well known. Salicide is a self-aligned silicide, specifically, a gate and a source / drain of a transistor. It is the structure which silicided the area | region simultaneously. Since the silicide is generally very low in resistivity, it is currently used in place of polysilicon (poly-Si) in memory devices, or widely used as a gate electrode laminated with polysilicon. Applications are being actively explored in logic or AIC circuits, where speed of operation is more important than memory. The adoption of the salicide structure is promising because the MOS transistor constituting the logic circuit or the azimuth circuit is not only important for its operation speed but also less sensitive to the junction leakage current which is likely to occur in the salicide structure. This results in less parasitic series resistance since the salicide structure can significantly lower the contact resistance between the metal and the source / drain and the sheet resistance of the source / drain bulk region compared to the conventional contact structure, and therefore, the RC delay time ( This is because the delay time is shortened and is absolutely influential in terms of operation speed.

현재까지 알려진 바에 따르면 실리사이드 막으로는 TiSi2와 CoSi2가 가장 유 력한 것으로 주목받고 있다. 상기 두 가지 실리사이드는 다른 실리사이드에 비해 상대적으로 비저항이 낮고, 800℃ 이상의 고온 공정에도 견딜 수 있는 특성을 갖는다. 이러한 특성은 실리사이드 형성 후 후속 공정으로서 수행되는 PSG(PhosphoSilicate Glass) 등의 층간절연막 리플로우(reflow)를 가능하게 한다.It is known that TiSi 2 and CoSi 2 are the most influential silicide films. The two silicides have a relatively low resistivity compared to other silicides, and have the characteristics of withstanding a high temperature process of 800 ° C. or higher. This property enables an interlayer insulating film reflow such as PSG (PhosphoSilicate Glass), which is performed as a subsequent process after silicide formation.

상기 두 가지 실리사이드 외에 S. P. Murarka, et al., J. Electrochem Soc., 129, 1982, p.293에 따르면, Pd2Si, PtSi,NiSi2 등의 VII족 금속 실리사이드의 사용이 검토되고 있으나, Pd2Si 와 PtSi 의 경우 고온 공정시 실리콘과의 접촉 부위에 응집(agglomeration) 현상이 발생되는 등 열적 특성이 좋지 못하고, 또한 NiSi2의 경우 비저항이 높을 뿐만 아니라 열응력 또한 높아 막이 불안정한 특성을 나타낸다. 여기서, 상기 응집은 얇은 박막에 열에너지가 가해질 때 계면 에너지를최소화하기 위하여 실리사이드의 결정립계와 실리콘이 만나는 점, 이른바 삼중점에서 써멀 그루빙(thermal grooving)이 발생되는데, 이때 받는 열에너지 량이 크면 그루빙 정도가 커져서 박막이 섬(island)처럼 되고, 그 결과 결정립의 연속성이 단절되는 현상이 발생한다. According to SP Murarka, et al., J. Electrochem Soc., 129, 1982, p.293, in addition to the above two silicides, the use of group VII metal silicides such as Pd 2 Si, PtSi, NiSi 2, and the like, has been considered. In the case of 2 Si and PtSi, thermal properties are not good, such as agglomeration at the contact point with silicon during the high temperature process, and NiSi 2 is not only highly resistive but also has high thermal stress. Here, the aggregation is a point where the grain boundary of the silicide meets silicon and so-called thermal grooving at the triple point in order to minimize the interfacial energy when the thermal energy is applied to the thin film. The film becomes large and becomes like an island, and as a result, a phenomenon in which the continuity of grains is broken occurs.

특히, CoSi2는 TiSi2에 비해 비저항이 낮을 뿐아니라 우수한 고온 안전성을 갖고, 산화막과의 반응성이 매우낮으며, 또한 도펀트에 대한 의존성이 매우 작기 때문에 NMOS 또는 PMOS의 어떠한 소자에 적용해도 일정한 접촉 저항을 유지시키는 장점을 갖는다. In particular, CoSi 2 has a low specific resistance compared to TiSi 2 , has excellent high temperature stability, has a very low reactivity with an oxide film, and has a very low dependency on dopant. Has the advantage of maintaining.

이를 상세히 하면, CoSi2의 장점은 첫째, CoSi2는 비교적 낮은 비저항(16∼18μΩ-㎝)을 갖고, 고온에서 매우 안정하다. 즉, 실리콘과 접촉하고 있는 CoSi2는 850℃ 내외까지 안정하기 때문에 900℃ 정도의 온도에서 리플로우 공정을 수행해도 무방하다. 둘째, TiSi2의 경우 Si이 주확산자인 반면, CoSi2는 Co가 주확산자이므로 실리사이드가 수평 방향으로 형성되어 게이트와 소오스/드레인 간에 단락이 발생되는 브리징 문제 및 실리사이드가 산화막 아래쪽으로 파고드는 침해(encroachment) 문제가 발생되지 않기 때문에 단 한 차례의 어닐링(annealing) 만으로도 Co와 Si간의 반응에 의하여 안정된 CoSi2를 형성할수 있다. 셋째, CoSi2와 실리콘의 접촉 부위는 상기 TiSi2에 비해 상대적으로 매끈하고 접촉 저항이 매우 낮다. 넷째, n 형 및 p 형의 얕은 접합에 대해 모두 성공적으로 접촉부를 형성할 수 있으며, 일단 실리사이드가 형성된 후에는 접합 내에서의 도핑 프로파일(doping profile)이 변하지 않는다. B 및 As에 대한 Ti-Si와 Co-Si의 3원 등온 상태도(isothermal phase diagram)가 참조 문헌 K. Maex et al., J. Appl. Phys., 66, 5327, 1989에 게시되어 있다. 상기 참조 문헌에 따르면, CoSi2와 Si(B) 사이에 안정한 타이 라인(tie line)이 존재하여 그 계면에서 CoSi2와 p+ 영역이 서로 안정하게 공존할 수 있음을 알 수 있다. 그리고, Co와 Si(As)간에는 안정한 타이 라인이 존재하지 않으나, Co와 As의 화합물 형성 에너지가 매우 작기 때문에 도펀트 재분포는 그 다지 문제되지 않는다. In detail, the advantages of CoSi 2 are firstly that CoSi 2 has a relatively low resistivity (16-18 mu OMEGA -cm) and is very stable at high temperatures. That is, CoSi 2 in contact with silicon is stable up to about 850 ° C, so the reflow process may be performed at a temperature of about 900 ° C. Second, in the case of TiSi 2 , Si is the main diffuser, whereas CoSi 2 is the main diffuser, so the silicide is formed in the horizontal direction and a bridging problem occurs in which a short circuit occurs between the gate and the source / drain and the silicide penetrates below the oxide layer. Since no encroachment problem occurs, only one annealing can form stable CoSi 2 by the reaction between Co and Si. Third, the contact portion of CoSi 2 and silicon is relatively smooth and the contact resistance is very low compared to the TiSi 2 . Fourth, the contact can be successfully formed for both n-type and p-type shallow junctions, and once the silicide is formed, the doping profile in the junction does not change. The ternary isothermal phase diagrams of Ti-Si and Co-Si for B and As are described in K. Maex et al., J. Appl. Phys., 66, 5327, 1989. According to the above reference, it can be seen that a stable tie line exists between CoSi 2 and Si (B) so that CoSi 2 and p + regions can coexist stably with each other at the interface. In addition, although there is no stable tie line between Co and Si (As), the dopant redistribution is not so problematic because the compound formation energy of Co and As is very small.

그리고, 참조 문헌 S. P. Muraka et al., J. Vac. Sci. Technol., B5 1674, 1987에 게시된 바와 같이, TiSi2의 경우 도펀트들이 하부 기판으로부터 실리사이드를 통과하여 외부로 확산되어 손실된다. 그러나, CoSi2의 경우 실리사이드화 반응시 다른 금속들의 경우와는 달리 Co가 주확산 인자이며, 도펀트들이 반응 중에 이러한 주확산 인자들을 따라 확산하는 경향을 나타내므로 오히려 실리사이드-실리콘 계면에서 도펀트의 농도가 증가하는 경향을 보인다. 이러한 현상을 스노우 플로잉효과(snow plowing effect)라 한다. 그러므로, CoSi2는 이러한 도펀트의 거동 면에서 더 유리함을 알 수 있다. 다섯째, CoSi2는 TiSi2에 비해 플라즈마 식각(plasma etching)에 덜 민감하다. 그러므로, 상부 층간절연막인 도핑된 글래스(doped glass)를 식각 하여 콘택홀(contact hole)을 형성할 때 과식각(overetching)을 수행해도 실리사이드의 손실이 거의 발생하지 않으며, 따라서 플라즈마 손상(plasma damage)에 의한 누설 전류도 더 적게 된다. 여섯째, 질소 분위기(N2 ambient)에서 TiSi2를 형성할 때에는 부수적으로 TiN도 형성되나, CoSi2형성시에는 실리사이드막형성 외에 다른 경쟁 반응이 발생되지 않는다. 마지막으로, CoSi2에서는 동일한 두께의 TiSi2에 비해 막의 스트레스(stress)가 더 적게 나타난다.And SP Muraka et al., J. Vac. Sci. As published in Technol., B5 1674, 1987, in the case of TiSi 2 dopants are diffused through the silicide from the lower substrate to the outside and lost. However, in the case of CoSi 2 , Co is the main diffusion factor in the silicided reaction, unlike the other metals, and dopants tend to diffuse along these main diffusion factors during the reaction. It tends to increase. This phenomenon is called snow plowing effect. Therefore, it can be seen that CoSi 2 is more advantageous in terms of the behavior of this dopant. Fifth, CoSi 2 is less sensitive to plasma etching than TiSi 2 . Therefore, even when overetching is performed when etching the doped glass, which is the upper interlayer insulating film, to form a contact hole, loss of silicide rarely occurs, and thus plasma damage is caused. There is also less leakage current. Sixth, when forming TiSi 2 in a nitrogen atmosphere (N2 ambient), additionally TiN is formed, but when forming CoSi 2 , no competition reaction other than silicide film formation occurs. Finally, CoSi 2 exhibits less stress on the film than TiSi 2 of the same thickness.

그러나, 이러한 CoSi2 구조가 양산에 적용되기 위해서는 반응 계면의 관리, 게이트와 소오스/드레인에서의 실리사이드화 반응의 적절한 제어 및 금속과 실리사 이드간의 접촉이 이루어지는경우 그 계면에서의 반응 방지 등 우선적으로 해결해야 할 중요한 사항들이 있게 된다.However, in order to apply the CoSi 2 structure to mass production, the control of the reaction interface, the proper control of the silicide reaction at the gate and the source / drain, and the prevention of the reaction at the interface when the metal and the silicide are made are preferred. There are important things to solve.

특히, 폴리실리콘과 CoSi2의 적층구조의 게이트전극에 있어서, 반응 계면문제는 가장 큰 문제로 대두되고 있다. 이는 게이트전극을 형성하기 위해서는 폴리실리콘 상부에 Co를 증착한 후 급속열처리(RTP)를 이용하여 CoSi2를 형성하는 공정으로 이루어지는데, 이때, CoSi2의 불규칙한 성장으로 인해 도프트 폴리실리콘(doped-poly)과 CoSi2와의 계면이 불규칙하게 형성되어 게이트전극을 열화시키는 원인이 된다. 또한, Co를 폴리실리콘과 반응시키지 않고 CoSix 타겟을 이용하여 CoSi2를 성장시키는 경우에도 후속 열처리공정에서 발생하는 써멀 버짓(thermal budget)으로 인해, CoSi2의 결정성장 및 Co 입자의 게이트산화막으로의 확산은 GOI의 특성에 문제가 된다. In particular, in the gate electrode of the polysilicon and CoSi 2 stacked structure, the reaction interface problem is the biggest problem. This is in order to form the gate electrode after the deposition of cobalt (Co) in the polysilicon upper rapidly by using a thermal processing (RTP) makin made by the process of forming the CoSi 2, wherein, due to the irregular growth of the CoSi 2 doped polysilicon bit (doped- The interface between poly) and CoSi 2 is irregularly formed to cause deterioration of the gate electrode. In addition, even when CoSi 2 is grown using a CoSix target without reacting Co with polysilicon, due to the thermal budget generated in a subsequent heat treatment process, crystal growth of CoSi 2 and Co particles into the gate oxide film Diffusion is a problem for GOI properties.

따라서, 후속 열처리에 의한 CoSi2의 안정성을 유지하기 위한 방법이 필요한 실정이다.
Therefore, there is a need for a method for maintaining the stability of CoSi 2 by subsequent heat treatment.

따라서, 본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로, 사일렌 처리(Silane treatment)를 한 Ti(Si)Nx와 같은 확산 방지막을 CoSi2와 도프트-폴리 계면에 삽입하여 CoSi2의 결정성장 및 Co 금속원자의 확산에 따른 게이트산화막의 열화를 방지하는데 그 목적이 있다.
Accordingly, the present invention has been made to solve the above problems, by inserting a diffusion barrier such as Ti (Si) Nx treated with Silane treatment at the CoSi 2 and the dopant-poly interface to determine the CoSi 2 crystal The purpose is to prevent deterioration of the gate oxide film due to growth and diffusion of Co metal atoms.

상술한 목적을 달성하기 위해 본 발명은 반도체 기판 상부에 게이트산화막 및 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층의 상부에 Ti(Si)Nx층(0.05<x<50)을 형성하는 단계; 상기 Ti(Si)Nx층 상부에 CoSi2층을 형성하는 단계; 및 상기 CoSi2층 상부에 하드 마스크층을 형성한 후, 식각하여 게이트전극을 형성하는 단계를 포함하여 이루어진다. In order to achieve the above object, the present invention comprises the steps of forming a gate oxide film and a polysilicon layer on the semiconductor substrate; Forming a Ti (Si) Nx layer (0.05 <x <50) on top of the polysilicon layer; Forming a CoSi 2 layer on the Ti (Si) Nx layer; And forming a hard mask layer on the CoSi 2 layer, followed by etching to form a gate electrode.

또한, 본 발명은 반도체 기판 상부에 게이트산화막 및 제 1 폴리실리콘층을 형성하는 단계; 상기 제 1 폴리실리콘층 상부에 TiN층을 형성하는 단계; 상기 TiN층 상부에 제 2 폴리실리콘층 및 Co층을 순차적으로 형성한 후, 급속열처리하여 CoSi2층을 형성하는 단계; 및 상기 CoSi2층 상부에 하드 마스크층을 형성한 후, 식각하여 게이트전극을 형성하는 단계를 포함하여 이루어진다. In addition, the present invention comprises the steps of forming a gate oxide film and the first polysilicon layer on the semiconductor substrate; Forming a TiN layer on the first polysilicon layer; Sequentially forming a second polysilicon layer and a Co layer on the TiN layer, followed by rapid heat treatment to form a CoSi 2 layer; And forming a hard mask layer on the CoSi 2 layer, followed by etching to form a gate electrode.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 단면도이 다. 1A to 1E are cross-sectional views of a semiconductor device according to a first embodiment of the present invention.

도 1a를 참조하면, 소정의 공정에 의해 하부구조가 형성된 반도체 기판(11) 상부에 게이트산화막(12), 도프트 폴리실리콘층(13) 및 TiN층(14)이 순차적으로 형성된다. 상기 도프트 폴리실리콘층(13)은 소스 가스로 PH3와 SiH4가스를 이용하고, 500 내지 650℃의 온도에서 50 내지 80Torr의 증착압력 조건으로 진행된 증착공정에 의해 400 내지 1500Å의 두께로 형성된다. 상기 TiN층(14)은 Ti에 대한 N의 조성비가 0.05 내지 50으로서, 180 내지 550℃의 온도에서 10 내지 20Torr의 증착압력 조건으로 진행되는 PVD 방법에 의해 형성되거나, 소스 가스로 TiCl4 전구체를 이용하고, 반응 가스로 H2, N2, NH3를 이용하며, 300 내지 700℃의 온도 조건에서 진행되는 CVD 방법에 의해 10 내지 600Å의 두께로 형성된다. 여기서, CVD 방법을 이용한 증착공정시 반도체 기판(11)의 온도는 200 내지 700℃로 유지되고, 반응챔버내의 압력은 0.5 내지 2Torr로 유지되며, 상기 TiCl4 전구체는 0.1초 내지 1분 동안 10 내지 1000sccm의 유량으로 반응챔버로 유입되도록 증착조건을 조절한다. 또한, 상기 전구체로는 TiCl4외에 TDMAT, TDEAT, TEMAT가 이용될 수 있다.Referring to FIG. 1A, a gate oxide film 12, a doped polysilicon layer 13, and a TiN layer 14 are sequentially formed on a semiconductor substrate 11 on which a lower structure is formed by a predetermined process. The doped polysilicon layer 13 is formed to a thickness of 400 to 1500 kPa by a deposition process performed using a PH 3 and SiH 4 gas as a source gas and a deposition pressure of 50 to 80 Torr at a temperature of 500 to 650 ℃ do. The TiN layer 14 has a composition ratio of N to Ti of 0.05 to 50, which is formed by a PVD method which proceeds at a deposition pressure of 10 to 20 Torr at a temperature of 180 to 550 ° C., or a TiCl 4 precursor as a source gas. H 2 , N 2 , and NH 3 are used as the reaction gas, and a thickness of 10 to 600 kPa is formed by a CVD method performed at a temperature condition of 300 to 700 ° C. Here, the temperature of the semiconductor substrate 11 during the deposition process using the CVD method is maintained at 200 to 700 ℃, the pressure in the reaction chamber is maintained at 0.5 to 2 Torr, the TiCl 4 precursor is 10 to 10 seconds for 0.1 seconds to 1 minute The deposition conditions are adjusted to flow into the reaction chamber at a flow rate of 1000 sccm. In addition, TDMAT, TDEAT, and TEMAT may be used as the precursor in addition to TiCl 4 .

도 1b를 참조하면, 전체 구조 상부에 사일렌 처리를 진행하여 확산 방지막(15)이 형성된다. 상기 확산 방지막(15)은 상기 TiN층(14)이 형성된 후, 인-시투(in-situ)로 SiH4를 이용한 사일렌 처리를 진행하여 Ti(Si)Nx(0.05<x<50)으로 형성된다. Referring to FIG. 1B, a diffusion barrier 15 is formed on the entire structure by performing a silylene treatment. After the TiN layer 14 is formed, the diffusion barrier 15 is formed of Ti (Si) Nx (0.05 <x <50) by undergoing a xylene treatment using SiH 4 in-situ. do.

도 1c를 참조하면, 전체 구조 상부에 실리사이드층(16)이 형성된다. 상기 실리사이드층(16)은 CoSix의 혼합물 타겟을 이용하여 100 내지 120Å의 두께로 증착된 후, 급속열처리(RTP)하여 CoSi2로 형성된다. 여기서, x의 범위는 1.8 내지 2.8이 된다. Referring to FIG. 1C, a silicide layer 16 is formed on the entire structure. The silicide layer 16 is deposited to a thickness of 100 to 120 kPa using a mixture target of CoSix, and then formed into CoSi 2 by rapid thermal treatment (RTP). Here, the range of x is 1.8 to 2.8.

도 1d를 참조하면, 전체 구조 상부에는 하드 마스크층(17)이 형성된다. 상기 하드 마스크층(17)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 및 실리콘 질화산화막(SiONx) 중 어느 하나를 이용한 증착공정을 진행하여 형성된다. Referring to FIG. 1D, the hard mask layer 17 is formed on the entire structure. The hard mask layer 17 is formed by performing a deposition process using any one of a silicon oxide film (SiO 2 ), a silicon nitride film (SiNx), and a silicon nitride oxide film (SiONx).

도 1e를 참조하면, 포토마스크 패턴을 이용한 사진 식각공정을 행하여 하드 마스크층(17), 실리사이드층(16), 확산 방지막(15), 도프트 폴리실리콘층(13) 및 게이트산화막(12)이 순차적으로 식각되어 게이트전극(20)이 형성된다.
Referring to FIG. 1E, the hard mask layer 17, the silicide layer 16, the diffusion barrier 15, the doped polysilicon layer 13, and the gate oxide layer 12 may be formed by performing a photolithography process using a photomask pattern. Etched sequentially, the gate electrode 20 is formed.

도 2a 내지 도 2f는 본 발명의 제 2 실시예에 따른 반도체 소자의 단면도이다. 2A to 2F are cross-sectional views of a semiconductor device according to a second exemplary embodiment of the present invention.

도 2a를 참조하면, 소정의 공정에 의해 하부구조가 형성된 반도체 기판(31) 상부에 게이트산화막(32) 및 제 1 도프트 폴리실리콘층(33)이 형성된다. 상기 제 1 도프트 폴리실리콘층(33)은 소스 가스로 PH3와 SiH4가스를 이용하고, 500 내지 650℃의 온도에서 52 내지 80Torr 이하의 증착압력 조건으로 진행된 증착공정에 의해 400 내지 1500Å의 두께로 형성된다. Referring to FIG. 2A, a gate oxide layer 32 and a first doped polysilicon layer 33 are formed on the semiconductor substrate 31 on which the lower structure is formed by a predetermined process. The first doped polysilicon layer 33 uses PH 3 and SiH 4 gas as a source gas, and is 400 to 1500 kPa by a deposition process performed at a deposition pressure of 52 to 80 Torr or less at a temperature of 500 to 650 ° C. It is formed in thickness.

도 2b를 참조하면, 전체 구조 상부에는 확산 방지막(34)이 형성된다. 상기 확산 방지막(34)은 Ti에 대한 N의 조성비가 0.05 내지 50으로 구성된 TiN층으로서, 180 내지 550℃의 온도에서 10 내지 20Torr 이하의 증착압력 조건으로 진행되는 PVD 방법에 의해 형성되거나, 소스 가스로 TiCl4 전구체를 이용하고, 반응 가스로 H2, N2, NH3를 이용하며, 300 내지 700℃의 온도 조건에서 진행되는 CVD 방법에 의해 10 내지 600Å의 두께로 형성된다. 여기서, CVD 방법을 이용한 증착공정시 반도체 기판(31)의 온도는 200 내지 700℃로 유지되고, 반응챔버내의 압력은 0.5 내지 2Torr로 유지되며, 상기 TiCl4 전구체는 0.1초 내지 1분 동안 10 내지 1000sccm의 유량으로 반응챔버로 유입되도록 증착조건을 조절한다. 또한, 상기 전구체로는 TiCl4외에 TDMAT, TDEAT, TEMAT가 이용될 수 있다. Referring to FIG. 2B, a diffusion barrier 34 is formed on the entire structure. The diffusion barrier 34 is a TiN layer having a composition ratio of N to Ti of 0.05 to 50, and is formed by a PVD method at a deposition pressure of 10 to 20 Torr or less at a temperature of 180 to 550 ° C., or a source gas. TiCl 4 precursor is used, and H 2 , N 2 , NH 3 is used as the reaction gas, and is formed to a thickness of 10 to 600 kPa by the CVD method which proceeds at a temperature condition of 300 to 700 ° C. Here, the temperature of the semiconductor substrate 31 during the deposition process using the CVD method is maintained at 200 to 700 ℃, the pressure in the reaction chamber is maintained at 0.5 to 2 Torr, the TiCl 4 precursor is 10 to 10 seconds for 0.1 seconds to 1 minute The deposition conditions are adjusted to flow into the reaction chamber at a flow rate of 1000 sccm. In addition, TDMAT, TDEAT, and TEMAT may be used as the precursor in addition to TiCl 4 .

도 2c를 참조하면, 전체 구조 상부에 제 2 도프트 폴리실리콘층(35) 및 Co층(36)이 순차적으로 형성된다. 상기 제 2 도프트 폴리실리콘층(35)은 소스 가스로 PH3와 SiH4가스를 이용하고, 500 내지 650℃의 온도에서 80Torr의 증착압력 조건으로 진행된 증착공정에 의해 형성된다. Referring to FIG. 2C, a second doped polysilicon layer 35 and a Co layer 36 are sequentially formed on the entire structure. The second doped polysilicon layer 35 is formed by a deposition process using PH 3 and SiH 4 gas as a source gas, and a deposition pressure of 80 Torr at a temperature of 500 to 650 ° C.

도 2d를 참조하면, 전체 구조 상부에 급속 열처리공정(RTP)을 진행하여 실리사이드층(30)이 형성된다. 상기 실리사이드층(30)은 상기 급속열처리공정(RTP)에 의해 제 2 도프트 폴리실리콘층(35)과 Co층(36)이 상호 반응하여 생성된 CoSi2물질로 형성된다. 상기 급속열처리공정(RTP)의 램프 비율(ramp rate)은 30 내지 120℃/sec로 유지된다. Referring to FIG. 2D, a silicide layer 30 is formed by performing a rapid heat treatment (RTP) on the entire structure. The silicide layer 30 is formed of a CoSi 2 material formed by the second doped polysilicon layer 35 and the Co layer 36 reacting with each other by the rapid heat treatment process (RTP). The ramp rate of the rapid heat treatment process (RTP) is maintained at 30 to 120 ° C / sec.

도 2e를 참조하면, 전체 구조 상부에는 하드 마스크층(37)이 형성된다. 상기 하드 마스크층(37)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 및 실리콘 질화산화막(SiONx) 중 어느 하나를 이용한 증착공정을 진행하여 형성된다. Referring to FIG. 2E, a hard mask layer 37 is formed on the entire structure. The hard mask layer 37 is formed by performing a deposition process using any one of a silicon oxide film (SiO 2 ), a silicon nitride film (SiNx), and a silicon nitride oxide film (SiONx).

도 2f를 참조하면, 포토마스크 패턴을 이용한 사진 식각공정을 행하여 하드 마스크층(37), 실리사이드층(30), 확산 방지막(34), 제 1 도프트 폴리실리콘층(33) 및 게이트산화막(32)이 순차적으로 식각되어 게이트전극(40)이 형성된다.
Referring to FIG. 2F, a photolithography process using a photomask pattern is performed to form a hard mask layer 37, a silicide layer 30, a diffusion barrier 34, a first doped polysilicon layer 33, and a gate oxide layer 32. ) Is sequentially etched to form the gate electrode 40.

본 발명은 사일렌 처리(Silane treatment)를 한 Ti(Si)Nx(0.05<x<50)와 같은 확산 방지막을 CoSi2와 도프트-폴리실리콘층 계면에 삽입함으로써, CoSi2의 결정성장 및 Co 금속원자의 확산에 따른 게이트산화막의 열화를 방지하여 게이트전극에 낮은 저항의 CoSi2의 적용이 가능함에 따라 소자 속도 향상 및 열적으로 안정한 게이트전극을 형성할 수 있다.The invention four days alkylene treatment (Silane treatment) a Ti (Si) Nx (0.05 < x <50) a diffusion barrier, such as CoSi 2 and doping agent - by inserting in the polysilicon layer interface, and the determination of the CoSi 2 Growth Co By preventing the deterioration of the gate oxide film due to the diffusion of metal atoms, it is possible to apply low resistance CoSi 2 to the gate electrode, thereby improving device speed and forming a thermally stable gate electrode.

Claims (16)

반도체 기판 상부에 게이트산화막 및 폴리실리콘층을 형성하는 단계;Forming a gate oxide film and a polysilicon layer on the semiconductor substrate; 상기 폴리실리콘층의 상부에 Ti(Si)Nx층(0.05<x<50)을 형성하는 단계;Forming a Ti (Si) Nx layer (0.05 <x <50) on top of the polysilicon layer; 상기 Ti(Si)Nx층 상부에 CoSi2층을 형성하는 단계; 및 Forming a CoSi 2 layer on the Ti (Si) Nx layer; And 상기 CoSi2층 상부에 하드 마스크층을 형성한 후, 식각하여 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a gate electrode by etching after forming a hard mask layer over the CoSi 2 layer. 제 1 항에 있어서, The method of claim 1, 상기 폴리실리콘층은 소스 가스로 PH3와 SiH4가스를 이용하고, 500 내지 650℃의 온도에서 50 내지 80Torr의 증착압력 조건으로 400 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The polysilicon layer uses PH 3 and SiH 4 gas as a source gas, and has a thickness of 400 to 1500 Pa at a deposition pressure of 50 to 80 Torr at a temperature of 500 to 650 ° C. . 제 1 항에 있어서, The method of claim 1, 상기 Ti(Si)Nx층(0.05<x<50)은 TiN층을 형성한 후, 인-시투(in-situ)로 SiH4를 이용한 사일렌 처리를 진행하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The Ti (Si) Nx layer (0.05 <x <50) may be formed by forming a TiN layer and then performing a silene treatment using SiH 4 in-situ. Manufacturing method. 제 3 항에 있어서, The method of claim 3, wherein 상기 TiN층은 Ti에 대한 N의 조성비가 0.05 내지 50으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The TiN layer is a method of manufacturing a semiconductor device, characterized in that the composition ratio of N to Ti is 0.05 to 50. 제 3 항에 있어서, The method of claim 3, wherein 상기 TiN층은 180 내지 550℃의 온도에서 10 내지 20Torr의 증착압력 조건으로 PVD 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The TiN layer is a semiconductor device manufacturing method, characterized in that formed by the PVD method at a deposition pressure of 10 to 20 Torr at a temperature of 180 to 550 ℃. 제 3 항에 있어서, The method of claim 3, wherein 상기 TiN층은 소스 가스로 TiCl4 전구체를 이용하고, 반응 가스로 H2, N2, NH3를 이용하며, 300 내지 700℃의 온도 조건에서 CVD 방법에 의해 10 내지 600Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The TiN layer uses a TiCl 4 precursor as a source gas, using H 2 , N 2 , NH 3 as a reaction gas, and is formed to a thickness of 10 to 600 kPa by a CVD method at a temperature of 300 to 700 ° C. The manufacturing method of the semiconductor element characterized by the above-mentioned. 제 6 항에 있어서, The method of claim 6, 상기 TiCl4 전구체는 0.1초 내지 1분 동안 10 내지 1000sccm의 유량으로 반응챔버로 유입되는 것을 특징으로 하는 반도체 소자의 제조 방법.The TiCl 4 precursor is introduced into the reaction chamber at a flow rate of 10 to 1000sccm for 0.1 seconds to 1 minute. 제 6 항에 있어서, The method of claim 6, 상기 CVD 방법은 반도체 기판의 온도를 200 내지 700℃로 유지하고, 반응챔버내의 압력을 0.5 내지 2Torr로 유지하여 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The CVD method is a semiconductor device manufacturing method characterized in that the progress of maintaining the temperature of the semiconductor substrate at 200 to 700 ℃, the pressure in the reaction chamber to 0.5 to 2 Torr. 제 3 항에 있어서, The method of claim 3, wherein 상기 TiN층의 전구체는 TDMAT, TDEAT, TEMAT중 어느 하나가 이용되는 것을 특징으로 하는 반도체 소자의 제조 방법.The precursor of the TiN layer is a semiconductor device manufacturing method, characterized in that any one of TDMAT, TDEAT, TEMAT is used. 제 1 항에 있어서, The method of claim 1, 상기 CoSi2층은 CoSix(1.8<x<2.8)의 혼합물 타겟을 이용하여 100 내지 120Å의 두께로 증착된 후, 급속열처리(RTP)하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The CoSi 2 layer is deposited using a mixture target of CoSix (1.8 <x <2.8) to a thickness of 100 to 120 kPa, and then formed by rapid thermal treatment (RTP). 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 하드 마스크층은 실리콘 산화막, 실리콘 질화막 및 실리콘 질화산화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The hard mask layer is a semiconductor device manufacturing method, characterized in that formed of any one of silicon oxide film, silicon nitride film and silicon nitride oxide film. 삭제delete 삭제delete 삭제delete 삭제delete
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