KR100755068B1 - Method for manufacturing semiconductor device having bulb-type recessed channel - Google Patents

Method for manufacturing semiconductor device having bulb-type recessed channel Download PDF

Info

Publication number
KR100755068B1
KR100755068B1 KR1020050135387A KR20050135387A KR100755068B1 KR 100755068 B1 KR100755068 B1 KR 100755068B1 KR 1020050135387 A KR1020050135387 A KR 1020050135387A KR 20050135387 A KR20050135387 A KR 20050135387A KR 100755068 B1 KR100755068 B1 KR 100755068B1
Authority
KR
South Korea
Prior art keywords
trench
ion implantation
channel
bulb type
semiconductor device
Prior art date
Application number
KR1020050135387A
Other languages
Korean (ko)
Other versions
KR20070071697A (en
Inventor
주영환
김동석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050135387A priority Critical patent/KR100755068B1/en
Publication of KR20070071697A publication Critical patent/KR20070071697A/en
Application granted granted Critical
Publication of KR100755068B1 publication Critical patent/KR100755068B1/en

Links

Images

Classifications

    • H01L29/1037—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H01L29/4236—
    • H01L29/66621—

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 벌브 타입의 리세스 채널용 트렌치 상에 이온주입버퍼막을 형성하는 단계; 이온주입버퍼막 상에 벌브 타입의 리세스 채널용 트렌치를 노출하는 마스크막 패턴을 형성하는 단계; 마스크막 패턴 및 이온주입버퍼막을 이용하여 벌브 타입의 리세스 채널용 트렌치 하부의 반도체 기판 내에 수직방향으로 불순물을 주입하는 제1 이온주입공정을 실시하는 단계; 벌브 타입의 리세스 채널용 트렌치의 양 측면에 틸트 각을 주어 불순물을 주입하는 제2 이온주입공정을 실시하는 단계; 및 마스크막 패턴 및 이온주입버퍼막을 제거하는 단계를 포함한다.A method of manufacturing a semiconductor device having a bulb channel recess channel according to the present invention includes forming a trench for trench channel recess channels on a semiconductor substrate; Forming an ion implantation buffer layer on the trench channel trench; Forming a mask film pattern exposing a bulb type trench channel trench on the ion implantation buffer film; Performing a first ion implantation process using a mask layer pattern and an ion implantation buffer layer to implant impurities in a vertical direction under the bulb type recess channel trench; Performing a second ion implantation process in which impurities are implanted by giving a tilt angle to both sides of the bulb type trench channel trench; And removing the mask film pattern and the ion implantation buffer film.

틸트 각도, 이온주입, 벌브 Tilt angle, ion implantation, bulb

Description

벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법{Method for manufacturing semiconductor device having bulb-type recessed channel}Method for manufacturing semiconductor device having bulb type recess channel {Method for manufacturing semiconductor device having bulb-type recessed channel}

도 1은 종래 기술에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자를 나타내보인 도면이다.1 is a diagram illustrating a semiconductor device having a bulb type recess channel according to the related art.

도 2 내지 도 8은 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.2 to 8 are views illustrating a method of manufacturing a semiconductor device having a bulb type recess channel according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

200 : 반도체 기판 214 : 벌브 타입의 리세스 채널용 트렌치200: semiconductor substrate 214: bulb type trench channel trench

218 : 제1 이온주입층 220 : 제2 이온주입층218: first ion implantation layer 220: second ion implantation layer

222 : 제3 이온주입층222: third ion implantation layer

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a bulb type recess channel.

최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대 되고 있다. 예컨대 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 상기 단채널효과로 인하여, 트랜지스터의 소스와 드레인 사이의 펀치스루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치스루는 소자의 오동작의 주요원인으로 인식되고 있다. 따라서 최근 단채널효과의 극복을 위해서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 2단계의 식각공정을 이용하여 벌브 타입(bulb-type)의 리세스채널을 갖는 반도체소자를 형성하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다.Recently, as the degree of integration of integrated circuit semiconductor devices has increased and design rules have sharply decreased, it is increasingly difficult to secure stable operation of transistors. For example, the shortening of transistors is rapidly progressing due to the decrease in the width of the gate, and thus short channel effects are frequently generated. Due to the short channel effect, punch-through between the source and the drain of the transistor is seriously generated, which is recognized as a major cause of malfunction of the device. Therefore, in order to overcome the short channel effect, various methods for securing channel lengths without increasing design rules have been studied in various ways. In particular, the structure extends the channel length for a limited gate line width. By using a two-step etching process, a semiconductor device having a bulb-type recess channel is formed to extend the channel length. Attempts are being made.

도 1은 종래 기술에 따른 벌브 타입의 리세스채널을 갖는 반도체 소자를 나타내보인 도면이다.1 illustrates a semiconductor device having a bulb channel recess channel according to the related art.

도 1을 참조하면, 종래의 벌브 타입의 리세스 채널을 갖는 반도체 소자는 반도체 기판(100) 상에 형성되어 있는 소자분리막(102)에 의해 활성영역 및 소자분리영역이 구분된다. 다음에 반도체 기판(100)의 활성영역 상에 바닥면이 구(bulb) 형태로 이루어진 벌브 타입의 리세스 채널용 트렌치(103)가 형성되어 있다. 다음에 벌브 타입의 리세스 채널용 트렌치(103)와 중첩하여 게이트 절연막(104)을 포함하는 게이트 스택(112)이 형성되어 있다. 여기서 게이트 스택(112)은 게이트도전막(106), 금속막(108) 및 하드마스크막(110)을 포함한다. 그리고 게이트 스택(112) 양측면의 반도체 기판(100) 상에는 불순물이 주입된 정션영역(junction)(116)이 형성되어 있고, 게이트 스택(112)의 측면에는 스페이서막(도시하지 않음)이 배치된 다. Referring to FIG. 1, in a semiconductor device having a conventional bulb type recess channel, an active region and an isolation region are divided by an isolation layer 102 formed on the semiconductor substrate 100. Next, a bulb type trench channel trench 103 having a bottom surface having a bulb shape is formed on the active region of the semiconductor substrate 100. Next, a gate stack 112 including a gate insulating film 104 is formed to overlap the trench type trench channel 103. The gate stack 112 may include a gate conductive layer 106, a metal layer 108, and a hard mask layer 110. Junction regions 116 into which impurities are injected are formed on the semiconductor substrate 100 on both sides of the gate stack 112, and spacer layers (not shown) are disposed on the side surfaces of the gate stack 112. .

이처럼 벌브 타입의 리세스 채널용 트렌치(103)가 형성되어 있는 반도체 소자는 상기 트렌치(103)를 따라 채널(114)이 형성되어 종래의 평면 채널을 가지는 반도체 소자에 비하여 유효 채널의 길이가 길어지게 된다. 유효 채널의 길이가 길어지면 그에 따라 셀 문턱전압이 상승하게 되는데, 셀 문턱전압이 상승하게 되면, 전계의 양을 감소시켜 정션 누설전류와 GIDL(Gate Induced Drain Leakage)를 감소시켜 리프레시 특성을 평면 채널을 가지는 반도체 소자에 비하여 2배 정도 증가시킬 수 있다. As described above, in the semiconductor device in which the bulb type trench channel trench 103 is formed, the channel 114 is formed along the trench 103 so that the effective channel length is longer than that of the semiconductor device having a conventional planar channel. do. As the effective channel length becomes longer, the cell threshold voltage increases accordingly. When the cell threshold voltage increases, the planar channel improves the refresh characteristics by reducing the amount of electric field, reducing junction leakage current and gate induced drain leakage (GIDL). It can be increased by about twice as compared to the semiconductor device having a.

한편, 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 경우, 정션 영역(116)과 채널(114)이 인접하는 부분(A)에서 전계(electric-field)가 최고가 된다. 이후 소자의 구동시 상기 전계가 최고가 되는 부분(A)에서 반도체 기판(100)으로의 누설전류가 증가하여 반도체 소자의 전기적 특성, 예컨대 리프레시 특성이 저하될 수 있으므로, 정션 영역(116)과 채널(114)이 인접하는 부분(A)의 불순물 농도를 낮추어 전계의 양을 감소시킬 필요가 있다. On the other hand, in the case of a semiconductor device including a bulb type recess channel, the electric field is the highest in the portion A where the junction region 116 and the channel 114 are adjacent to each other. Since the leakage current from the portion A of which the electric field is the highest to the semiconductor substrate 100 may increase when the device is driven, the electrical characteristics of the semiconductor device, for example, the refresh characteristic may be degraded. Thus, the junction region 116 and the channel ( It is necessary to reduce the amount of the electric field by lowering the impurity concentration in the portion A adjacent thereto.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 채널이온주입방법을 개선하여 전계의 양을 감소시킴으로써 리프레시 특성을 향상시킬 수 있는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device having a bulb type recess channel which can improve refresh characteristics by improving the channel ion implantation method of the semiconductor device to reduce the amount of electric field.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 상기 벌브 타입의 리세스 채널용 트렌치 상에 이온주입버퍼막을 형성하는 단계; 상기 이온주입버퍼막을 마스크로 상기 벌브 타입의 리세스 채널용 트렌치 하부의 반도체 기판 내에 수직방향으로 불순물을 주입하는 제1 이온주입공정을 실시하는 단계; 상기 벌브 타입의 리세스 채널용 트렌치의 양 측면에 틸트 각을 주어 불순물을 주입하는 제2 이온주입공정을 실시하는 단계; 및 상기 이온주입버퍼막을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device having a bulb type recess channel according to the present invention, forming a trench for a trench type recess channel on a semiconductor substrate; Forming an ion implantation buffer layer on the bulb type recess channel trench; Performing a first ion implantation process in which impurities are implanted in a vertical direction under the bulb type recess channel trench using the ion implantation buffer layer as a mask; Performing a second ion implantation step of implanting impurities by giving a tilt angle to both sides of the bulb type trench channel trench; And removing the ion implantation buffer layer.

본 발명에 있어서, 상기 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계는, 반도체 기판 상에 버퍼산화막 및 하드마스크막을 형성하는 단계; 상기 버퍼산화막 및 하드마스크막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 하드마스크막패턴 및 버퍼산화막패턴을 형성하는 단계; 상기 하드마스크막패턴을 마스크로 제1 식각공정을 실시하여 제1 트렌치를 형성하는 단계; 및 상기 제1 트렌치에 제2 식각공정을 실시하여 구 형상의 제2 트렌치를 형성하여 제1 트렌치 및 제2 트렌치로 이루어진 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계를 포함하는 것이 바람직하다.In the present invention, the forming of the bulb type trench channel trench may include forming a buffer oxide film and a hard mask film on a semiconductor substrate; Patterning the buffer oxide layer and the hard mask layer to form a hard mask pattern and a buffer oxide layer pattern exposing a predetermined region of the semiconductor substrate; Forming a first trench by performing a first etching process using the hard mask layer pattern as a mask; And forming a spherical second trench by performing a second etching process on the first trench to form a bulb type trench channel trench formed of the first trench and the second trench.

상기 벌브 타입의 리세스 채널용 트렌치는 500-2500Å의 깊이를 갖는 것이 바람직하다. The bulb type trench channel trench preferably has a depth of 500-2500 kV.

상기 제2 식각공정은 등방성 식각을 이용할 수 있다.The second etching process may use isotropic etching.

상기 이온주입버퍼막은 20-250Å의 두께로 형성할 수 있으며, 상기 마스크막 패턴은 포토레지스트로 이루어진다. The ion implantation buffer layer may be formed to a thickness of 20-250Å, and the mask layer pattern is made of photoresist.

상기 제1 이온주입공정 및 제2 이온주입공정은 싱글타입의 이온주입장비에서 실시할 수 있다.The first ion implantation process and the second ion implantation process may be performed in a single type of ion implantation equipment.

상기 불순물은 붕소(B)이온 및 불화붕소(BF2)이온 중 적어도 어느 하나를 포함하는 것이 바람직하다.The impurities preferably include at least one of boron (B) ions and boron fluoride (BF 2 ) ions.

상기 제2 이온주입공정은 4-30°의 틸트 각도를 갖는 1차 제2 이온주입공정과, 동일한 조건으로 180° 회전하여 수행하는 2차 제2 이온주입공정을 포함하는 것이 바람직하다.The second ion implantation process preferably includes a secondary second ion implantation process performed by rotating the device 180 ° under the same conditions as the primary second ion implantation process having a tilt angle of 4-30 °.

상기 제1 이온주입공정은, 5-40KeV의 주입에너지와, 1.0E12-3.0E14 ions/㎠의 도즈량으로 붕소(B)이온을 주입하여 수행할 수 있고, 20-200KeV의 주입에너지와, 1.0E12-3.0E14 ions/㎠의 도즈량으로 불화붕소(BF2)이온을 주입하여 수행하는 것이 바람직하다.The first ion implantation process may be performed by injecting boron (B) ions with an implantation energy of 5-40 KeV and a dose of 1.0E12-3.0E14 ions / cm 2, and an implantation energy of 20-200KeV, 1.0 It is preferable to carry out by injecting boron fluoride (BF 2 ) ion with a dose of E12-3.0E14 ions / cm 2 .

상기 제2 이온주입공정은, 5-40KeV의 주입에너지와, 1.0E11-3.0E13 ions/㎠의 도즈량으로 붕소(B)이온을 주입하여 수행할 수 있고, 20-200KeV의 주입에너지와, 1.0E11-3.0E13 ions/㎠의 도즈량으로 불화붕소(BF2)이온을 주입하여 수행하는 것이 바람직하다.The second ion implantation process may be performed by implanting boron (B) ions with an implantation energy of 5-40 KeV and a dose of 1.0E11-3.0E13 ions / cm 2, and an implantation energy of 20-200KeV, 1.0 It is preferable to carry out by injecting boron fluoride (BF 2 ) ion with a dose of E11-3.0E13 ions / cm 2 .

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 2 내지 도 8은 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.2 to 8 are views illustrating a method of manufacturing a semiconductor device having a bulb type recess channel according to the present invention.

먼저 도 2를 참조하면, 반도체 기판(200) 상에 활성영역 및 소자분리영역을 정의하는 트렌치 소자분리막(202)을 형성한다. 이를 간략히 살펴보면, 반도체 기판(200) 상에 상기 반도체 기판(200)의 소정 영역을 노출하는 패드산화막패턴(미도시함) 및 패드질화막패턴(미도시함)을 형성한다. 다음에 노출된 반도체 기판(200) 상에 트렌치(미도시함)를 형성하고, 상기 트렌치를 매립하는 절연막을 형성한 후, 평탄화공정을 수행하여 트렌치 소자분리막(202)을 형성한다. 다음에 패드질화막패턴 및 패드산화막패턴은 제거한다. First, referring to FIG. 2, a trench isolation layer 202 defining an active region and an isolation region is formed on the semiconductor substrate 200. Briefly, a pad oxide film pattern (not shown) and a pad nitride film pattern (not shown) are formed on the semiconductor substrate 200 to expose a predetermined region of the semiconductor substrate 200. Next, a trench (not shown) is formed on the exposed semiconductor substrate 200, an insulating film filling the trench is formed, and a planarization process is performed to form the trench isolation layer 202. Next, the pad nitride film pattern and the pad oxide film pattern are removed.

다음에 도 3을 참조하면, 반도체 기판(200) 위에 버퍼산화막(204) 및 하드마스크막(206)을 순차적으로 적층한다. 계속해서 하드마스크막(206) 위에 감광막을 도포 및 패터닝하여 하드마스크막(206)의 소정영역을 노출시키는 감광막 패턴(208)을 형성한다. 여기서 감광막 패턴(208)은 반사방지막(미도시함)을 포함하여 형성할 수 있다. 이때, 버퍼산화막(204)은 자연산화막으로 형성할 수 있고, 하드마스크막(206)은 폴리실리콘막으로 600-1000Å의 두께를 갖도록 형성한다. 3, a buffer oxide film 204 and a hard mask film 206 are sequentially stacked on the semiconductor substrate 200. Subsequently, a photoresist film is applied and patterned on the hard mask film 206 to form a photoresist pattern 208 that exposes a predetermined region of the hard mask film 206. The photoresist pattern 208 may include an antireflection film (not shown). At this time, the buffer oxide film 204 may be formed of a natural oxide film, the hard mask film 206 is a polysilicon film is formed to have a thickness of 600-1000Å.

다음에 도 4를 참조하면, 반도체 기판(200) 상에 2단계의 식각공정을 진행하여 벌브 타입의 리세스 채널용 트렌치(214)를 형성한다. 이를 보다 구체적으로 설명하면, 먼저 상기 감광막 패턴(208)을 마스크로 반도체 기판(200)의 소정 영역을 노출시키는 하드마스크막패턴(미도시함) 및 버퍼산화막패턴(미도시함)을 형성한다. 계속해서 하드마스크막패턴을 마스크로 한 제1 식각공정을 실시하여 반도체 기판(200) 상에 제1 트렌치(210)를 형성한다. 여기서 제1 트렌치(210)는 벌브(bulb) 타입의 리세스 채널용 트렌치의 목(neck)부분에 해당하며, 100-1000Å의 깊이를 갖도록 형성한다. 다음에 하드마스크막패턴을 마스크로 제2 식각공정을 실시하여 제1 트렌치(210) 하부에 구형의 제2 트렌치(212)를 형성하여 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치(214)를 형성한다. 여기서 벌브 타입의 리세스 채널용 트렌치(214)는 제1 트렌치(210)의 바닥으로부터 400-1500Å의 깊이를 갖도록 형성한다. 여기서 제2 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 곡면을 가지는 등방성 식각(isotropic etch)으로 진행하는 것이 바람직하다. 제1 및 제2 식각공정을 진행하는 동안 하드마스크막패턴은 함께 제거되며, 벌브 타입의 리세스 채널용 트렌치(214)를 형성한 후, 세정을 실시하여 반도체 기판(200) 상에 남아 있는 잔여 하드마스크막패턴 및 버퍼산화막패턴을 제거한다.Next, referring to FIG. 4, a two-step etching process is performed on the semiconductor substrate 200 to form a bulb type trench channel trench 214. More specifically, first, a hard mask film pattern (not shown) and a buffer oxide film pattern (not shown) are formed to expose a predetermined region of the semiconductor substrate 200 using the photoresist pattern 208 as a mask. Subsequently, a first etching process using a hard mask layer pattern as a mask is performed to form the first trenches 210 on the semiconductor substrate 200. Here, the first trench 210 corresponds to a neck portion of the bulb channel trench and is formed to have a depth of 100-1000 Å. Next, a second etching process is performed using a hard mask layer pattern as a mask to form a second trench 212 having a spherical shape under the first trench 210 to form a bulb type recess channel including the first trench and the second trench. The trench 214 is formed. Here, the bulb type trench channel trench 214 is formed to have a depth of 400-1500 으로부터 from the bottom of the first trench 210. In this case, the second etching process may be etched at the same speed in all directions to proceed to isotropic etching having a curved surface after etching. During the first and second etching processes, the hard mask layer patterns are removed together, and after forming the trench type trench channel 214 of the bulb type, the residue is left on the semiconductor substrate 200 by cleaning. The hard mask film pattern and the buffer oxide film pattern are removed.

다음에 도 5를 참조하면, 반도체 기판(200) 상에 이온주입버퍼막(216)을 형성한다. 여기서 이온주입버퍼막(216)은 산화막으로 이루어질 수 있으며, 열산화공정을 진행하여 20-250Å의 두께로 형성할 수 있다. 다음에 이온주입버퍼막(216) 상에 벌브 타입의 리세스 채널용 트렌치를 노출하는 마스크막 패턴(217)을 형성한다. 여기서 마스크막 패턴(217)은 감광막을 도포 및 패터닝하여 형성할 수 있다. 이때, 이온주입버퍼막(216) 및 마스크막 패턴(217)은 이후 채널 형성을 위한 이온주입공 정시 배리어막 역할을 한다.Next, referring to FIG. 5, an ion implantation buffer layer 216 is formed on the semiconductor substrate 200. In this case, the ion implantation buffer layer 216 may be formed of an oxide film, and may be formed to a thickness of 20 to 250 kPa by performing a thermal oxidation process. Next, a mask film pattern 217 exposing a bulb type trench channel trench is formed on the ion implantation buffer film 216. The mask layer pattern 217 may be formed by applying and patterning a photosensitive layer. In this case, the ion implantation buffer layer 216 and the mask layer pattern 217 serve as a barrier layer during the ion implantation process for channel formation.

다음에 도 6을 참조하면, 마스크막 패턴(217) 및 이온주입버퍼막(216)을 배리어막으로 하여 채널형성을 위한 불순물을 주입하는 제1 이온주입공정(a)을 실시한다. 제1 이온주입공정(a)은 벌브 타입의 리세스 채널용 트렌치(214) 하부에 틸트 각을 0°로 하고, 수직방향으로 높은 도즈량(high dose)으로 불순물을 주입한다. 여기서 불순물은 붕소(B)이온 및 불화붕소(BF2)이온 중 적어도 어느 하나를 포함하여 주입할 수 있다. 이때, 불순물을 붕소(B)이온으로 주입할 경우, 5-40KeV의 주입에너지와, 1.0E12-3.0E14ions/㎠의 도즈량으로 주입하고, 불화붕소(BF2)이온으로 주입할 경우, 20-200KeV의 주입에너지와, 1.0E12-3.0E14ions/㎠의 도즈량으로 주입한다. 그러면 벌브 타입의 리세스 채널용 트렌치(214) 하단부 반도체 기판(200) 내에 제1 이온주입층(218)이 형성된다. 여기서 붕소(B)이온 및 불화붕소(BF2)이온을 혼합하여 주입할 수도 있다.Next, referring to FIG. 6, a first ion implantation step (a) of implanting impurities for channel formation using the mask layer pattern 217 and the ion implantation buffer layer 216 as a barrier layer is performed. In the first ion implantation process (a), the tilt angle is set to 0 ° under the bulb type trench channel trench 214 and impurities are injected at a high dose in the vertical direction. Here, the impurity may be injected including at least one of boron (B) ions and boron fluoride (BF 2 ) ions. At this time, when the impurity is implanted into the boron (B) ion, the implantation energy of 5-40KeV and the dose amount of 1.0E12-3.0E14ions / cm 2, and the boron fluoride (BF 2 ) ion, Injection energy of 200 KeV and dose amount of 1.0E12-3.0E14ions / cm 2 are injected. Then, the first ion implantation layer 218 is formed in the semiconductor substrate 200 at the lower end of the bulb type trench channel 214. Here, the boron (B) ion and the boron fluoride (BF 2 ) ion may be mixed and injected.

다음에 도 7을 참조하면, 마스크막 패턴(217) 및 이온주입버퍼막(216)을 배리어막으로 하여 벌브 타입의 리세스 채널용 트렌치(214) 일 측면의 반도체 기판(200) 내에 제2 이온주입층(220)을 형성하는 1차 제2 이온주입공정(b)을 실시한다. 1차 제2 이온주입층(220)은 4-30°의 각도를 갖도록 하고, 낮은 도즈량(low dose)으로 불순물을 주입한다. Next, referring to FIG. 7, the second ion is formed in the semiconductor substrate 200 on one side of the bulb type recess channel trench 214 using the mask layer pattern 217 and the ion implantation buffer layer 216 as a barrier layer. The first secondary ion implantation step (b) for forming the injection layer 220 is performed. The primary second ion implantation layer 220 has an angle of 4-30 ° and injects impurities at a low dose.

계속해서 벌브 타입의 리세스 채널용 트렌치(214)의 다른 측면의 반도체 기판(200) 내에 제3 이온주입층(222)을 형성하는 2차 제2 이온주입공정(c)을 실시한 다. 제3 이온주입층(222)은 상기 1차 제2 이온주입공정(b)과 틸트 각도는 4-30°로 동일한 조건으로 180°회전하여 수행한다. Subsequently, a secondary second ion implantation step (c) of forming the third ion implantation layer 222 in the semiconductor substrate 200 on the other side of the bulb type trench channel trench 214 is performed. The third ion implantation layer 222 is performed by rotating the first ion implantation process (b) and the tilt angle by 180 ° with the same conditions as 4-30 °.

1차 제2 이온주입공정(b) 및 2차 제2 이온주입공정(c)에서 주입하는 불순물은 붕소(B)이온 및 불화붕소(BF2)이온 중 적어도 어느 하나를 포함하여 주입할 수 있다. 불순물로 붕소(B)이온을 주입할 경우, 주입에너지는 5-40KeV로 하고, 도즈량은 1.0E11-3.0E13 ions/㎠으로 주입하며, 불화붕소(BF2)이온을 주입할 경우에는, 주입에너지는 20-200KeV로 하고, 도즈량은 1.0E11-3.0E13 ions/㎠으로 주입할 수 있다. 여기서 붕소(B)이온 및 불화붕소(BF2)이온을 혼합하여 주입할 수도 있다.이때, 불순물은 상대적으로 낮은 도즈량(low dose), 예를 들어 1.0E11-3.0E13ions/㎠으로 주입하므로 제2 이온주입층(220) 및 제3 이온주입층(222)의 불순물 농도가 감소하면서 이후 형성하는 정션영역과 채널이 만나는 부분에서의 불순물 농도가 감소하게 되면서 전계(electric field)가 감소한다. 다음에 도면에 도시하지는 않았지만, 반도체 기판(200) 상에 열처리를 실시하여 상기 제1 내지 제3 이온주입층(218, 220, 222)의 불순물을 활성화시킨다. Impurities to be implanted in the first secondary ion implantation process (b) and the second secondary ion implantation process (c) may be implanted including at least one of boron (B) ions and boron fluoride (BF 2 ) ions. . When boron (B) ions are implanted with impurities, the implantation energy is 5-40 KeV, the dose is 1.0E11-3.0E13 ions / ㎠, and when boron fluoride (BF 2 ) is implanted, The energy is 20-200 KeV and the dose can be injected at 1.0E11-3.0E13 ions / cm 2. Here, the boron (B) ion and the boron fluoride (BF 2 ) ion may be mixed and injected. In this case, the impurities may be injected at a relatively low dose, for example, 1.0E11-3.0E13ions / cm 2. As the impurity concentration of the second ion implantation layer 220 and the third ion implantation layer 222 decreases, the impurity concentration at the junction portion of the junction region and the channel formed thereafter decreases, thereby reducing the electric field. Next, although not shown in the drawing, heat treatment is performed on the semiconductor substrate 200 to activate impurities in the first to third ion implantation layers 218, 220, and 222.

다음에 도 8을 참조하면, 마스크막 패턴(216) 및 이온주입버퍼막(216)을 제거하고, 벌브 타입의 리세스 채널용 트렌치(214) 상에 게이트 스택(232)을 형성하고, 불순물을 주입하여 정션영역(234)을 형성한다. 여기서 게이트 스택(232)은 게이트 절연막패턴(224)과, 도핑된 폴리실리콘막으로 이루어진 도전막 패턴(226)과, 텅스텐실리사이드막으로 이루어진 금속막패턴(228) 및 하드마스크막패턴(230)을 포 함하여 형성할 수 있다. Next, referring to FIG. 8, the mask layer pattern 216 and the ion implantation buffer layer 216 are removed, the gate stack 232 is formed on the bulb type trench channel trench 214, and impurities are removed. Injecting to form the junction region 234. The gate stack 232 may include a gate insulating film pattern 224, a conductive film pattern 226 made of a doped polysilicon film, a metal film pattern 228 made of a tungsten silicide film, and a hard mask film pattern 230. It can be formed, including.

이와 같이, 틸트 각을 주어 불순물을 주입하는 제1 내지 제2 이온주입공정을 진행하면, 정션영역(234)과 채널이 만나게 되는 부분(236)에서 불순물 농도가 감소하게 되면서 전계가 감소하여 반도체 기판(200)으로의 누설전류를 줄일 수 있어 리프레시 특성이 향상한다. 그리고 정션영역(234)과 채널이 만나게 되는 부분(236)에서 불순물 농도가 감소하면서 발생할 수 있는 문턱전압의 감소는 높은 도즈량으로 불순물이 주입된 제1 이온주입층(218)의 불순물 농도의 증가에 의해 보상이 이루어진다.As described above, when the first to second ion implantation processes injecting impurities at a tilt angle are performed, the impurity concentration decreases at the portion 236 where the junction region 234 and the channel meet, and the electric field decreases to decrease the semiconductor substrate. The leakage current to 200 can be reduced, thereby improving the refresh characteristics. In addition, the decrease in the threshold voltage that may occur when the impurity concentration decreases in the portion 236 where the junction region 234 and the channel meet is increased in the impurity concentration of the first ion implanted layer 218 into which the impurity is implanted at a high dose. Compensation is made by

본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 정션영역과 채널이 인접하는 영역에서 최대값을 보이는 전계를 감소시키기 위해 상기 정션영역과 채널이 인접하는 영역의 불순물을 낮은 도즈량으로 주입하여 전계를 낮출 수 있다. 이에 따라 소자의 리프레시 특성이 향상한다. In the method of manufacturing a semiconductor device having a bulb type recess channel according to the present invention, in order to reduce an electric field showing a maximum value in a region adjacent to the junction region and the channel, impurities of the region adjacent to the junction region and the channel are reduced. It is possible to lower the electric field by injecting in a dose amount. This improves the refresh characteristics of the device.

지금까지 설명한 바와 같이, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 의하면, 정션영역과 채널이 인접하는 영역에서 최대값을 보이는 전계를 감소시키기 위해 상기 정션영역과 채널이 인접하는 영역의 불순물을 낮은 도즈량으로 주입하여 전계를 낮출 수 있다. 이에 따라 소자의 리프레시 특성이 향상한다. 또한, 불순물 농도가 감소하면서 문턱전압이 낮아질 수 있으나, 높은 도즈량으로 불순물이 주입된 제1 이온주입층에 의해 문턱전압이 낮아지는 것을 방지할 수 있다.As described so far, according to the method of manufacturing a semiconductor device having a bulb type recess channel according to the present invention, the junction region and the channel are reduced in order to reduce the electric field showing the maximum value in the region adjacent to the junction region and the channel. Impurities in adjacent regions can be injected at a low dose to reduce the electric field. This improves the refresh characteristics of the device. In addition, although the threshold voltage may be lowered while the impurity concentration is reduced, the threshold voltage may be prevented from being lowered by the first ion implantation layer into which impurities are injected at a high dose.

Claims (13)

반도체 기판 상에 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계;Forming a trench for a trench type recess channel on the semiconductor substrate; 상기 벌브 타입의 리세스 채널용 트렌치 상에 이온주입버퍼막을 형성하는 단계; Forming an ion implantation buffer layer on the bulb type recess channel trench; 상기 이온주입버퍼막 상에 벌브 타입의 리세스 채널용 트렌치를 노출하는 마스크막 패턴을 형성하는 단계;Forming a mask layer pattern exposing a bulb type trench channel trench on the ion implantation buffer layer; 상기 마스크막 패턴 및 이온주입버퍼막을 이용하여 상기 벌브 타입의 리세스 채널용 트렌치 하부의 반도체 기판 내에 수직방향으로 불순물을 주입하는 제1 이온주입공정을 실시하는 단계;Performing a first ion implantation process using the mask layer pattern and the ion implantation buffer layer to inject impurities in a vertical direction into a semiconductor substrate under the bulb channel recess channel; 상기 벌브 타입의 리세스 채널용 트렌치의 양 측면에 틸트 각을 주어 불순물을 주입하는 제2 이온주입공정을 실시하는 단계; 및Performing a second ion implantation step of implanting impurities by giving a tilt angle to both sides of the bulb type trench channel trench; And 상기 마스크막 패턴 및 이온주입버퍼막을 제거하는 단계를 포함하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.And removing the mask layer pattern and the ion implantation buffer layer. 제1항에 있어서, 상기 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계는,The method of claim 1, wherein the forming of the bulb type trench channel comprises: 반도체 기판 상에 버퍼산화막 및 하드마스크막을 형성하는 단계;Forming a buffer oxide film and a hard mask film on the semiconductor substrate; 상기 버퍼산화막 및 하드마스크막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 하드마스크막패턴 및 버퍼산화막패턴을 형성하는 단계;Patterning the buffer oxide layer and the hard mask layer to form a hard mask pattern and a buffer oxide layer pattern exposing a predetermined region of the semiconductor substrate; 상기 하드마스크막패턴을 마스크로 제1 식각공정을 실시하여 제1 트렌치를 형성하는 단계; 및Forming a first trench by performing a first etching process using the hard mask layer pattern as a mask; And 상기 제1 트렌치에 제2 식각공정을 실시하여 구 형상의 제2 트렌치를 형성하여 제1 트렌치 및 제2 트렌치로 이루어진 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계를 포함하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.A bulb type recess comprising forming a bulb type trench channel trench formed of a first trench and a second trench by performing a second etching process on the first trench to form a spherical second trench; A method for manufacturing a semiconductor device having a channel. 제1항에 있어서,The method of claim 1, 상기 벌브 타입의 리세스 채널용 트렌치는 500-2500Å의 깊이를 갖는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The bulb type trench channel trench has a depth of 500-2500., The method of manufacturing a semiconductor device having a bulb type recess channel. 제2항에 있어서, The method of claim 2, 상기 제2 식각공정은 등방성 식각을 이용하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The second etching process is a semiconductor device manufacturing method having a bulb type recess channel, characterized in that using isotropic etching. 제1항에 있어서,The method of claim 1, 상기 이온주입버퍼막은 20-250Å의 두께로 형성하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The ion implantation buffer film is a semiconductor device manufacturing method having a bulb type recess channel, characterized in that formed in a thickness of 20-250-. 제1항에 있어서,The method of claim 1, 상기 마스크막 패턴은 포토레지스트로 이루어진 것을 특징으로 하는 벌브 타 입의 리세스 채널을 갖는 반도체 소자의 제조방법.And the mask layer pattern is formed of a photoresist. 제1항에 있어서,The method of claim 1, 상기 제1 이온주입공정 및 제2 이온주입공정은 싱글타입의 이온주입장비에서 실시하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The first ion implantation process and the second ion implantation process is a semiconductor device manufacturing method having a bulb type recess channel, characterized in that performed in a single type of ion implantation equipment. 제1항에 있어서,The method of claim 1, 상기 불순물은 붕소(B)이온 및 불화붕소(BF2)이온 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The impurity is a manufacturing method of a semiconductor device having a bulb type recess channel, characterized in that containing at least one of boron (B) ions and boron fluoride (BF 2 ) ions. 제1항에 있어서, The method of claim 1, 상기 제2 이온주입공정은 4-30°의 틸트 각도를 갖는 1차 제2 이온주입공정과, 동일한 조건으로 180° 회전하여 수행하는 2차 제2 이온주입공정을 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The second ion implantation process is a bulb type, characterized in that it comprises a secondary second ion implantation process performed by rotating the first 180 ° ion implantation process having a tilt angle of 4-30 °, the same conditions 180 ° A method for manufacturing a semiconductor device having a recess channel of. 제1항에 있어서, The method of claim 1, 상기 제1 이온주입공정은, 5-40KeV의 주입에너지와, 1.0E12-3.0E14 ions/㎠의 도즈량으로 붕소(B)이온을 주입하여 수행하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The first ion implantation process has a bulb type recess channel, which is performed by implanting boron (B) ions at an implantation energy of 5-40 KeV and a dose of 1.0E12-3.0E14 ions / cm 2. Method of manufacturing a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제1 이온주입공정은, 20-200KeV의 주입에너지와, 1.0E12-3.0E14 ions/㎠의 도즈량으로 불화붕소(BF2)이온을 주입하여 수행하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The first ion implantation process is performed by implanting boron fluoride (BF 2 ) ions with an implantation energy of 20-200 KeV and a dose of 1.0E12-3.0E14 ions / cm 2 . Method for manufacturing a semiconductor device having a. 제1항에 있어서,The method of claim 1, 상기 제2 이온주입공정은, 5-40KeV의 주입에너지와, 1.0E11-3.0E13 ions/㎠의 도즈량으로 붕소(B)이온을 주입하여 수행하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The second ion implantation process has a bulb type recess channel, which is performed by implanting boron (B) ions at an implantation energy of 5-40 KeV and a dose of 1.0E11-3.0E13 ions / cm 2. Method of manufacturing a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제2 이온주입공정은, 20-200KeV의 주입에너지와, 1.0E11-3.0E13 ions/㎠의 도즈량으로 불화붕소(BF2)이온을 주입하여 수행하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.The second ion implantation process is performed by implanting boron fluoride (BF 2 ) ions at a dose of 20-200 KeV and a dose of 1.0E11-3.0E13 ions / cm 2 . Method for manufacturing a semiconductor device having a.
KR1020050135387A 2005-12-30 2005-12-30 Method for manufacturing semiconductor device having bulb-type recessed channel KR100755068B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050135387A KR100755068B1 (en) 2005-12-30 2005-12-30 Method for manufacturing semiconductor device having bulb-type recessed channel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050135387A KR100755068B1 (en) 2005-12-30 2005-12-30 Method for manufacturing semiconductor device having bulb-type recessed channel

Publications (2)

Publication Number Publication Date
KR20070071697A KR20070071697A (en) 2007-07-04
KR100755068B1 true KR100755068B1 (en) 2007-09-06

Family

ID=38506803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050135387A KR100755068B1 (en) 2005-12-30 2005-12-30 Method for manufacturing semiconductor device having bulb-type recessed channel

Country Status (1)

Country Link
KR (1) KR100755068B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924550B1 (en) 2007-11-16 2009-11-02 주식회사 하이닉스반도체 Method for manufacturing semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH102005A (en) * 1996-06-18 1998-01-06 Daiko Kagaku Kogyo Kk Method and tool for fitting mesh panel
JPH101999A (en) * 1996-06-17 1998-01-06 Kyowa Plast Sangyo Kk Coupling flange for toilet stool and connecting structure of the flange and toilet stool
KR19990000763A (en) * 1997-06-10 1999-01-15 문정환 Manufacturing Method of Semiconductor Device
KR20050090846A (en) * 2004-03-10 2005-09-14 주식회사 지아이씨하이테크 Terminal and method for generating a digital sales slip with electronic signature, and an associated van server and method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH101999A (en) * 1996-06-17 1998-01-06 Kyowa Plast Sangyo Kk Coupling flange for toilet stool and connecting structure of the flange and toilet stool
JPH102005A (en) * 1996-06-18 1998-01-06 Daiko Kagaku Kogyo Kk Method and tool for fitting mesh panel
KR19990000763A (en) * 1997-06-10 1999-01-15 문정환 Manufacturing Method of Semiconductor Device
KR20050090846A (en) * 2004-03-10 2005-09-14 주식회사 지아이씨하이테크 Terminal and method for generating a digital sales slip with electronic signature, and an associated van server and method thereof

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
공개공보 10-1999-0000763
특허출원 10-2005-0090846

Also Published As

Publication number Publication date
KR20070071697A (en) 2007-07-04

Similar Documents

Publication Publication Date Title
US7799641B2 (en) Method for forming a semiconductor device having recess channel
US7790551B2 (en) Method for fabricating a transistor having a recess gate structure
KR20040033111A (en) MOS transistors having a reverse T-shaped gate electrode and fabrication methods thereof
KR20030056604A (en) Method of manufacturing a transistor in a semiconductor device
CN107919324B (en) Method for forming semiconductor device
KR100396896B1 (en) Fabrication method of DRAM semiconductor device
KR100890256B1 (en) Semiconductor device employing a transistor having a recessed channel region and method of fabricating the same
US20030209758A1 (en) Transistor of semiconductor device, and method for forming the same
US20080160698A1 (en) Method for fabricating a semiconductor device
KR100755068B1 (en) Method for manufacturing semiconductor device having bulb-type recessed channel
KR100341182B1 (en) Method of forming mos transistor in semiconductor device
CN107275400B (en) Semiconductor structure and forming method thereof
KR100718248B1 (en) Method of forming a recess structure, a recessed channel type transistor having the recess structure, and method of manufacturing the recessed channel type transistor
KR100587674B1 (en) Transistor structure for use in semiconductor device and method thereof
KR100598172B1 (en) Method for forming the transistor with recess gate
KR100801734B1 (en) Method for fabricating trench of recess channel in semiconductor device
KR100756815B1 (en) Method for manufacturing a transistor
KR20000003571A (en) Method for forming element separating insulating film of semiconductor element
KR20060027525A (en) Method of forming a semiconductor device having a recessed transistor channel region
KR100724473B1 (en) Method for forming source/drain isolated by silicon oxide
KR100743656B1 (en) Method of manufacturing mosfet device
KR101177485B1 (en) Buried gate semiconductor device and method of manufacturing the same
CN118471809A (en) Semiconductor structure and forming method thereof
KR20070003068A (en) Method of fabricating the semiconductor device having recessed channel
KR20000003574A (en) Element isolating insulating film forming method of semiconductor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee