KR100755062B1 - Method for fabricating recessed gate - Google Patents

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Abstract

리세스(recess) 게이트 형성 방법을 제시한다. 본 발명에 따르면, 반도체 기판의 액티브(active) 영역 표면을 선택적으로 식각하여 리세스 홈을 형성하고, 리세스 홈의 입구가 바닥에 비해 좁은 선폭을 가져 호리병 형태의 프로파일을 가지게 리세스 홈의 입구 측벽에 선택적 에피택셜(epitaxial) 성장 방법으로 액티브 바(bar)를 형성한다. 리세스 홈의 바닥 및 측벽 및 액티브 바의 표면으로 연장되는 게이트 유전층을 형성하고, 리세스 홈을 채우는 게이트를 형성한다. A method of forming a recess gate is provided. According to the present invention, the recess groove is formed by selectively etching the surface of the active region of the semiconductor substrate, and the inlet of the recess groove has a narrow line width compared to the bottom, so that the inlet of the recess groove has a vial-shaped profile. Active bars are formed on the sidewalls by a selective epitaxial growth method. A gate dielectric layer is formed that extends to the bottom and sidewalls of the recess groove and the surface of the active bar, and forms a gate that fills the recess groove.

리세스 채널, 에피택셜 성장, 유효 채널 길이, 희생층, 습식 식각 Recess channel, epitaxial growth, effective channel length, sacrificial layer, wet etching

Description

리세스 게이트 형성 방법{Method for fabricating recessed gate}Method for fabricating recessed gate

도 1 내지 도 5는 본 발명의 실시예에 따른 에피택셜 성장을 이용한 리세스 게이트 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 5 are cross-sectional views schematically illustrating a method of forming a recess gate using epitaxial growth according to an exemplary embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로, 특히, 에피택셜 성장(epitaxial growth)을 이용하여 리세스 게이트(recessed gate)를 형성하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of forming a recessed gate using epitaxial growth.

반도체 소자가 고집적화됨에 따른 특성 열화를 극복하기 위한 방안으로 삼차원 구조의 트랜지스터의 도입이 제시되고 있다. 예컨대, 단채널 효과(short channel effect)의 해소를 위해 리세스 채널을 도입함으로써 유효 채널 길이를 확보하는 리세스 채널 트랜지스터가 도입되고 있다. In order to overcome the deterioration of characteristics due to the high integration of semiconductor devices, the introduction of transistors having a three-dimensional structure has been proposed. For example, a recess channel transistor is introduced, which secures an effective channel length by introducing a recess channel for eliminating short channel effects.

이러한 리세스 채널 트랜지스터의 게이트는 반도체 기판에 리세스 홈을 "U"자 형태로 형성하고, 이러한 리세스 홈을 채우도록 형성되고 있다. 즉, 채널이 "U"자 형태의 리세스 홈을 따라 형성됨으로써, 보다 좁은 평면적에서 보다 긴 유효 채널 길이를 확보할 수 있다. 그런데, 반도체 소자의 집적도가 보다 더 증가함에 따 라 이러한 유효 채널의 길이는 보다 더 길게 확보하도록 요구되고 있다. 특히, DRAM과 같은 리프레쉬(refresh) 특성이 주요하게 고려되는 메모리(memory) 소자의 경우, 이러한 유효 채널 길이를 보다 더 확보하는 것은 집적도 증가를 고려할 때 매우 주요한 요소로 인식되고 있다. The gate of the recess channel transistor is formed in the semiconductor substrate so as to form a recess groove in a “U” shape and fill the recess groove. That is, since the channel is formed along the recess groove of the “U” shape, it is possible to secure a longer effective channel length in a narrower planar area. However, as the degree of integration of semiconductor devices increases further, the effective channel length is required to be secured longer. In particular, in the case of a memory device in which refresh characteristics such as DRAM are mainly considered, securing more effective channel lengths is considered to be a very important factor in consideration of increased integration.

본 발명이 이루고자 하는 기술적 과제는, 리세스 채널 트랜지스터의 유효 채널 길이를 보다 더 확보할 수 있는 리세스 게이트 구조 형성 방법을 제시하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming a recess gate structure capable of further securing an effective channel length of a recess channel transistor.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판의 액티브 영역 표면을 선택적으로 식각하여 리세스(recess) 홈을 형성하는 단계, 상기 리세스 홈의 입구가 바닥에 비해 좁은 선폭을 가지게 상기 리세스 홈의 입구 측벽에 액티브 바(bar)를 형성하는 단계, 상기 리세스 홈의 바닥 및 측벽 및 상기 액티브 바의 표면으로 연장되는 게이트 유전층을 형성하는 단계, 및 상기 리세스 홈을 채우는 게이트를 형성하는 단계를 포함하는 리세스 게이트 형성 방법을 제시한다. One aspect of the present invention for achieving the above technical problem, the step of selectively etching the surface of the active region of the semiconductor substrate to form a recess (recess) groove, the inlet of the recess groove has a narrow line width compared to the floor Forming an active bar on the inlet sidewall of the recess groove, forming a gate dielectric layer extending to the bottom and sidewalls of the recess groove and the surface of the active bar, and filling the recess groove A method of forming a recess gate including forming a gate is provided.

상기 액티브 바를 형성하는 단계는, 상기 리세스 홈을 부분적으로 채워 상기 리세스 홈의 입구측 측벽을 일부 노출하는 희생층을 형성하는 단계, 상기 희생층에 의해 노출된 상기 측벽 상에 상기 에피택셜층을 선택적으로 성장시켜 상기 액티브 바를 형성하는 단계, 및 상기 희생층을 제거하는 단계를 포함하여 수행될 수 있다. The forming of the active bar may include forming a sacrificial layer partially filling the recess groove to partially expose the inlet sidewall of the recess groove, wherein the epitaxial layer is formed on the sidewall exposed by the sacrificial layer. Selectively growing to form the active bar, and removing the sacrificial layer.

상기 희생층을 형성하는 단계는, 상기 리세스 홈을 채우는 실리콘 산화물층을 형성하는 단계, 및 상기 실리콘 산화물층을 습식 식각으로 리세스하여 적어도 상기 리세스 홈의 깊이에 비해 40% 정도에 달하는 폭의 상기 리세스 홈의 입구측 측벽 부분을 노출하는 단계를 포함하여 수행될 수 있다. The forming of the sacrificial layer may include forming a silicon oxide layer filling the recess groove, and recessing the silicon oxide layer by wet etching to at least about 40% of the depth of the recess groove. Exposing the sidewall portion of the inlet side of the recess groove.

상기 액티브 바는 상기 리세스 홈에 인접하는 상기 액티브 영역으로 연장될 수 있다. The active bar may extend into the active area adjacent to the recess groove.

본 발명에 따르면, 리세스 채널 트랜지스터의 리세스 게이트를 유도하는 리세스 홈이 바닥측이 입구측에 비해 넓은 선폭을 가지게 유도할 수 있어, 유효 채널 길이를 보다 더 확보할 수 있는, 리세스 게이트 형성 방법을 제시할 수 있다. According to the present invention, the recess gate for inducing the recess gate of the recess channel transistor can induce the bottom side to have a wider line width than the inlet side, so that the effective gate length can be further secured. The formation method can be presented.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it should not be construed that the scope of the present invention is limited by the embodiments described below. Embodiments of the invention are preferably to be interpreted as being provided to those skilled in the art to more fully describe the invention.

본 발명의 실시예에서는 반도체 기판에 리세스 홈을 1차 형성하고, 리세스 홈의 입구 측벽에 추가적인 액티브 바(active bar)를 부착하여, 실질적인 리세스 홈의 단면 구조가 바닥측 선폭이 입구측 선폭보다 넓게 유도할 수 있다. 이에 따라, 리세스 홈의 형태를 따라 설정되는 채널의 유효 길이는 보다 더 길게 확보될 수 있다. In an embodiment of the present invention, a recess groove is primarily formed in a semiconductor substrate, and an additional active bar is attached to the inlet sidewall of the recess groove, so that the cross-sectional structure of the substantially recess groove has a bottom side line width. It can be derived wider than the line width. Accordingly, the effective length of the channel set along the shape of the recess groove can be secured longer.

리세스 홈의 입구 측벽에 선택적으로 부착되는 액티브 바는 선택적 에피택셜 성장(epitaxial growth)으로 형성될 수 있으며, 리세스 홈에 인접하는 반도체 기판 표면으로 연장되게 형성될 수도 있다. 액티브 바는 실질적으로 정션(junction)이나 채널이 형성되는 영역을 제공하므로, 단결정 실리콘 구조로 성장되는 것이 바람직하다. The active bar selectively attached to the inlet sidewalls of the recess grooves may be formed with selective epitaxial growth, or may extend to the surface of the semiconductor substrate adjacent the recess grooves. Since the active bar substantially provides a region in which junctions or channels are formed, it is preferable to grow to a single crystal silicon structure.

도 1 내지 도 5는 본 발명의 실시예에 따른 에피택셜 성장을 이용한 리세스 게이트 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 5 are cross-sectional views schematically illustrating a method of forming a recess gate using epitaxial growth according to an exemplary embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100), 예컨대, 실리콘 기판에 액티브 영역(101)을 설정하는 소자 분리 영역(150)을 형성한다. 이때, 소자 분리 영역(150)은 얕은 트렌치 소자 분리(STI) 방식으로 형성될 수 있다. 예컨대, 소자 분리용 트렌치(trench)를 형성하고, 트렌치를 채우는 산화물, 예컨대, 고밀도 플라즈마 산화물(HDP)을 형성하여 소자 분리 영역(150)으로 이용할 수 있다. Referring to FIG. 1, an isolation region 150 for setting an active region 101 is formed on a semiconductor substrate 100, for example, a silicon substrate. In this case, the device isolation region 150 may be formed in a shallow trench device isolation (STI) method. For example, a device isolation trench may be formed, and an oxide filling the trench, for example, a high density plasma oxide (HDP) may be formed and used as the device isolation region 150.

이후에, 반도체 기판(100)의 액티브 영역(101)에 리세스 채널을 유도하는 리세스 홈(110)을 선택적 식각을 이용하여 형성한다. 이때, 리세스 홈(110)의 선폭은 트랜지스터 소자에서 요구되는 임계 선폭(CD: Critical Dimension)에 비해 크게 설정할 수 있다. Thereafter, a recess groove 110 for inducing a recess channel in the active region 101 of the semiconductor substrate 100 is formed using selective etching. In this case, the line width of the recess groove 110 may be set larger than the critical line (CD) required for the transistor device.

도 2를 참조하면, 리세스 홈(110)을 채우는 희생층(200)을 형성한다. 이러한 희생층(200)은 후속 과정에서 액티브 영역(101)으로부터 완전히 제거되는 것이 바람직하므로, 반도체 기판(100)을 바람직하게 구성하는 실리콘과는 식각 선택비를 가질 수 있는 절연 물질, 예컨대, 실리콘 산화물로 형성될 수 있다. Referring to FIG. 2, a sacrificial layer 200 filling the recess groove 110 is formed. Since the sacrificial layer 200 is preferably completely removed from the active region 101 in a subsequent process, an insulating material, for example, silicon oxide, may have an etch selectivity with silicon, which preferably constitutes the semiconductor substrate 100. It can be formed as.

이러한 실리콘 산화물층으로는 LP-TEOS, HTO, PE-TEOS 또는/ 및 BPSG 등과 같은 산화물층을 이용할 수 있다. 또한, 희생층(200)은 대략 1000Å 내지 3000Å 정도 두께로 형성될 수 있다. 특히, 희생층(200)은 반도체 기판(100) 표면으로부터 대략 3000Å 정도 두께를 가지도록 형성될 수 있다. As the silicon oxide layer, an oxide layer such as LP-TEOS, HTO, PE-TEOS or / and BPSG may be used. In addition, the sacrificial layer 200 may be formed to a thickness of about 1000 Å to 3000 Å. In particular, the sacrificial layer 200 may be formed to have a thickness of about 3000 GPa from the surface of the semiconductor substrate 100.

도 3을 참조하면, 희생층(도 2의 200)을 부분 식각하여 희생층(201)의 표면이 반도체 기판(100)의 표면 보다 높이가 낮아지게 한다. 이에 따라, 리세스 홈(110)을 부분적으로 채우고, 리세스 홈(110)의 입구측의 측벽을 일부 노출하는 리세스된 희생층(201)을 형성한다. 이러한 식각은 희생층(201)이 바람직하게 실리콘 산화물로 형성될 경우, 산화물에 대한 식각율이 상대적으로 높은 희석 불산(diluted HF) 또는 버퍼 산화물 에천트(BOE: Buffered Oxide Etchant)와 같은 습식액을 이용하는 습식 식각으로 수행될 수 있다. Referring to FIG. 3, the sacrificial layer (200 of FIG. 2) is partially etched so that the surface of the sacrificial layer 201 is lower than the surface of the semiconductor substrate 100. Accordingly, the recessed sacrificial layer 201 is formed to partially fill the recess groove 110 and partially expose the sidewall of the inlet side of the recess groove 110. Such etching may be performed by using a wet liquid such as diluted HF or Buffered Oxide Etchant (BOE) having a relatively high etching rate for oxide when the sacrificial layer 201 is preferably formed of silicon oxide. It may be performed by using wet etching.

이때, 습식 식각에 의해서 리세스되는 희생층(201)은 적어도 리세스 홈(110)의 깊이에 대해 적어도 40% 정도 깊이의 상측 입구측 측벽이 노출되도록 형성될 수 있다. 즉, 리세스된 희생층(201)에 의해서 노출되는 측벽의 폭은 전체 리세스 홈(110)의 깊이에 대해 대략 40% 정도 또는 그 이상이 되는 것이 바람직하다. In this case, the sacrificial layer 201 recessed by wet etching may be formed such that the upper inlet sidewall of at least 40% of the depth of the recess groove 110 is exposed. That is, the width of the sidewall exposed by the recessed sacrificial layer 201 is preferably about 40% or more with respect to the depth of the entire recessed groove 110.

이후에, 희생층(201)의 리세스에 의해서 노출되는 반도체 기판(100)의 액티브 영역(101)의 표면 및 리세스 홈(110)의 입구측 측벽 표면 상에 액티브 바(300)를 부착한다. 액티브 바(300)는 실질적으로 채널 또는/ 및 정션이 형성될 수 있는 반도체층으로 형성될 수 있다. 이때, 액티브 바(300)는 리세스 홈(110)의 입구를 좁혀주고, 실질적인 리세스 홈(110)의 측벽 프로파일이 스텝(step)을 가지게 유도하는 역할을 한다. 이에 따라, 리세스 홈(110)의 프로파일을 따라 설정되는 트랜지 스터 유효 채널 길이가 보다 더 길게 확보되도록 유도하게 된다. Thereafter, the active bar 300 is attached to the surface of the active region 101 of the semiconductor substrate 100 exposed by the recess of the sacrificial layer 201 and the inlet sidewall surface of the recess groove 110. . The active bar 300 may be formed of a semiconductor layer in which channels or / and junctions may be formed. In this case, the active bar 300 narrows the entrance of the recess groove 110 and guides the side wall profile of the recess recess 110 to have a step. Accordingly, the transistor effective channel length set along the profile of the recess groove 110 is induced to be longer.

이러한 액티브 바(300)는 선택적 에피택셜 성장으로 형성되는 에피택셜층으로 구성될 수 있다. 리세스된 희생층(201)과 소자 분리 영역(150)은 실질적으로 실리콘 산화물층으로 이해될 수 있으므로, 에피택셜 성장은 노출된 반도체 기판(100)의 액티브 영역(101)의 표면 또는/ 및 리세스 홈(110)의 노출된 입구측 측벽에서만 선택적으로 성장되게 된다. 이러한 에피택셜층은 실질적으로 채널 또는 정션이 형성될 층이므로, 단결정 실리콘층으로 성장되는 것이 바람직하다. The active bar 300 may be formed of an epitaxial layer formed by selective epitaxial growth. Since the recessed sacrificial layer 201 and the device isolation region 150 may be understood substantially as a silicon oxide layer, epitaxial growth may occur on the surface or / and the surface of the active region 101 of the exposed semiconductor substrate 100. It is selectively grown only on the exposed inlet sidewall of the recess groove 110. Since the epitaxial layer is a layer in which a channel or junction is formed substantially, it is preferable to grow to a single crystal silicon layer.

도 4를 참조하면, 액티브 바(300)를 부착한 후, 노출된 희생층(201)을 선택적으로 제거하여 바닥측의 선폭이 입구측의 선폭에 비해 넓은 리세스 홈(111)을 형성한다. 리세스 홈(111)의 측벽은 입구측 측벽에 부착된 형태로 형성된 액티브 바(300)에 의해서 입구측이 좁고, 바닥측이 넓은 형태, 예컨대, 호리병 형태를 가지게 된다. Referring to FIG. 4, after the active bar 300 is attached, the exposed sacrificial layer 201 is selectively removed to form a recess groove 111 having a line width at the bottom side larger than that at the inlet side. The sidewall of the recess groove 111 has a narrow inlet side and a wide bottom side, for example, a vial bottle shape, by the active bar 300 formed to be attached to the inlet sidewall.

도 5를 참조하면, 리세스 홈(111)이 형성된 액티브 영역(101) 상에 게이트 유전층(400)을 실리콘 산화물층을 바람직하게 포함하여 형성한다. 이후에, 리세스 홈(111)을 채우는 게이트(500)를 형성한다. 이때, 게이트(500)는 채움성이 상대적으로 우수한 도전성 폴리 실리콘층(510) 및 저항 감소를 위한 금속 실리사이드층, 예컨대, 텅스텐 실리사이드층(WSiX layer: 530)을 포함하여 형성될 수 있다. Referring to FIG. 5, the gate dielectric layer 400 is preferably formed on the active region 101 in which the recess groove 111 is formed, including the silicon oxide layer. Thereafter, the gate 500 filling the recess groove 111 is formed. In this case, the gate 500 may be formed to include a conductive polysilicon layer 510 having relatively good filling and a metal silicide layer for reducing resistance, for example, a tungsten silicide layer (WSi X layer 530).

게이트(500) 형성 후, 게이트(500)에 인근하는 반도체 기판(100) 및 액티브 바(300)의 연장 부분에 소스/드레인(source/drain)을 위한 정션을 형성하여 리세스 채널 트랜지스터를 구현할 수 있다. 이때, 리세스 홈(111)의 측벽이 실질적으로 스텝진 프로파일을 가지거나 또는 호리병 형태의 프로파일을 가지게 되므로, 정션과 정션 사이의 리세스 홈(111)의 프로파일을 따르는 채널의 길이는 보다 더 길게 확보될 수 있다. After the gate 500 is formed, a junction for source / drain may be formed in the extension portion of the semiconductor substrate 100 and the active bar 300 adjacent to the gate 500 to implement a recess channel transistor. have. At this time, since the side wall of the recess groove 111 has a substantially stepped profile or a bottle-shaped profile, the length of the channel along the profile of the recess groove 111 between the junction and the junction is secured longer. Can be.

채널 길이의 확보는 단채널 효과를 보다 더 효과적으로 극복할 수 있게 유도할 수 있다. 따라서, 리세스 채널 트랜지스터를 포함하는 메모리 소자의 리프레쉬 특성은 보다 더 개선될 수 있다. Securing the channel length can lead to more effective overcoming of the short channel effect. Therefore, the refresh characteristic of the memory device including the recess channel transistor can be further improved.

상술한 본 발명에 따르면, 리세스 채널을 유도하기 위해서, 리세스 홈을 반도체 기판에 형성한 후, 리세스 홈의 입구쪽 측벽에 액티브 바를 부착하여, 리세스 홈의 측벽 프로파일이 스텝진 프로파일 또는 호리병 형태의 프로파일이 되도록 유도할 수 있다. 이에 따라, 리세스 홈의 프로파일을 따라 유도되는 채널의 길이는 보다 더 길게 확보될 수 있어, 메모리 소자의 리프레쉬 특성은 보다 더 개선될 수 있다. According to the present invention described above, in order to induce the recess channel, the recess groove is formed in the semiconductor substrate, and then the active bar is attached to the inlet side wall of the recess groove so that the side wall profile of the recess groove is a stepped profile or a vial bottle. Can lead to a profile of the shape. Accordingly, the length of the channel guided along the profile of the recess groove can be secured longer, so that the refresh characteristics of the memory device can be further improved.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

Claims (4)

반도체 기판의 액티브 영역 표면을 선택적으로 식각하여 리세스(recess) 홈을 형성하는 단계;Selectively etching the active region surface of the semiconductor substrate to form a recess groove; 상기 리세스 홈의 입구가 바닥에 비해 좁은 선폭을 가지게 상기 리세스 홈의 입구 측벽에 액티브 바(bar)를 형성하는 단계; Forming an active bar on an inlet sidewall of the recess groove such that the inlet of the recess groove has a narrower line width than a floor; 상기 리세스 홈의 바닥 및 측벽 및 상기 액티브 바의 표면으로 연장되는 게이트 유전층을 형성하는 단계; 및Forming a gate dielectric layer extending to the bottom and sidewalls of the recess groove and to the surface of the active bar; And 상기 리세스 홈을 채우는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 형성 방법.And forming a gate filling the recess groove. 제1항에 있어서, The method of claim 1, 상기 액티브 바를 형성하는 단계는Forming the active bar 상기 리세스 홈을 부분적으로 채워 상기 리세스 홈의 입구측 측벽을 일부 노출하는 희생층을 형성하는 단계;Partially filling the recess groove to form a sacrificial layer partially exposing the inlet sidewall of the recess groove; 상기 희생층에 의해 노출된 상기 측벽 상에 상기 에피택셜층을 선택적으로 성장시켜 상기 액티브 바를 형성하는 단계; 및 Selectively growing the epitaxial layer on the sidewall exposed by the sacrificial layer to form the active bar; And 상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 형성 방법.Removing the sacrificial layer. 제2항에 있어서, The method of claim 2, 상기 희생층을 형성하는 단계는 Forming the sacrificial layer 상기 리세스 홈을 채우는 실리콘 산화물층을 형성하는 단계; 및Forming a silicon oxide layer filling the recess groove; And 상기 실리콘 산화물층을 습식 식각으로 리세스하여 적어도 상기 리세스 홈의 깊이에 비해 40% 정도에 달하는 폭의 상기 리세스 홈의 입구측 측벽 부분을 노출하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 형성 방법.Recessing the silicon oxide layer by wet etching to expose a sidewall portion of the inlet sidewall of the recess groove that is at least 40% wider than the depth of the recess groove. Forming method. 제1항에 있어서, The method of claim 1, 상기 액티브 바는 상기 리세스 홈에 인접하는 상기 액티브 영역으로 연장되는 것을 특징으로 하는 리세스 게이트 형성 방법. And the active bar extends into the active region adjacent the recess groove.
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