KR100754975B1 - High speed driving circuit - Google Patents

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Abstract

본 발명은 전력 소모가 작고 향상된 슬루 레이트를 갖는 액정 구동 버퍼에 대하여 개시된다. 액정 구동 버퍼는 입력 차동 증폭부와. 제1 및 제2 슬루 레이트 제어부, 그리고 출력 구동부를 포함한다. 입력 차동 증폭부는 액정 패널의 채널로 전달될 화상 데이터의 반전 신호 및 비반전 신호를 입력하여 그 차이를 감지 증폭한다. 제1 슬루 레이트 제어부는 입력 차동 증폭부의 동작 전류를 제어하고, 제2 슬루 레이트 제어부는 입력 차동 증폭부의 출력 전압 레벨을 제어한다. 출력 구동부는 입력 차동 증폭부의 출력 전압에 응답하여 출력 신호를 발생하여 액정 패널의 채널로 전달한다. 액정 구동용 출력 버퍼는 제1 슬루 레이트 제어부에 의해 입력 차동 증폭부의 동작 전류를 증대시켜 출력 버퍼의 슬루 레이트 및 동작 속도를 향상시킨다. 그리고 입력 차동 증폭부의 동작 전류는 출력 신호의 천이 구간 동안에만 증대되기 때문에, 출력 버퍼의 전체적인 전류 소모를 증가시키지 않는다.The present invention discloses a liquid crystal drive buffer with low power consumption and an improved slew rate. The liquid crystal drive buffer has an input differential amplifier. A first and second slew rate controllers, and an output driver. The input differential amplifying unit senses and amplifies the difference by inputting an inverted signal and a non-inverted signal of image data to be transmitted to a channel of the liquid crystal panel. The first slew rate controller controls the operating current of the input differential amplifier and the second slew rate controller controls the output voltage level of the input differential amplifier. The output driver generates an output signal in response to the output voltage of the input differential amplifier and transmits the output signal to a channel of the liquid crystal panel. The output buffer for driving the liquid crystal increases the operating current of the input differential amplifier by the first slew rate controller to improve the slew rate and the operating speed of the output buffer. And since the operating current of the input differential amplifier is increased only during the transition period of the output signal, it does not increase the overall current consumption of the output buffer.

액정 구동 버퍼, 출력 버퍼, LCD, 슬루 레이트, 전력 소모 Liquid Crystal Drive Buffer, Output Buffer, LCD, Slew Rate, Power Consumption

Description

고속 구동회로 {High speed driving circuit}High speed driving circuit

도 1은 종래의 액정 구동용 출력 버퍼를 설명하는 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS It is a figure explaining the conventional liquid crystal drive output buffer.

도 2는 본 발명의 제1 실시예에 따른 출력 버퍼를 설명하는 도면이다.2 is a view for explaining an output buffer according to the first embodiment of the present invention.

도 3은 도 2의 클럭 신호와 수평 동기 신호와의 타이밍 관계를 설명하는 파형도이다.3 is a waveform diagram illustrating a timing relationship between a clock signal and a horizontal synchronizing signal of FIG. 2.

도 4는 본 발명의 제2 실시예에 따른 제1 슬루레이트 제어부의 구체적인 회로 다이어그램이다.4 is a detailed circuit diagram of a first slew rate controller according to a second embodiment of the present invention.

도 5는 본 발명의 제3 실시예에 따른 제1 슬루레이트 제어부의 구체적인 회로 다이어그램이다.5 is a detailed circuit diagram of a first slew rate controller according to a third embodiment of the present invention.

도 6 및 도 7은 도 4 및 도 5의 제1 슬루레이트 제어부의 동작을 설명하는 타이밍 다이어그램이다.6 and 7 are timing diagrams for describing an operation of the first slew rate controller of FIGS. 4 and 5.

도 8은 본 발명의 제4 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다.8 is a view for explaining an output buffer for driving a liquid crystal according to a fourth embodiment of the present invention.

도 9는 본 발명의 제5 실시예에 따른 제1 슬루 레이트 제어부의 구체적인 회로 다이어그램이다.9 is a detailed circuit diagram of a first slew rate controller according to a fifth embodiment of the present invention.

도 10는 본 발명의 제6 실시예에 따른 제1 슬루레이트 제어부의 구체적인 회로 다이어그램이다.10 is a detailed circuit diagram of a first slew rate controller according to a sixth embodiment of the present invention.

도 11은 본 발명의 제7 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다.11 is a view for explaining an output buffer for driving a liquid crystal according to a seventh embodiment of the present invention.

도 12는 본 발명의 제8 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다.12 is a view for explaining an output buffer for driving a liquid crystal according to an eighth embodiment of the present invention.

도 13은 본 발명의 제9 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다.FIG. 13 is a view for explaining an output buffer for driving a liquid crystal according to a ninth embodiment of the present invention. FIG.

본 발명은 액정 구동 장치에 관한 것으로, 특히 전력 소모가 작고 향상된 슬루 레이트를 갖는 액정 구동 버퍼에 관한 것이다.The present invention relates to a liquid crystal drive device, and more particularly, to a liquid crystal drive buffer having low power consumption and an improved slew rate.

컴퓨터 모니터, 모바일 폰 또는 휴대용 게임기기와 같은 전자 장치들에서는 디스플레이 장치로 액정 표시 장치(LCD)를 사용한다. 액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써, 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정 셀들이 매트릭스 형태로 배열되어진 액정 패널과 이 액정 패널을 구동하기 위한 액정 구동 장치들을 포함한다.Electronic devices such as computer monitors, mobile phones or portable gaming devices use liquid crystal displays (LCDs) as display devices. The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and liquid crystal driving devices for driving the liquid crystal panel.

액정 구동 장치에는 액정 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버와 소스 라인들을 구동하기 위한 소스 드라이버를 포함한다. 게이트 드라이버는 스캐닝 신호를 게이트 라인들에 순차적으로 공급하여 액정 패널 상의 액정 셀 들을 1 라인씩 순차적으로 구동한다. 소스 드라이버는 게이트 라인들 중에 어느 하나에 게이트 신호가 공급될 때 소스 라인들 각각에 화소 데이터를 공급한다.The liquid crystal driving apparatus includes a gate driver for driving the gate lines of the liquid crystal panel and a source driver for driving the source lines. The gate driver sequentially supplies the scanning signals to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The source driver supplies pixel data to each of the source lines when the gate signal is supplied to any one of the gate lines.

소스 드라이버는 액정 패널의 소스 라인들을 구동하는 출력 버퍼들을 포함한다. 출력 버퍼들은 디지털 비디오 신호들을 아날로그 비디오 신호로 변환하는 디지털 아날로그 변환기들(DACs) 후속에 연결된다. 출력 버퍼는 매 소스 라인 마다 하나씩 연결되어, 디지털 아날로그 변환기로부터의 아날로그 비디오 신호를 증폭하여 출력한다.The source driver includes output buffers that drive the source lines of the liquid crystal panel. The output buffers are connected after digital analog converters (DACs) that convert digital video signals into analog video signals. One output buffer is connected to each source line to amplify and output the analog video signal from the digital to analog converter.

도 1은 종래의 소스 드라이버에 구비된 출력 버퍼를 설명하는 도면이다. 출력 버퍼(100)는 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 3, MARCH 2003 학술지에 Tetsuro Itakura, Hironori Minamizaki, Tetsuya Saito, and Tadashi Kuroda의 "A 402-Output TFT-LCD Driver IC with Power Control Based on the number of Colors Selected" 제목으로 기재되어 있다. 출력 버퍼(100)는 입력 차동 증폭부(110), 슬루 검출부(Slew detector, 120), 전류-전압 변환부(130) 및 출력 구동부(140)를 포함한다.1 is a view for explaining an output buffer provided in a conventional source driver. The output buffer 100 is IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 3, MARCH 2003, entitled "A 402-Output TFT-LCD Driver IC with Power Control Based on the number of Colors Selected" by Tetsuro Itakura, Hironori Minamizaki, Tetsuya Saito, and Tadashi Kuroda. The output buffer 100 includes an input differential amplifier 110, a slew detector 120, a current-voltage converter 130, and an output driver 140.

입력 차동 증폭부(110)는 디지털-아날로그 변환부로부터 제공되는 아날로그 비디오 신호의 반전 신호(IN-)와 비반전 신호(IN+)를 수신하고, 이들 신호 사이의 차를 증폭하여 출력한다. 입력 차동 증폭부(110)는 전원 전압(VDD)에 그 소스들이 연결되고 그 게이트들이 서로 연결되어 전류 미러로 구성되는 피모스 트랜지스터들(M3, M4)과, 피모스 트랜지스터들(M3, M4)의 드레인들에 그 드레인들이 각각 연결되고 반전 신호(IN-)와 비반전 신호(IN+)에 그 게이트들이 각각 연결되는 엔모스 트랜지스터들(M1, M2)과, 그리고 엔모스 트랜지스터들(M1, M2)의 소스들과 접지 전압(VSS) 사이에 연결되는 전류원(Ib2)을 포함한다.The input differential amplifier 110 receives the inverted signal IN− and the non-inverted signal IN + of the analog video signal provided from the digital-analog converter, and amplifies and outputs a difference between these signals. The input differential amplifier 110 includes PMOS transistors M3 and M4 having a source mirror connected to a power supply voltage VDD and gates thereof connected to each other, and PMOS transistors M3 and M4. NMOS transistors M1 and M2 having their respective drains connected to the drains of the gates, and their gates connected to the inverting signal IN− and the non-inverting signal IN +, respectively, and the NMOS transistors M1 and M2. ) And a current source Ib2 connected between the sources of C and the ground voltage VSS.

슬루 검출부(120)는 입력 차동 증폭부(110)의 출력을 모니터링하여 하강 에지를 검출하고, 전류 신호를 전압-전류 변환 기능을 통하여 전류 신호를 출력한다. 슬루 검출부(120)는 전원 전압(VDD)에 그 소스가 연결되고 입력 차동 증폭부(110)의 출력에 그 게이트가 연결되는 피모스 트랜지스터(M11)와, 피모스 트랜지스터(M11)의 드레인과 접지 전압(VSS) 사이에 연결되는 전류원(ISR)과, 입력 차동 증폭부(110)의 피모스 트랜지스터들(M3, M4)의 게이트들에 그 게이트가 연결되어 전류 미러를 형성하는 피모스 트랜지스터(M12)와, 그리고 피모스 트랜지스터(M12)의 드레인에 그 소스가 연결되고 엔모스 트랜지스터(M11)와 전류원(ISR) 사이의 노드에 그 게이트가 연결되는 피모스 트랜지스터(M13)를 포함한다. M12 및 M13 트랜지스터들은 전압-전류 변환 기능을 수행한다. M13 트랜지스터를 흐르는 전류 신호는 전류-전압 변환부(130)로 제공되어 전압 신호로 변환되고, 전압 신호는 출력 구동부(140)로 전달된다.The slew detector 120 monitors the output of the input differential amplifier 110 to detect the falling edge, and outputs the current signal through the voltage-to-current conversion function. The slew detector 120 has a PMOS transistor M11 having a source connected to a power supply voltage VDD and a gate thereof connected to an output of the input differential amplifier 110, a drain and a ground of the PMOS transistor M11. PMOS transistors whose gates are connected to current sources I SR connected between voltages VSS and gates of PMOS transistors M3 and M4 of input differential amplifier 110 to form current mirrors ( M12 and a PMOS transistor M13 whose source is connected to the drain of the PMOS transistor M12 and whose gate is connected to a node between the NMOS transistor M11 and the current source ISR. The M12 and M13 transistors perform a voltage-to-current conversion function. The current signal flowing through the M13 transistor is provided to the current-voltage converter 130 to be converted into a voltage signal, and the voltage signal is transmitted to the output driver 140.

전류-전압 변환부(130)는 슬루 검출부(120)에서 전달되는 전류 신호를 전압 신호로 변환시킨다. 전류-전압 변환부(130)는 전원 전압(VDD)에 연결되는 전류원(Ib1)과, 전류원(Ib1)과 전원 전압(VDD) 각각에 그 소스들이 연결되고 그 게이트들이 서로 연겨로디어 전류 미러를 구성하는 엔모스 트랜지스터들(M10, M8)과, 그리고 엔모스 트랜지스터들(M10, M8)의 드레인들과 접지 전압(VSS) 사이에 각각 연결 되고 그 게이트들이 서로 연결되어 전류 미러를 구성하는 엔모스 트랜지스터들(M9, M7)을 포함한다.The current-voltage converter 130 converts the current signal transmitted from the slew detector 120 into a voltage signal. The current-voltage converter 130 includes a current source Ib1 connected to the power supply voltage VDD, a source of which is connected to each of the current source Ib1 and the power supply voltage VDD, and the gates thereof connect to each other to form a current mirror. NMOS transistors M10 and M8 and between the drains of the NMOS transistors M10 and M8 and the ground voltage VSS, and gates thereof are connected to each other to form a current mirror. Transistors M9 and M7.

출력 구동부(140)는 입력 차동 증폭부(110) 출력과 전류-전압 변환부(130)의 출력에 응답하여 출력 전압(VOUT)을 발생한다. 출력 구동부(140)는 전원 전압(VDD)에 그 소스가 연결되고 입력 차동 증폭부(110)의 출력에 그 게이트가 연결되는 피모스 트랜지스터(M5), 그리고 피모스 트랜지스터(M5)의 드레인에 그 드레인이 연결되고 전류-전압 변환부(130)의 엔모스 트랜지스터들(M8, M7) 사이의 노드에 그 게이트가 연결되고 접지 전압(VSS)에 그 소스가 연결되는 엔모스 트랜지스터(M6)를 포함한다. 서로 연결된 피모스 트랜지스터(M5)와 엔모스 트랜지스터(M6)의 드레인은 출력 버퍼(100)의 출력 전압(VOUT)이 되어 액정 패널의 채널로 제공된다.The output driver 140 generates an output voltage VOUT in response to the output of the input differential amplifier 110 and the output of the current-voltage converter 130. The output driver 140 is connected to the PMOS transistor M5 having its source connected to the power supply voltage VDD and its gate connected to the output of the input differential amplifier 110, and to the drain of the PMOS transistor M5. The NMOS transistor M6 includes a drain connected thereto, a gate connected to a node between the NMOS transistors M8 and M7 of the current-voltage converter 130, and a source connected to the ground voltage VSS. do. The drains of the PMOS transistor M5 and the NMOS transistor M6 connected to each other become the output voltage VOUT of the output buffer 100 and are provided to the channel of the liquid crystal panel.

출력 버퍼(100)의 동작은 다음과 같이 이루어진다.The operation of the output buffer 100 is performed as follows.

입력 차동 증폭부(110)의 반전 신호(IN-)와 비반전 신호(IN+)의 차(Vd)가 0일 때, 슬루 검출부(120)의 M11 트랜지스터의 드레인 전류는 ISR 전류원의 전류 보다 충분히 많은 전류를 흘린다. 이에 따라, M13 트랜지스터가 턴오프되고, M6 트랜지스터가 턴오프되고, M5 트랜지스터가 턴온되어, 출력 전압(VOUT)은 전원 전압(VDD) 레벨의 고 전압으로 발생된다. 입력 차(Vd)가 스루 레이트 향상을 위한 임계 전압(VSR)과 같을 때, M11 트랜지스터의 드레인 전류는 ISR 전류원의 전류와 같아진다. 그리고, 입력 차(Vd)가 임계 전압(VSR) 보다 작을 때, 입력 차동 증폭부(110)의 출력이 하강 에지인 동안에 저 전압의 출력 전압(VOUT)을 출력한다.When the difference Vd between the inverted signal IN− and the non-inverted signal IN + of the input differential amplifier 110 is zero, the drain current of the M11 transistor of the slew detector 120 is sufficiently greater than that of the I SR current source. Pass a lot of current. Accordingly, the M13 transistor is turned off, the M6 transistor is turned off, the M5 transistor is turned on, and the output voltage VOUT is generated at a high voltage of the power supply voltage VDD level. When the input difference Vd is equal to the threshold voltage V SR for improving the through rate, the drain current of the M11 transistor is equal to the current of the I SR current source. When the input difference Vd is smaller than the threshold voltage V SR , the output voltage VOUT of the low voltage is output while the output of the input differential amplifier 110 is a falling edge.

이러한 출력 버퍼(100)는 슬루 검출부(120)와 전류-전압 변환부(130)를 사용하여 슬루 레이트를 아날로그적인 방법으로 향상시킨다. 그런데, 출력 버퍼(100)는 액정 패널의 각 채널 마다 존재해야 되는 데, 출력 버퍼(100)에 슬루 검출부(120)와 전류-전압 변환부(130)를 구비해야 됨은 출력 버퍼(100)를 포함하는 소스 드라이버의 칩 면적을 크게 하는 문제점을 유발한다. 게다가, 아날로그적인 방법으로 슬루 레이트를 향상시키기 때문에 전력 소모의 문제점 또한 내재한다.The output buffer 100 uses the slew detector 120 and the current-voltage converter 130 to improve the slew rate in an analog manner. However, the output buffer 100 should exist for each channel of the liquid crystal panel, and the output buffer 100 should include the slew detector 120 and the current-voltage converter 130. This causes a problem of increasing the chip area of the source driver. In addition, the problem of power consumption is also inherent because it improves the slew rate in an analog way.

그러므로, 전력 소모가 작고 향상된 슬루 레이트를 갖는 액정 구동 버퍼의 존재가 절실하게 요구된다.Therefore, there is an urgent need for the presence of liquid crystal drive buffers with low power consumption and improved slew rate.

본 발명의 목적은 액정 구동 버퍼의 고속 저전력 동작에 용이한 슬루레이트 향상 회로를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a slew rate enhancement circuit that facilitates high speed and low power operation of a liquid crystal drive buffer.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 액정 구동 버퍼는 액정 패널의 채널로 전달될 화상 데이터의 반전 신호 및 비반전 신호를 입력하여 그 차이를 감지 증폭하는 입력 차동 증폭부와, 입력 차동 증폭부의 동작 전류를 제어하는 슬루 레이트 제어부를 포함한다.In order to achieve the above object, the liquid crystal drive buffer according to an aspect of the present invention is an input differential amplifier for inputting the inverted signal and the non-inverted signal of the image data to be transmitted to the channel of the liquid crystal panel and detects and amplifies the difference, input differential And a slew rate controller for controlling the operating current of the amplifier.

본 발명의 바람직한 실시예들에 따른 슬루 레이트 제어부는 입력 차동 증폭부와 연결되고 바이어스 전압에 응답하여 입력 차동 증폭부의 동작 전류원이 되는 제1 전류원과, 제1 전류원 양단에 연결되는 스위치와 제2 전류원을 포함할 수 있고, 스위치는 액정 패널의 제어 신호로부터 발생되는 제1 클럭 신호에 응답하여 온 /오프된다. 액정 패널의 제어 신호는 액정 패널의 수평 동기 신호 또는 수평 동기 신호의 에지에 응답하여 소정의 펄스 구간을 갖는 클럭 신호일 수 있다. 제2 전류원은 제1 전류원 전류의 N(≥1)배 전류를 흘리는 것이 적합하다.The slew rate controller according to the preferred embodiments of the present invention includes a first current source connected to the input differential amplifier and a second current source which is an operating current source of the input differential amplifier in response to a bias voltage, and a switch connected to both ends of the first current source. It may include, the switch is turned on / off in response to the first clock signal generated from the control signal of the liquid crystal panel. The control signal of the liquid crystal panel may be a clock signal having a predetermined pulse period in response to an edge of the horizontal synchronization signal or the horizontal synchronization signal of the liquid crystal panel. The second current source is suitable for flowing a current N (≧ 1) times that of the first current source current.

본 발명의 바람직한 실시예들에 따른 슬루 레이트 제어부는 입력 차동 증폭부와 연결되고 바이어스 전압에 응답하여 입력 차동 증폭부의 동작 전류원이 되는 제1 전류원과, 제1 전류원 양단에 병렬로 연결되는 제2 전류원과, 제1 클럭 신호에 응답하여 제2 전류원으로 전류가 흐르도록 제어하는 제1 스위치와, 그리고 제2 클럭 신호에 응답하여 제2 전류원으로 전류가 흐르지 않도록 제어하는 제2 스위치를 포함할 수 있다.The slew rate controller according to the preferred embodiments of the present invention includes a first current source connected to the input differential amplifier and a second current source connected in parallel to both ends of the first current source in response to a bias voltage. And a first switch controlling the current to flow in the second current source in response to the first clock signal, and a second switch controlling the current not to flow in the second current source in response to the second clock signal. .

본 발명의 다른 면에 따른 액정 패널의 채널을 구동하는 액정 구동 버퍼는 화상 데이터를 그 게이트들로 수신하는 제1 및 제2 트랜지스터와, 제1 및 제2 트랜지스터들의 동작 전류를 제어하는 슬루 레이트 제어부와, 그리고 바이어스 전압들에 응답하여 제1 및 제2 트랜지스터들로 동작 전류를 공급하는 바이어스 제어부를 포함한다.According to another aspect of the present invention, a liquid crystal driving buffer for driving a channel of a liquid crystal panel includes: first and second transistors for receiving image data into the gates thereof, and a slew rate controller for controlling an operating current of the first and second transistors. And a bias controller for supplying an operating current to the first and second transistors in response to the bias voltages.

본 발명의 바람직한 실시예들에 따른 슬루 레이트 제어부는 제1 및 제2 트랜지스터의 소스와 접지 전압 사이에 연결되는 제1 전류원과, 제1 전류원 양단에 연결되는 스위치와 제2 전류원을 포함 할 수 있고, 스위치는 액정 패널의 수평 동기 신호 또는 수평 동기 신호로부터 발생되는 제1 클럭 신호에 응답하여 온/오프될 수 있다.The slew rate controller according to the preferred embodiments of the present invention may include a first current source connected between the source and ground voltages of the first and second transistors, a switch connected to both ends of the first current source, and a second current source. The switch may be turned on or off in response to the first clock signal generated from the horizontal synchronizing signal or the horizontal synchronizing signal of the liquid crystal panel.

본 발명의 바람직한 실시예들에 따른 슬루 레이트 제어부는 제1 및 제2 트랜 지스터의 소스와 접지 전압 사이에 연결되는 제1 전류원과, 제1 전류원 양단에 병렬로 연결되는 제2 전류원과, 제1 클럭 신호에 응답하여 제2 전류원으로 전류가 흐르도록 제어하는 제1 스위치와, 그리고 제2 클럭 신호에 응답하여 제2 전류원으로 전류가 흐르지 않도록 제어하는 제2 스위치를 포함할 수 있고, 제1 및 제2 클럭 신호는 액정 패널의 수평 동기 신호 또는 수평 동기 신호의 에지에 응답하여 소정의 펄스 구간을 갖는 클럭 신호들일 수 있다.The slew rate controller according to the preferred embodiments of the present invention includes a first current source connected between the source and ground voltages of the first and second transistors, a second current source connected in parallel across the first current source, and a first current source. A first switch for controlling current to flow in the second current source in response to the clock signal, and a second switch for controlling current not to flow in the second current source in response to the second clock signal. The second clock signal may be clock signals having a predetermined pulse period in response to an edge of the horizontal synchronization signal or the horizontal synchronization signal of the liquid crystal panel.

본 발명의 바람직한 실시예들에 따라 액정 구동 버퍼는 화상 데이터를 그 게이트들로 수신하는 제3 및 제4 트랜지스터를 더 포함할 수 있고, 제3 및 제4 트랜지스터의 동작 전류를 제어하는 제2 슬루 레이트 제어부를 더 포함할 수 있다.  According to preferred embodiments of the present invention, the liquid crystal driving buffer may further include third and fourth transistors for receiving image data to its gates, and a second slew for controlling operating currents of the third and fourth transistors. The apparatus may further include a rate controller.

본 발명의 바람직한 실시예들에 따른 제2 슬루 레이트 제어부는 제3 및 제4 트랜지스터의 소스와 전원 전압 사이에 연결되는 제1 전류원과, 제1 전류원 양단에 연결되는 스위치와 제2 전류원을 구비하고, 스위치는 액정 패널의 수평 동기 신호 또는 수평 동기 신호로부터 발생되는 제1 클럭 신호에 응답하여 온/오프된다.The second slew rate controller according to the preferred embodiments of the present invention includes a first current source connected between the source and power supply voltages of the third and fourth transistors, a switch connected to both ends of the first current source, and a second current source. The switch is turned on / off in response to the first clock signal generated from the horizontal synchronizing signal or the horizontal synchronizing signal of the liquid crystal panel.

본 발명의 바람직한 실시예들에 따른 제2 슬루 레이트 제어부는 제3 및 제4 트랜지스터의 소스와 전원 전압 사이에 연결되는 제1 전류원과, 제1 전류원 양단에 병렬로 연결되는 제2 전류원과, 제1 클럭 신호에 응답하여 제2 전류원으로 전류가 흐르도록 제어하는 제1 스위치와, 제2 클럭 신호에 응답하여 제2 전류원으로 전류가 흐르지 않도록 제어하는 제2 스위치를 포함할 수 있고, 제1 및 제2 클럭 신호는 액정 패널의 수평 동기 신호 또는 수평 동기 신호의 에지에 응답하여 소정의 펄스 구간을 갖는 클럭 신호들일 수 있다.The second slew rate controller according to the preferred embodiments of the present invention includes a first current source connected between the source and power supply voltages of the third and fourth transistors, a second current source connected in parallel across the first current source, and And a second switch controlling the current to flow to the second current source in response to the first clock signal, and a second switch controlling the current not to flow to the second current source in response to the second clock signal. The second clock signal may be clock signals having a predetermined pulse period in response to an edge of the horizontal synchronization signal or the horizontal synchronization signal of the liquid crystal panel.

따라서, 본 발명의 액정 구동용 출력 버퍼는 슬루 레이트 제어부에 의해 입력 차동 증폭부의 동작 전류를 증대시켜 출력 버퍼의 슬루 레이트 및 동작 속도를 향상시킨다. 또한, 입력 차동 증폭부의 동작 전류는 출력 데이터의 천이 구간 동안, 즉 수평 동기 신호의 상승 에지에 응답하여 발생되는 클럭 신호의 소정의 펄스 구간 동안에만 증대되기 때문에, 출력 버퍼의 전체적인 전류 소모를 증가시키지 않는다.Therefore, the liquid crystal drive output buffer of the present invention increases the operating current of the input differential amplifier by the slew rate controller to improve the slew rate and the operating speed of the output buffer. In addition, since the operating current of the input differential amplifier is increased only during the transition period of the output data, that is, during the predetermined pulse period of the clock signal generated in response to the rising edge of the horizontal synchronization signal, it does not increase the overall current consumption of the output buffer. Do not.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 제1 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다. 이를 참조하면, 액정 구동용 출력 버퍼(200)는 입력 차동 증폭부(210), 제1 슬루 레이트 제어부(120), 제2 슬루 레이트 제어부(230), 그리고 출력 구동부(240)를 포함한다.2 is a view for explaining an output buffer for driving a liquid crystal according to the first embodiment of the present invention. Referring to this, the liquid crystal driving output buffer 200 includes an input differential amplifier 210, a first slew rate controller 120, a second slew rate controller 230, and an output driver 240.

입력 차동 증폭부(210)는 액정 패널의 채널로 전달될 화상 데이터의 반전 신호(Vi-) 및 비반전 신호(Vi+)를 입력하고, 반전 신호(Vi-)와 비반전 신호(Vi+)의 차이를 감지 증폭한다. 입력 차동 증폭부(210)는 엔모스 트랜지스터들(M1, M2), 피모스 트랜지스터들(M3, M4), 그리고 제1 전류원(Iref1)을 포함한다.The input differential amplifier 210 inputs the inverted signal Vi- and the non-inverted signal Vi + of the image data to be transmitted to the channel of the liquid crystal panel, and the difference between the inverted signal Vi- and the non-inverted signal Vi +. To detect and amplify. The input differential amplifier 210 includes NMOS transistors M1 and M2, PMOS transistors M3 and M4, and a first current source Iref1.

M3 및 M4 트랜지스터들은 전류 미러로 구성되는 데, 전원 전압(VDD)에 그 소스들이 연결되고 그 게이트들이 서로 연결되며 M3 트랜지스터의 게이트와 드레인이 서로 연결된다. M1 및 M2 트랜지스터들은 M3 및 M4 트랜지스터들의 드레인들이 그 드레인들에 각각 연결되고, 반전 신호(Vi-)와 비반전 신호(Vi+)가 그 게이트들에 각각 연결된다. 제1 전류원(Iref1)은 M1 및 M2 트랜지스터들의 소스들과 접지 전압(VSS) 사이에 연결되어, 입력 차동 증폭부(200)의 동작 전류원으로 작용한다.The M3 and M4 transistors are composed of current mirrors, whose sources are connected to the power supply voltage VDD, their gates are connected to each other, and the gate and drain of the M3 transistor are connected to each other. The M1 and M2 transistors have drains of the M3 and M4 transistors connected to their drains, respectively, and an inverted signal Vi- and a non-inverted signal Vi + are connected to their gates, respectively. The first current source Iref1 is connected between the sources of the M1 and M2 transistors and the ground voltage VSS to serve as an operating current source of the input differential amplifier 200.

제1 슬루 레이트 제어부(220)는 제1 전류원(Iref) 양단에 병렬 연결되어 입력 차동 증폭부(210)의 동작 전류를 제어한다. 제1 슬루 레이트 제어부(220)는 스위치(SW)와 제2 전류원(Isre)을 포함한다. 스위치(SW)는 입력 차동 증폭부(210)의 제1 전류원(Iref)의 일단에 그 일단이 연결되고, 액정 패널의 수평 동기 신호(SOE)에 응답하여 스위칭됩니다. 제2 전류원(Isre)은 스위치(SW)의 다른 일단과 제1 전류원(Iref1)의 다른 일단 사이에 연결되고, 제1 전류원(Iref1) 전류의 N(≥1)배 전류(N*Iref1)를 흘린다.The first slew rate controller 220 is connected in parallel to both ends of the first current source Iref to control the operating current of the input differential amplifier 210. The first slew rate controller 220 includes a switch SW and a second current source Isre. The switch SW is connected to one end of the first current source Iref of the input differential amplifier 210 and switched in response to the horizontal synchronization signal SOE of the liquid crystal panel. The second current source Isre is connected between the other end of the switch SW and the other end of the first current source Iref1, and N (≥1) times current N * Iref1 of the first current source Iref1 current. Shed.

스위치(SW)가 턴온되면, 제2 전류원(Isre)의 N*Iref1 전류가 제1 전류원(Iref1) 전류와 함께 입력 차동 증폭부(210)의 동작 전류로 사용된다. 이에 따라, 입력 차동 증폭부(210)의 동작 전류가 증가되어 입력 차동 증폭부(210)의 동작 속도가 빨라진다. 즉, 입력 차동 증폭부(210)의 동작 속도 향상으로 슬루 레이트가 향상된다.When the switch SW is turned on, the N * Iref1 current of the second current source Isre is used as the operating current of the input differential amplifier 210 together with the first current source Iref1 current. Accordingly, the operating current of the input differential amplifier 210 is increased to increase the operating speed of the input differential amplifier 210. That is, the slew rate is improved by improving the operation speed of the input differential amplifier 210.

여기에서, 스위치(SW)는 수평 동기 신호(SOE)에 응답하여 스위칭되는 것으로 설명되고 있으나, 이와는 달리 수평 동기 신호(SOE)로부터 발생되는 클럭 신호 (clk1)에 응답하여 스위칭될 수도 있다. 수평 동기 신호(SOE)와 클럭 신호(clk1)의 파형들은 도 3에 도시되어 있다.Here, the switch SW is described as being switched in response to the horizontal synchronization signal SOE. Alternatively, the switch SW may be switched in response to the clock signal clk1 generated from the horizontal synchronization signal SOE. The waveforms of the horizontal synchronization signal SOE and the clock signal clk1 are shown in FIG. 3.

도 3을 참조하면, 액정 패널의 수평 동기 신호(SOE)의 상승 에지에 응답하여 클럭 신호(clk1)가 소정의 하이레벨 펄스 구간을 갖도록 발생된다. 클럭 신호(clk1)의 하이레벨 펄스 구간(tsre) 동안에는 제1 전류원(Iref1)과 제2 전류원(Isre)의 전류가 합해진 Iref1+N*Iref1 전류가 입력 차동 증폭부(210)의 동작 전류(Ibias)로 나타나고, 클럭 신호(clk1)의 로우레벨 구간(tnormal)에는 제1 전류원(Iref1)의 전류가 입력 차동 증폭부(210)의 동작 전류(Ibias)로 나타난다.Referring to FIG. 3, the clock signal clk1 is generated to have a predetermined high level pulse period in response to the rising edge of the horizontal synchronization signal SOE of the liquid crystal panel. During the high level pulse period tsre of the clock signal clk1, the current Iref1 + N * Iref1, which is the sum of the currents of the first current source Iref1 and the second current source Isre, is the operating current Ibias of the input differential amplifier 210. In the low level section tnormal of the clock signal clk1, the current of the first current source Iref1 is represented by the operating current Ibias of the input differential amplifier 210.

다시, 도 2로 돌아가서, 제2 슬루 레이트 제어부(230)는 입력 차동 증폭부(210)의 출력(NX) 전압 레벨을 제어한다. 제2 슬루 레이트 제어부(230)는 피모스 트랜지스터(M5), 제3 전류원(Iref2) 그리고 커패시터(Cc)를 포함한다. M5 트랜지스터는 전원 전압이 그 소스에 연결되고 입력 차동 증폭부(210)의 출력(NX)이 그 게이트에 연결된다. 제3 전류원(Iref2)은 M5 트랜지스터의 드레인과 접지 전압(VSS) 사이에 연결된다. 커패시터(Cc)는 입력 차동 증폭부(210)의 출력(NX)과 M5 트랜지스터의 드레인 사이에 연결된다.2, the second slew rate controller 230 controls the output NX voltage level of the input differential amplifier 210. The second slew rate controller 230 includes a PMOS transistor M5, a third current source Iref2, and a capacitor Cc. The M5 transistor has a power supply voltage connected to its source and an output NX of the input differential amplifier 210 connected to its gate. The third current source Iref2 is connected between the drain of the M5 transistor and the ground voltage VSS. The capacitor Cc is connected between the output NX of the input differential amplifier 210 and the drain of the M5 transistor.

커패시터(Cc)는 입력 차동 증폭부(210)의 출력(NX) 전압 레벨 상승을 지연시키는 역활을 한다. 입력 차동 증폭부(210)의 출력(NX) 전압은 제1 전류원(Iref1)의 전류 크기에 의해 주로 결정되는 데, 제1 슬루 레이트 제어부(220)의 제2 전류원(Isre)에 의해서도 부가적으로 입력 차동 증폭부(210)의 출력(NX) 전압 레벨이 결정된다.The capacitor Cc serves to delay the rise of the output NX voltage level of the input differential amplifier 210. The output NX voltage of the input differential amplifier 210 is mainly determined by the current magnitude of the first current source Iref1, and is additionally determined by the second current source Isre of the first slew rate controller 220. The output NX voltage level of the input differential amplifier 210 is determined.

출력 구동부(240)는 입력 차동 증폭부(210)의 출력(NX)에 응답하여 출력 신호(VOUT)를 발생한다. 출력 신호(VOUT)는 액정 패널의 채널로 전달된다. 출력 구동부(240)는 전원 전압(VDD)이 그 소스에 연결되고, 입력 차동 증폭부(210)의 출력(NX)이 그 게이트에 연결되는 피모스 트랜지스터(M6)와, 피모스 트랜지스터(M6)의 드레인과 접지 전압(VSS) 사이에 연결되는 제4 전류원(Iref3)을 포함한다.The output driver 240 generates an output signal VOUT in response to the output NX of the input differential amplifier 210. The output signal VOUT is transmitted to the channel of the liquid crystal panel. The output driver 240 includes a PMOS transistor M6 and a PMOS transistor M6 having a power supply voltage VDD connected to a source thereof, and an output NX of the input differential amplifier 210 connected to a gate thereof. And a fourth current source Iref3 connected between the drain and the ground voltage VSS.

이러한 액정 구동용 출력 버퍼(200)는 화상 데이터의 반전 신호(Vi-) 및 비반전 신호(Vi+)를 감지 증폭하여 출력 신호(VOUT)를 발생하고, 출력 신호(VOUT)를 액정 패널의 채널로 전달한다. 출력 버퍼(200)는 슬루 레이트 향상을 위하여, 수평 동기 신호(SOE)의 상승 에지에 응답하여 발생되는 클럭 신호(clk1)의 소정의 펄스 구간 동안만 입력 차동 증폭부(210)의 동작 전류를 증대시킨다. 즉, 출력 버퍼(200)의 출력 신호(VOUT)가 천이(transition)하는 구간에서만 전류 소모가 많아진다. 따라서, 출력 버퍼(200)는 전체적인 전류 소모를 증가시키지 않으면서 슬루 레이트를 향상시킨다.The liquid crystal driving output buffer 200 senses and amplifies the inverted signal Vi- and the non-inverted signal Vi + of the image data to generate an output signal VOUT, and converts the output signal VOUT into a channel of the liquid crystal panel. To pass. The output buffer 200 increases the operating current of the input differential amplifier 210 only during a predetermined pulse period of the clock signal clk1 generated in response to the rising edge of the horizontal synchronization signal SOE to improve the slew rate. Let's do it. That is, the current consumption increases only in the section where the output signal VOUT of the output buffer 200 transitions. Thus, the output buffer 200 improves the slew rate without increasing the overall current consumption.

도 4는 본 발명의 제2 실시예에 따른 제1 슬루레이트 제어부(220)의 구체적인 회로 다이어그램이다. 도 4를 참조하면, 입력 차동 증폭부(210)의 NA 노드와 접지 전압(VSS) 사이에 바이어스 전압에 게이팅되는 엔모스 트랜지스터(401)가 연결된다. 엔모스 트랜지스터(401)는 제1 전류원(Iref1)으로 작용한다. 제1 슬루레이트 제어부(220)는 입력 차동 증폭부(210)의 NA 노드와 접지 전압(VSS) 사이에 직렬 연결되는 스위치(403)와 엔모스 트랜지스터(402)를 포함한다. 엔모스 트랜지스터(402)는 바이어스 전압에 게이팅된다. 스위치(403)은 제1 클럭 신호(clk1)에 응답 하여 온/오프되는 데, 제1 클럭 신호(clk1)에 게이팅되는 엔모스 트랜지스터(402)로 구현할 수 있다.4 is a detailed circuit diagram of the first slew rate controller 220 according to the second embodiment of the present invention. Referring to FIG. 4, an NMOS transistor 401 gated to a bias voltage is connected between the NA node of the input differential amplifier 210 and the ground voltage VSS. The NMOS transistor 401 serves as the first current source Iref1. The first slew rate controller 220 includes a switch 403 and an NMOS transistor 402 connected in series between the NA node of the input differential amplifier 210 and the ground voltage VSS. NMOS transistor 402 is gated to the bias voltage. The switch 403 is turned on / off in response to the first clock signal clk1, and may be implemented as the NMOS transistor 402 gated to the first clock signal clk1.

도 5는 본 발명의 제3 실시예에 따른 제1 슬루레이트 제어부(220)의 구체적인 회로 다이어그램이다. 도 5를 참조하면, 입력 차동 증폭부(210)의 NA 노드와 접지 전압(VSS) 사이에 바이어스 전압에 게이팅되는 엔모스 트랜지스터(501)가 연결된다. 엔모스 트랜지스터(501)는 제1 전류원(Iref1)으로 작용한다. 제1 슬루레이트 제어부(220)는 입력 차동 증폭부(210)의 NA 노드와 접지 전압(VSS) 사이에 연결되는 엔모스 트랜지스터(502)와, 제1 클럭 신호(clk1)에 응답하여 바이어스 전압을 엔모스 트랜지스터(502)의 게이트로 연결시키는 제1 스위치(503)와, 그리고 제2 클럭 신호(clk2)에 응답하여 접지 전압(VSS)을 엔모스 트랜지스터(502)의 게이트로 연결시키는 제2 스위치(504)를 포함한다.5 is a detailed circuit diagram of the first slew rate controller 220 according to the third embodiment of the present invention. Referring to FIG. 5, an NMOS transistor 501 is gated between a NA node of the input differential amplifier 210 and a ground voltage VSS. The NMOS transistor 501 serves as the first current source Iref1. The first slew rate controller 220 applies a bias voltage in response to the NMOS transistor 502 connected between the NA node of the input differential amplifier 210 and the ground voltage VSS, and the first clock signal clk1. A first switch 503 connected to the gate of the NMOS transistor 502, and a second switch connecting the ground voltage VSS to the gate of the NMOS transistor 502 in response to the second clock signal clk2. 504.

도 4 및 도 5의 제1 슬루레이트 제어부(220)의 동작은 도 6 및 도 7의 타이밍 다이어그램으로 설명된다. 도 6을 참조하면, 액정 패널의 수평 동기 신호(SOE)의 상승 에지에 응답하여, 제1 클럭 신호(clk1)가 소정의 하이레벨 펄스 구간을 갖도록 발생되고, 제2 클럭 신호(clk2)는 제1 클럭 신호(clk1)와는 반대의 로직 레벨로 발생된다. 도 7을 참조하면, 액정 패널의 수평 동기 신호(SOE)의 하강 에지에 응답하여, 제1 클럭 신호(clk1)가 소정의 하이레벨 펄스 구간을 갖도록 발생되고, 제2 클럭 신호(clk2)는 제1 클럭 신호(clk1)와는 반대의 로직 레벨로 발생된다.Operations of the first slew rate controller 220 of FIGS. 4 and 5 are described with the timing diagrams of FIGS. 6 and 7. Referring to FIG. 6, in response to the rising edge of the horizontal synchronization signal SOE of the liquid crystal panel, the first clock signal clk1 is generated to have a predetermined high level pulse period, and the second clock signal clk2 is generated by the second clock signal clk2. It is generated at a logic level opposite to the one clock signal clk1. Referring to FIG. 7, in response to the falling edge of the horizontal synchronization signal SOE of the liquid crystal panel, the first clock signal clk1 is generated to have a predetermined high level pulse period, and the second clock signal clk2 is generated. It is generated at a logic level opposite to the one clock signal clk1.

도 6 및 도 7의 타이밍 다이어그램을 이용하여, 제1 클럭 신호(clk1)의 하이레벨 펄스 구간 및 제2 클럭 신호(clk2)의 로우레벨 펄스 구간 동안(tsre)에는 제1 전류원(Iref1)과 제2 전류원(Isre)의 전류가 합해진 Iref1+N*Iref1 전류가 입력 차동 증폭부(210)의 동작 전류(Ibias)로 나타나고, 제1 클럭 신호(clk1)의 로우레벨 구간 및 제2 클럭 신호(clk2)의 하이레벨 펄스 구간 동안(tnormal)에는 제1 전류원(Iref1)의 전류만이 입력 차동 증폭부(210)의 동작 전류(Ibias)로 나타난다.6 and 7, during the high level pulse period of the first clock signal clk1 and the low level pulse period tsre of the second clock signal clk2, the first current source Iref1 and the first current signal are generated. The Iref1 + N * Iref1 currents of which the currents of the two current sources Isre are represented as the operating currents Ibias of the input differential amplifier 210, and the low level period of the first clock signal clk1 and the second clock signal clk2. During the high level pulse period (tnormal), only the current of the first current source Iref1 is represented as the operating current Ibias of the input differential amplifier 210.

도 8은 본 발명의 제4 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다. 도 8을 참조하면, 액정 구동용 출력 버퍼(800)는 입력 차동 증폭부(810), 제1 슬루 레이트 제어부(820), 제2 슬루 레이트 제어부(830), 그리고 출력 구동부(840)를 포함한다. 제2 슬루 레이트 제어부(830)와 출력 구동부(840)는 도 2의 제2 슬루 레이트 제어부(230)와 출력 구동부(240)와 서로 상보적인(complementary) 관계에 있는 회로로 서로 유사하므로 설명의 중복을 피하기 구체적인 설명은 생략된다.8 is a view for explaining an output buffer for driving a liquid crystal according to a fourth embodiment of the present invention. Referring to FIG. 8, the liquid crystal driving output buffer 800 includes an input differential amplifier 810, a first slew rate controller 820, a second slew rate controller 830, and an output driver 840. . Since the second slew rate controller 830 and the output driver 840 are similar to each other in a complementary relationship with the second slew rate controller 230 and the output driver 240 of FIG. Specific descriptions to avoid are omitted.

입력 차동 증폭부(810)는 전원 전압(VDD)에 연결되는 제1 전류원(Iref1)과, 화상 데이터의 반전 신호(Vi-) 및 비반전 신호(Vi+)를 입력하는 M81 및 M82 트랜지스터들과, 그리고 전류 미러를 형성하는 M83 및 M84 트랜지스터들을 포함한다. M81 및 M82 트랜지스터들의 소스들은 제1 전류원(Iref1)과 연결되고, 그 드레인들은 각각 M83 및 M84 트랜지스터들의 드레인들과 연결된다. The input differential amplifier 810 may include a first current source Iref1 connected to a power supply voltage VDD, M81 and M82 transistors for inputting an inverted signal Vi− and a non-inverted signal Vi + of image data; And M83 and M84 transistors forming a current mirror. Sources of the M81 and M82 transistors are connected to the first current source Iref1, and the drains thereof are connected to the drains of the M83 and M84 transistors, respectively.

제1 슬루 레이트 제어부(820)는 제1 전류원(Iref) 양단에 병렬 연결되어 입력 차동 증폭부(810)의 동작 전류를 제어한다. 제1 슬루 레이트 제어부(820)는 제1 클럭 신호에 온/오프되는 스위치(SW)와 제1 전류원(Iref1) 전류의 N(≥1)배 전류(N*Iref1)를 흘리는 제2 전류원(Isre)을 포함한다. 제1 클럭 신호(clk1)에 의해 스 위치(SW)가 온되면, 제2 전류원(Isre)의 N*Iref1 전류가 제1 전류원(Iref1) 전류와 함께 입력 차동 증폭부(810)의 동작 전류로 사용된다. 이에 따라, 입력 차동 증폭부(810)의 동작 전류가 증가되어 입력 차동 증폭부(810)의 동작 속도가 빨라진다. 즉, 입력 차동 증폭부(810)의 동작 속도 향상으로 슬루 레이트가 향상된다.The first slew rate controller 820 is connected in parallel to both ends of the first current source Iref to control the operating current of the input differential amplifier 810. The first slew rate controller 820 is a switch SW that is turned on / off to the first clock signal and a second current source Isre flowing N (≥1) times current N * Iref1 of the current of the first current source Iref1. ). When the switch SW is turned on by the first clock signal clk1, the N * Iref1 current of the second current source Isre becomes the operating current of the input differential amplifier 810 together with the first current source Iref1 current. Used. Accordingly, the operating current of the input differential amplifier 810 is increased to increase the operating speed of the input differential amplifier 810. That is, the slew rate is improved by improving the operation speed of the input differential amplifier 810.

도 9는 본 발명의 제5 실시예에 따른 제1 슬루 레이트 제어부(820)의 구체적인 회로 다이어그램이다. 도 9를 참조하면, 전원 전압(VDD)과 입력 차동 증폭부(810)의 NB 노드 사이에 바이어스 전압에 게이팅되는 피모스 트랜지스터(901)가 연결된다. 피모스 트랜지스터(901)는 제1 전류원(Iref1)으로 작용한다. 제1 슬루레이트 제어부(820)는 전원 전압(VDD)과 입력 차동 증폭부(210)의 NA 노드 사이에 직렬 연결되는 피모스 트랜지스터(902)와 스위치(903)를 포함한다. 엔모스 트랜지스터(902)는 바이어스 전압에 게이팅된다. 스위치(903)는 제2 클럭 신호(clk2)에 응답하여 온/오프되는 데, 제2 클럭 신호(clk2)에 게이팅되는 피모스 트랜지스터로 구현할 수 있다.9 is a detailed circuit diagram of the first slew rate controller 820 according to the fifth embodiment of the present invention. Referring to FIG. 9, a PMOS transistor 901 gated to a bias voltage is connected between a power supply voltage VDD and an NB node of an input differential amplifier 810. The PMOS transistor 901 serves as the first current source Iref1. The first slew rate controller 820 includes a PMOS transistor 902 and a switch 903 connected in series between the power supply voltage VDD and the NA node of the input differential amplifier 210. NMOS transistor 902 is gated to the bias voltage. The switch 903 is turned on / off in response to the second clock signal clk2, and may be implemented as a PMOS transistor gated to the second clock signal clk2.

도 10는 본 발명의 제6 실시예에 따른 제1 슬루레이트 제어부(220)의 구체적인 회로 다이어그램이다. 도 10을 참조하면, 전원 전압(VDD)과 입력 차동 증폭부(810)의 NB 노드 사이에 바이어스 전압에 게이팅되는 피모스 트랜지스터(1001)가 연결된다. 피모스 트랜지스터(1001)는 제1 전류원(Iref1)으로 작용한다. 제1 슬루레이트 제어부(820)는 전원 전압(VDD)과 입력 차동 증폭부(810)의 NB 노드 사이에 연결되는 피모스 트랜지스터(502)와, 제2 클럭 신호(clk2)에 응답하여 바이어스 전압을 피모스 트랜지스터(1002)의 게이트로 연결시키는 제1 스위치(1003)와, 그리고 제1 클럭 신호(clk1)에 응답하여 전원 전압(VDD)을 피모스 트랜지스터(1002)의 게이트로 연결시키는 제2 스위치(1004)를 포함한다. 제1 및 제2 스위치들(1003, 1004)은 제2 클럭 신호(clk2) 및 제1 클럭 신호(clk1)에 게이팅되는 피모스 트랜지스터들로 구현할 수 있다.10 is a detailed circuit diagram of the first slew rate controller 220 according to the sixth embodiment of the present invention. Referring to FIG. 10, a PMOS transistor 1001 gated to a bias voltage is connected between a power supply voltage VDD and an NB node of an input differential amplifier 810. The PMOS transistor 1001 serves as the first current source Iref1. The first slew rate controller 820 controls the bias voltage in response to the PMOS transistor 502 connected between the power supply voltage VDD and the NB node of the input differential amplifier 810 and the second clock signal clk2. A first switch 1003 connected to the gate of the PMOS transistor 1002, and a second switch connecting the power supply voltage VDD to the gate of the PMOS transistor 1002 in response to the first clock signal clk1. 1004. The first and second switches 1003 and 1004 may be implemented as PMOS transistors gated to the second clock signal clk2 and the first clock signal clk1.

도 9 및 도 10의 제1 슬루 레이트 제어부(820)의 동작은 앞서 설명한 도 6 및 도 7의 타이밍 다이어그램으로 설명된다. 제1 클럭 신호(clk1)의 하이레벨 펄스 구간 및 제2 클럭 신호(clk2)의 로우레벨 펄스 구간 동안(tsre)에는 제1 전류원(Iref1)과 제2 전류원(Isre)의 전류가 합해진 Iref1+N*Iref1 전류가 입력 차동 증폭부(210)의 동작 전류(Ibias)로 나타나고, 제1 클럭 신호(clk1)의 로우레벨 구간 및 제2 클럭 신호(clk2)의 하이레벨 펄스 구간 동안(tnormal)에는 제1 전류원(Iref1)의 전류만이 입력 차동 증폭부(210)의 동작 전류(Ibias)로 나타난다.Operations of the first slew rate controller 820 of FIGS. 9 and 10 are described with the timing diagrams of FIGS. 6 and 7 described above. During the high level pulse period of the first clock signal clk1 and the low level pulse period of the second clock signal clk2 (tsre), the currents of the first current source Iref1 and the second current source Isre sum up Iref1 + N * Iref1 current is represented as the operating current Ibias of the input differential amplifier 210, and during the low level period of the first clock signal clk1 and the high level pulse period of the second clock signal clk2 (tnormal) Only the current of one current source Iref1 is represented as the operating current Ibias of the input differential amplifier 210.

도 11은 본 발명의 제7 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다. 도 11을 참조하면, 액정 구동용 출력 버퍼(1100)는 입력부(1110), 슬루 제어부(1120), 그리고 바이어스 제어부(1130)를 포함한다.11 is a view for explaining an output buffer for driving a liquid crystal according to a seventh embodiment of the present invention. Referring to FIG. 11, the liquid crystal driving output buffer 1100 includes an input unit 1110, a slew control unit 1120, and a bias control unit 1130.

입력부(1110)는 입력 신호(Vin)를 그 게이트들로 수신하는 M1, M2 트랜지스터들을 포함한다.The input unit 1110 includes M1 and M2 transistors that receive an input signal Vin to its gates.

슬루 제어부(1120)는 M1 및 M2 트랜지스터들의 소스들과 접지 전압(VSS) 사이에 연결되는 제1 전류원(Iref1)과, 제1 전류원(Iref) 양단에 병렬 연결되는 스위치(SW)와 제2 전류원(Isre)을 포함한다. 슬루 제어부(1120)는 앞서 설명한 도 4 또는 도 5의 슬루 제어부(220)와 거의 동일하다.The slew control unit 1120 includes a first current source Iref1 connected between the sources of the M1 and M2 transistors and the ground voltage VSS, and a switch SW and a second current source connected in parallel across the first current source Iref. (Isre). The slew control unit 1120 is substantially the same as the slew control unit 220 of FIG. 4 or 5 described above.

바이어스 제어부(1130)는 전원 전압(VDD)과 접지 전압 사이에 2개의 브랜치를 포함한다. 제1 브랜치(1131)는 전원 전압(VDD)과 접지 전압 사이에 직렬 연결되는 M3, M4 트랜지스터들, I1 전류원, 그리고 M5, M6 트랜지스터들을 포함하고, 제2 브랜치(1132)는 전원 전압(VDD)과 접지 전압 사이에 직렬 연결되는 M7, M8 트랜지스터들, I2 전류원, 그리고 M9, M10 트랜지스터들을 포함한다.The bias control unit 1130 includes two branches between the power supply voltage VDD and the ground voltage. The first branch 1131 includes M3 and M4 transistors, an I1 current source, and M5 and M6 transistors connected in series between the power supply voltage VDD and the ground voltage, and the second branch 1132 includes the power supply voltage VDD. M7 and M8 transistors, an I2 current source, and M9 and M10 transistors connected in series between the ground and ground voltages.

M3, M7 트랜지스터들의 게이트는 제1 바이어스 전압(Vbias1)에 연결되고, M4, M8 트랜지스터들의 게이트는 제2 바이어스 전압(Vbias2)에 연결되고, M5, M9 트랜지스터들의 게이트는 제3 바이어스 전압(Vbias3)에 연결되고, M6, M10 트랜지스터들의 게이트는 제4 바이어스 전압(Vbias4)에 연결된다. 제1 내지 제4 바이어스 전압들(Vbias1 ~Vbias4)은 전원 전압(VDD)으로부터 소정의 문턱 전압 만큼씩 강하된 전압 레벨을 갖는다. 제1 브랜치(1131)는 M2 트랜지스터의 소스와 연결되고, 제2 브랜치(1132)는 M1 트랜지스터의 소스와 연결된다.Gates of the M3 and M7 transistors are connected to the first bias voltage Vbias1, gates of the M4 and M8 transistors are connected to the second bias voltage Vbias2, and gates of the M5 and M9 transistors are connected to the third bias voltage Vbias3. The gates of the M6 and M10 transistors are connected to the fourth bias voltage Vbias4. The first to fourth bias voltages Vbias1 to Vbias4 have a voltage level lowered by a predetermined threshold voltage from the power supply voltage VDD. The first branch 1131 is connected to the source of the M2 transistor, and the second branch 1132 is connected to the source of the M1 transistor.

이러한 액정 구동용 출력 버퍼(1100)는 제1 클럭 신호(clk1)에 의해 스위치(SW)가 온되면, 제2 전류원(Isre)의 N*Iref1 전류가 제1 전류원(Iref1) 전류와 함께 입력부(1110)의 동작 전류로 사용된다. 이에 따라, 입력부(1110)의 동작 전류가 증가되어 입력부(1110)의 동작 속도가 빨라짐에 따라 슬루 레이트가 향상된다.When the switch SW is turned on by the first clock signal clk1, the N * Iref1 current of the second current source Isre is input together with the first current source Iref1 current. 1110 is used as the operating current. Accordingly, as the operating current of the input unit 1110 is increased and the operating speed of the input unit 1110 is increased, the slew rate is improved.

도 12는 본 발명의 제8 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다. 도 12를 참조하면, 액정 구동용 출력 버퍼(1200)는 도 11의 출력 버퍼(1100)와 동일하게 입력부(1210), 슬루 제어부(1220), 그리고 바이어스 제어부(1230)를 포함한다. 다만, 슬루 제어부(1220)가 전원 전압(VDD)과 M1, M2 트랜지스 터들의 소스에 연결되고, 제1 브랜치(1231)는 M1 트랜지스터의 드레인과 연결되고, 제2 브랜치(1232)는 M2 트랜지스터의 드레인과 연결된다는 점에서 차이가 있다. 슬루 제어부(1220)는 앞서 설명한 도 9 또는 도 10의 슬루 제어부(820)와 동일하다.12 is a view for explaining an output buffer for driving a liquid crystal according to an eighth embodiment of the present invention. Referring to FIG. 12, the liquid crystal driving output buffer 1200 includes an input unit 1210, a slew control unit 1220, and a bias control unit 1230 similarly to the output buffer 1100 of FIG. 11. However, the slew control unit 1220 is connected to the power supply voltage VDD and the sources of the M1 and M2 transistors, the first branch 1231 is connected to the drain of the M1 transistor, and the second branch 1232 is the M2 transistor. The difference is that it is connected to the drain of. The slew control unit 1220 is the same as the slew control unit 820 of FIG. 9 or 10.

도 13은 본 발명의 제9 실시예에 따른 액정 구동용 출력 버퍼를 설명하는 도면이다. 도 13을 참조하면, 액정 구동용 출력 버퍼(1300)는 입력부(1310), 제1 스루 제어부(1320), 제2 슬루 제어부(1330), 그리고 바이어스 제어부(1340)를 포함한다.FIG. 13 is a view for explaining an output buffer for driving a liquid crystal according to a ninth embodiment of the present invention. FIG. Referring to FIG. 13, the liquid crystal driving output buffer 1300 includes an input unit 1310, a first through control unit 1320, a second slew control unit 1330, and a bias control unit 1340.

입력부(1310)는 입력 신호(Vin)를 그 게이트들로 수신하는 M1a, M2a, M1b, M2b 트랜지스터들을 포함한다.The input unit 1310 includes M1a, M2a, M1b, and M2b transistors that receive an input signal Vin to its gates.

제1 슬루 제어부(1320)는 전원 전압(VDD)과 M1b, M2b 트랜지스터들의 소스와 연결되고, 제2 슬루 제어부(1330)는 M1a, M2a 트랜지스터들의 소스와 접지 전압(VSS) 사이에 연결된다. 제1 슬루 제어부(1320)는 앞서 설명한 도 9 또는 도 10의 슬루 제어부(820)와 동일하고, 제2 슬루 제어부(1320)는 앞서 설명한 도 4 또는 도 5의 슬루 제어부(220)와 거의 동일하다.The first slew control unit 1320 is connected to the source voltage VDD and the source of the M1b and M2b transistors, and the second slew control unit 1330 is connected between the source of the M1a and M2a transistors and the ground voltage VSS. The first slew control unit 1320 is the same as the slew control unit 820 of FIG. 9 or 10, and the second slew control unit 1320 is substantially the same as the slew control unit 220 of FIG. 4 or 5. .

바이어스 제어부(1340)는 앞서 설명한 도 11의 바이어스 제어부(1140)와 거의 동일하다. 다만, 제1 브랜치(1341)에 M2a 트랜지스터의 소스 및 M2b 트랜지스터의 드레인이 연결되고, 제2 브랜치(1342)에 M1a 트랜지스터의 소스 및 M1b 트랜지스터의 드레인이 연결된다는 점에서 차이가 있다.The bias control unit 1340 is substantially the same as the bias control unit 1140 of FIG. 11 described above. However, there is a difference in that the source of the M2a transistor and the drain of the M2b transistor are connected to the first branch 1341, and the source of the M1a transistor and the drain of the M1b transistor are connected to the second branch 1342.

출력 버퍼(1300)는 입력부(1310)의 동작 전류가 제1 슬루 제어부(1320) 및 제2 슬루 제어부(1330)에 의해 증가되어 입력부(1310)의 동작 속도가 빨라짐에 따 라 슬루 레이트가 향상된다. In the output buffer 1300, the operating current of the input unit 1310 is increased by the first slew control unit 1320 and the second slew control unit 1330, thereby increasing the operating speed of the input unit 1310, thereby improving the slew rate. .

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 본 발명의 액정 구동용 출력 버퍼는 슬루 레이트 제어부에 의해 입력 차동 증폭부의 동작 전류를 증대시켜 출력 버퍼의 슬루 레이트 및 동작 속도를 향상시킨다. 또한, 입력 차동 증폭부의 동작 전류는 출력 데이터의 천이 구간 동안, 즉 수평 동기 신호의 상승 에지에 응답하여 발생되는 클럭 신호의 소정의 펄스 구간 동안에만 증대되기 때문에, 출력 버퍼의 전체적인 전류 소모를 증가시키지 않는다.The above-described liquid crystal drive output buffer of the present invention increases the operating current of the input differential amplifier by the slew rate controller to improve the slew rate and the operating speed of the output buffer. In addition, since the operating current of the input differential amplifier is increased only during the transition period of the output data, that is, during the predetermined pulse period of the clock signal generated in response to the rising edge of the horizontal synchronization signal, it does not increase the overall current consumption of the output buffer. Do not.

Claims (16)

액정 패널의 채널을 구동하는 고속 구동회로에 있어서.In a high speed drive circuit for driving channels of a liquid crystal panel. 상기 액정 패널의 채널로 전달될 화상 데이터의 반전 신호 및 비반전 신호를 수신하여 그 차이를 감지 증폭하며 제1전류원을 구비하는 입력 차동 증폭부: 및An input differential amplifier which receives an inverted signal and a non-inverted signal of image data to be transmitted to a channel of the liquid crystal panel, senses and amplifies the difference, and includes a first current source; and 상기 입력 차동 증폭부의 동작 전류를 제어하는 슬루레이트 제어부를 구비하고,Slew rate control unit for controlling the operating current of the input differential amplifier; 상기 슬루레이트 제어부는, The slew rate control unit, 제1클럭신호에 응답하여 동작하며 일 단자가 상기 제1전류원의 일 단자에 연결된 스위치; 및 A switch operating in response to a first clock signal and having one terminal connected to one terminal of the first current source; And 일 단자가 상기 스위치의 다른 일 단자에 연결되고 다른 일 단자가 상기 제1전류원의 다른 일 단자에 연결된 제2전류원을 구비하며, A second current source having one terminal connected to the other terminal of the switch and the other terminal connected to the other terminal of the first current source, 상기 제1클럭신호는 액정 패널의 제어신호 중 하나를 이용하여 생성시킨 신호인 것을 특징으로 하는 고속 구동회로. And the first clock signal is a signal generated by using one of the control signals of the liquid crystal panel. 제1항에 있어서, 상기 액정 패널의 제어 신호는The method of claim 1, wherein the control signal of the liquid crystal panel 상기 액정 패널의 수평 동기 신호 또는 상기 수평 동기 신호의 에지에 응답하여 소정의 펄스 구간을 갖는 클럭 신호인 것을 특징으로 하는 고속 구동회로.And a clock signal having a predetermined pulse section in response to a horizontal synchronizing signal of the liquid crystal panel or an edge of the horizontal synchronizing signal. 제1항에 있어서, The method of claim 1, 상기 제1전류원 및 상기 제2전류원은 바이어스 전압에 응답하여 동작하며, The first current source and the second current source operate in response to a bias voltage, 상기 제2전류원은 상기 제1전류원에 흐르는 전류의 양에 비해 N(≥1)배 전류를 흘리는 것을 특징으로 하는 고속 구동회로. The second current source is a high-speed drive circuit, characterized in that the current flows N (≥ 1) times the amount of the current flowing in the first current source. 액정 패널의 채널을 구동하는 고속 구동회로에 있어서, In the high speed driving circuit for driving the channel of the liquid crystal panel, 상기 액정 패널의 채널로 전달될 화상 데이터의 반전 신호 및 비반전 신호를 수신하여 그 차이를 감지 증폭하며 바이어스 전압에 응답하여 동작하는 제1전류원을 구비하는 입력 차동 증폭부: 및 An input differential amplifier comprising a first current source that receives an inverted signal and a non-inverted signal of image data to be transmitted to a channel of the liquid crystal panel, senses and amplifies a difference, and operates in response to a bias voltage; and 상기 입력 차동 증폭부의 동작 전류를 제어하는 슬루레이트 제어부를 구비하고,Slew rate control unit for controlling the operating current of the input differential amplifier; 상기 슬루레이트 제어부는, The slew rate control unit, 일 단자가 상기 제1전류원의 일 단자에 연결되고 다른 일 단자가 상기 제1전류원의 다른 일 단자에 연결된 제2전류원; A second current source having one terminal connected to one terminal of the first current source and the other terminal connected to the other terminal of the first current source; 제1클럭신호에 응답하여 상기 바이어스 전압을 상기 제2전류원의 또 다른 일 단자로 스위칭하는 제1스위치; 및 A first switch for switching the bias voltage to another terminal of the second current source in response to a first clock signal; And 제2클럭신호에 응답하여 접지전압을 상기 제2전류원의 또 다른 일 단자로 스위칭하는 제2스위치를 구비하며, A second switch for switching a ground voltage to another terminal of the second current source in response to a second clock signal, 상기 제1클럭신호 및 상기 제2클럭신호는 상기 액정 패널의 수평동기신호 또는 상기 수평동기신호의 에지에 응답하여 결정되는 소정의 펄스 구간을 갖는 신호들일 것을 특징으로 하는 고속 구동회로. The first clock signal and the second clock signal are signals having a predetermined pulse interval determined in response to the horizontal synchronization signal of the liquid crystal panel or the edge of the horizontal synchronization signal. 제4항에 있어서, The method of claim 4, wherein 상기 제1클럭신호와 상기 제2클럭신호는 위상이 서로 반대되는 것을 특징으로 하는 고속 구동회로.And the first clock signal and the second clock signal are out of phase with each other. 제4항에 있어서, The method of claim 4, wherein 상기 제2전류원은 상기 제1전류원에 비해 N(≥1)배 전류를 흘리는 것을 특징으로 하는 고속 구동회로.The second current source is a high-speed drive circuit, characterized in that for passing N (≥ 1) times the current compared to the first current source. 액정 패널의 채널을 구동하는 고속 구동회로에 있어서, In the high speed driving circuit for driving the channel of the liquid crystal panel, 복수 개의 바이어스 전압에 응답하여 제1전압(Vout) 및 제2전압(V1)을 출력하는 바이어스 제어부; A bias controller configured to output a first voltage Vout and a second voltage V1 in response to the plurality of bias voltages; 일 단자가 상기 제1전압(Vout)에 연결되고 게이트에 화상 데이터(Vin+)가 입력되는 제1트랜지스터(M1) 및 일 단자가 상기 제2전압(V1)에 연결되고 게이트에 상기 화상데이터의 위상을 반전시킨 데이터가 입력되는 제2트랜지스터를 구비하는 입력부; 및 The first transistor M1 having one terminal connected to the first voltage Vout and the image data Vin + is input to the gate, and the one terminal connected to the second voltage V1 and the phase of the image data at the gate An input unit including a second transistor to which data inverted is inputted; And 제1클럭신호에 응답하여 동작하며 일 단자가 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 일 단자에 공통으로 연결되며 다른 일 단자가 제1전원전압에 연결된 슬루레이트 제어부를 구비하며, And a slew rate control unit operating in response to a first clock signal and having one terminal connected in common to the other terminal of the first transistor and the second transistor and the other terminal connected to the first power supply voltage. 상기 제1클럭신호는 상기 액정 패널의 수평동기신호이거나 상기 수평동기신호로를 이용하여 생성시킨 신호인 것을 특징으로 하는 고속 구동회로. And the first clock signal is a horizontal synchronization signal of the liquid crystal panel or a signal generated using the horizontal synchronization signal path. 제7항에 있어서, 상기 슬루레이트 제어부(1120)는, The method of claim 7, wherein the slew rate control unit 1120, 일 단자가 상기 제1트랜지스터의 다른 일 단자 및 상기 제2트랜지스터의 다른 일 단자에 공통으로 연결되고 다른 일 단자가 상기 제1전원전압에 연결된 제1전류원; A first current source having one terminal connected in common to the other terminal of the first transistor and the other terminal of the second transistor and the other terminal connected to the first power voltage; 상기 제1클럭신호에 응답하여 스위칭하며 일 단자가 상기 제1전류원의 일 단자에 연결된 스위치; 및 A switch switched in response to the first clock signal and having one terminal connected to one terminal of the first current source; And 일 단자가 상기 스위치의 다른 일 단자에 연결되고 다른 일 단자가 상기 제1전원전압에 연결된 제2전류원을 구비하는 것을 특징으로 하는 고속 구동회로. And a second current source having one terminal connected to the other terminal of the switch and the other terminal connected to the first power supply voltage. 제8항에 있어서, 상기 제2 전류원은The method of claim 8, wherein the second current source is 상기 제1 전류원 전류의 N(≥1)배 전류를 흘리는 것을 특징으로 하는 고속 구동회로.And a N (≥1) times current of the first current source current. 제7항에 있어서, 상기 슬루레이트 제어부(1120)는, The method of claim 7, wherein the slew rate control unit 1120, 일 단자가 상기 제1트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 제1전원전압에 연결되며 또 다른 일 단자가 바이어스 전압에 연결된 제1전류원; A first current source having one terminal connected to the other terminal of the first transistor, the other terminal connected to the first power supply voltage, and the other terminal connected to the bias voltage; 일 단자가 상기 제1트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 제1전원전압에 연결된 제2전류원; A second current source having one terminal connected to the other terminal of the first transistor and the other terminal connected to the first power supply voltage; 상기 제1클럭신호에 응답하여 상기 바이어스 전압을 상기 제2전류원의 또 다른 일 단자로 스위칭하는 제1스위치; 및 A first switch for switching the bias voltage to another terminal of the second current source in response to the first clock signal; And 제2클럭신호에 응답하여 상기 제1전원전압을 상기 제2전류원의 또 다른 일 단자로 스위칭하는 제2스위치를 구비하고, A second switch for switching the first power supply voltage to another terminal of the second current source in response to a second clock signal; 상기 제1클럭신호 및 상기 제2클럭신호의 위상은 서로 반대인 것을 특징으로 하는 고속 구동회로. And the phases of the first clock signal and the second clock signal are opposite to each other. 제10항에 있어서, 상기 제2 전류원은The method of claim 10, wherein the second current source is 상기 제1 전류원 전류의 N(≥1)배 전류를 흘리는 것을 특징으로 하는 고속 구동회로.And a N (≥1) times current of the first current source current. 제7항에 있어서, The method of claim 7, wherein 상기 입력부는 일 단자가 상기 제1트랜지스터 및 상기 제2트랜지스터의 공통단자에 연결되고 게이트에 상기 화상데이터가 입력되는 제3트랜지스터 및 일 단자가 상기 제1트랜지스터 및 상기 제2트랜지스터의 공통단자에 연결되고 게이트에 상기 화상데이터의 위상을 반전시킨 데이터가 인가되는 제4트랜지스터를 더 구비하고, The input unit has one terminal connected to a common terminal of the first transistor and the second transistor, and a third transistor and one terminal of which the image data is input to a gate are connected to a common terminal of the first transistor and the second transistor. And a fourth transistor to which the data in which the phase of the image data is inverted is applied to the gate, 상기 슬루레이트 제어부는 상기 제1클럭신호에 응답하여 동작하며 일 단자가 상기 제3트랜지스터의 다른 일 단자 및 상기 제4트랜지스터의 다른 일 단자에 공통으로 연결되며 다른 일 단자가 제2전원전압에 연결된 슬루레이트 제어회로(1320)를 더 구비하는 것을 특징으로 하는 고속 구동회로.The slew rate controller operates in response to the first clock signal, and one terminal is commonly connected to the other terminal of the third transistor and the other terminal of the fourth transistor, and the other terminal is connected to the second power voltage. A high speed drive circuit further comprising a slew rate control circuit 1320. 제12항에 있어서, 상기 슬루레이트 제어회로(1320)는, The method of claim 12, wherein the slew rate control circuit 1320, 일 단자가 상기 제3트랜지스터 및 상기 제4트랜지스터의 공통단자에 연결되고 다른 일 단자가 상기 제2전원전압(VDD)에 연결되며 바이어스 전압에 응답하여 동작하는 제3전류원; A third current source having one terminal connected to a common terminal of the third transistor and the fourth transistor and the other terminal connected to the second power supply voltage VDD and operating in response to a bias voltage; 상기 제1클럭신호에 응답하여 스위칭되며 일 단자가 상기 제3트랜지스터 및 상기 제4트랜지스터의 공통단자에 연결된 제2스위치; 및 A second switch switched in response to the first clock signal and having one terminal connected to a common terminal of the third transistor and the fourth transistor; And 일 단자가 상기 제2전원전압에 연결되고 다른 일 단자가 상기 제2스위치의 다른 일 단자에 연결된 제4전류원을 구비하는 것을 특징으로 하는 고속 구동회로.And a fourth current source having one terminal connected to the second power supply voltage and the other terminal connected to the other terminal of the second switch. 제13항에 있어서, 상기 제4 전류원은, The method of claim 13, wherein the fourth current source, 상기 제3 전류원 전류의 N(≥1)배 전류를 흘리는 것을 특징으로 하는 고속 구동회로.And a N (≧ 1) times current of the third current source current. 제12항에 있어서, 상기 슬루레이트 제어회로는The method of claim 12, wherein the slew rate control circuit 일 단자가 상기 제3트랜지스터 및 상기 제4트랜지스터의 공통단자에 연결되고 다른 일 단자가 상기 제2전원전압에 연결되며 또 다른 일 단자에 바이어스 전압이 연결된 제3전류원; A third current source having one terminal connected to a common terminal of the third transistor and the fourth transistor, the other terminal connected to the second power supply voltage, and a bias voltage connected to another terminal; 일 단자가 상기 제3트랜지스터 및 상기 제4트랜지스터의 공통단자에 연결되고 다른 일 단자가 상기 제2전원전압에 연결된 제4전류원; A fourth current source having one terminal connected to a common terminal of the third transistor and the fourth transistor and the other terminal connected to the second power supply voltage; 상기 제1클럭신호에 응답하여 일 단자에 연결된 상기 바이어스 전압을 다른 일 단자에 연결된 상기 제3전류원의 또 다른 일 단자에 스위칭하는 제3스위치; 및 A third switch for switching the bias voltage connected to one terminal to another terminal of the third current source connected to another terminal in response to the first clock signal; And 상기 제2클럭신호에 응답하여 일 단자에 연결된 상기 제2전원전압을 다른 일 단자에 연결된 상기 제4전류원의 또 다른 일 단자로 스위칭하는 제4스위치를 구비하고, A fourth switch configured to switch the second power supply voltage connected to one terminal to another terminal of the fourth current source connected to the other terminal in response to the second clock signal, 상기 제1클럭신호 및 상기 제2클럭신호의 위상은 서로 반대되는 것을 특징으로 하는 고속 구동회로.And a phase of the first clock signal and the second clock signal are opposite to each other. 제15항에 있어서, 상기 제4전류원은The method of claim 15, wherein the fourth current source is 상기 제3전류원 전류의 N(≥1)배 전류를 흘리는 것을 특징으로 하는 고속 구동회로.And a N (≥1) times current of the third current source current.
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