KR100738967B1 - Apparatus for outputting status data of semiconductor memory - Google Patents

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Abstract

An apparatus for outputting status data of a semiconductor memory is provided to output status data to a proper output pad for each of multiple data width through simple logic configuration. A storing unit(100) stores status data of a semiconductor memory. An output pad part(300) includes a plurality of output pads, and a part of the output pads are used in common for at least two kinds of data width. A multiplexing unit(200) selectively outputs the status data to the output pad part according to a control signal. A control part(400) generates the control signal according to an external status data output command and data width information.

Description

반도체 메모리의 상태 데이터 출력장치{Apparatus for Outputting Status Data of Semiconductor Memory}Apparatus for Outputting Status Data of Semiconductor Memory

도 1은 반도체 메모리의 데이터 윗스별 상태 데이터 테이블,1 is a state data table for each data place of a semiconductor memory;

도 2는 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치를 나타낸 블록도,2 is a block diagram showing a state data output apparatus of a semiconductor memory according to the present invention;

도 3은 도 2의 레지스터 블록의 구성을 나타낸 블록도,3 is a block diagram illustrating a configuration of a register block of FIG. 2;

도 4는 도 3의 DI 레지스터의 구성을 나타낸 회로도,4 is a circuit diagram showing the configuration of the DI register of FIG.

도 5는 도 3의 RI 레지스터의 구성을 나타낸 회로도,5 is a circuit diagram showing the configuration of the RI register of FIG.

도 6은 도 3의 DW 레지스터의 구성을 나타낸 회로도,6 is a circuit diagram showing the configuration of the DW register of FIG.

도 7은 도 2의 MUX의 구성을 나타낸 블록도,7 is a block diagram showing the configuration of the MUX of FIG.

도 8은 도 7의 제 1 MUX의 구성을 나타낸 회로도,8 is a circuit diagram illustrating a configuration of a first MUX of FIG. 7;

도 9는 도 7의 제 2 MUX의 구성을 나타낸 회로도이다.FIG. 9 is a circuit diagram illustrating a configuration of the second MUX of FIG. 7.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100: 레지스터 블록 110: DI 레지스터100: register block 110: DI register

120: RI 레지스터 130: DW 레지스터120: RI register 130: DW register

140: DT 레지스터 150: DS 레지스터140: DT register 150: DS register

200: MUX 210: 제 1 MUX200: MUX 210: First MUX

220: 제 2 MUX 300: 출력 패드부220: second MUX 300: output pad unit

400: 제어부400: control unit

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 상태 데이터 출력장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly, to a state data output apparatus of a semiconductor memory.

종래에는 반도체 메모리 상태 데이터를 외부의 요청에 따라 출력하는 SRR(Status Register Read) 기능이 구비되어 있지 않았다.Conventionally, there is no SRR (Status Register Read) function for outputting semiconductor memory status data in response to an external request.

반도체 메모리 상태 데이터는 디바이스 아이덴티피케이션(Device Identification: 이하, DI), 리비전 아이덴티피케이션(Revision Identification: 이하, RI), 리프레시 레이트(Refresh Rate: 이하, RR), 디바이스 윗스(Device Width: 이하, DW), 디바이스 타입(Device Type: 이하, DT), 덴시티(Density: 이하, DS)를 포함한다.The semiconductor memory state data includes device identification (DI), revision identification (RI), refresh rate (RR), device width (hereinafter, DW), device type (hereinafter, referred to as DT), and density (hereinafter, referred to as DS).

이때 DI는 제조사 구분 정보로서 고정 정보이고, RI는 리비전 수행 버전을 정의하는 정보로서 가변 정보이고, RR은 리프레시 수행 타이밍 관련 정보로서 가변 정보이고, DW는 어드레스 입력에 따라 출력되는 데이터 비트 수를 정의하는 정보로서 가변 정보이고, DT는 반도체 메모리의 종류를 정의하는 정보로서 고정 정보이며, DS는 반도체 메모리의 용량 관련 정보로서 고정 정보이다.In this case, DI is fixed information as manufacturer identification information, RI is variable information as information defining a revision performing version, RR is variable information as information related to refresh execution timing, and DW is defined as the number of data bits output according to an address input. The information is variable information, DT is fixed information as information defining the type of semiconductor memory, and DS is fixed information as capacity related information of the semiconductor memory.

이때 DW가 X16일 경우 한 번의 어드레스 입력에 따라 16비트의 데이터가 출 력되며, X32일 경우 한 번의 어드레스 입력에 따라 32비트의 데이터가 출력된다.When DW is X16, 16 bits of data are output according to one address input. In case of X32, 32 bits of data are output according to one address input.

그러나 반도체 메모리에 관련된 JEDEC Spec의 변동에 따라 SRR 기능이 요청되었지만 이에 해당하는 장치 구성이 구비되어 있지 않을 뿐만 아니라, SRR 기능을 제공하기 위한 장치를 구성하더라도 두 종류 이상의 디바이스 윗스 예를 들어, X16, X32를 제공하는 반도체 메모리의 경우, 도 1과 같이 출력 패드(DQ0 ~ DQ31)가 중복되는 문제가 발생한다.However, the SRR function is requested according to the change of JEDEC Spec related to the semiconductor memory, but the corresponding device configuration is not provided, and even if the device for providing the SRR function is configured, two or more types of device devices, for example, X16, In the case of the semiconductor memory providing X32, a problem occurs in that the output pads DQ0 to DQ31 overlap with each other as shown in FIG.

즉, DQ0 ~ DQ7과 DQ16 ~ DQ23의 경우 X32와 X16에서 독립적으로 사용되는데 반하여, DQ8 ~ DQ15의 경우 X32와 X16에서 공용으로 사용되며 출력되는 상태 데이터가 다르므로 데이터 윗스별로 상태 데이터 출력을 제어하는 장치를 구성하는 것이 매우 복잡하다.In other words, DQ0 ~ DQ7 and DQ16 ~ DQ23 are used independently in X32 and X16, while DQ8 ~ DQ15 are used in common in X32 and X16 and because the output status data is different, Configuring the device is very complicated.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 간단한 로직 구성을 통해 다중 데이터 윗스 각각에 대해 적정한 출력 패드로 상태 데이터를 출력할 수 있도록 한 반도체 메모리의 상태 데이터 출력장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and provides a state data output device of a semiconductor memory capable of outputting state data to an appropriate output pad for each of multiple data via a simple logic configuration. There is a purpose.

본 발명에 따른 반도체 메모리의 상태 데이터 출력장치는 반도체 메모리의 상태 데이터를 저장하는 저장 수단; 적어도 두 종류의 데이터 윗스(Data Width)에 대해 일부의 출력 패드가 공통으로 사용되는 복수개의 출력 패드가 구비된 출력 패드부; 소정 제어신호에 따라 상기 출력 패드부로 상기 상태 데이터를 선택적으로 출력하는 다중화 수단; 및 외부의 상태 데이터 출력 명령과 데이터 윗스 정보에 따라 상기 제어신호를 생성하는 제어부를 포함함을 특징으로 한다.A state data output apparatus of a semiconductor memory according to the present invention comprises: storage means for storing state data of a semiconductor memory; An output pad unit including a plurality of output pads in which some output pads are commonly used for at least two types of data widths; Multiplexing means for selectively outputting the state data to the output pad section in accordance with a predetermined control signal; And a controller configured to generate the control signal according to an external state data output command and data whistle information.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of a state data output apparatus of a semiconductor memory according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치를 나타낸 블록도, 도 3은 도 2의 레지스터 블록의 구성을 나타낸 블록도, 도 4는 도 3의 DI 레지스터의 구성을 나타낸 회로도, 도 5는 도 3의 RI 레지스터의 구성을 나타낸 회로도, 도 6은 도 3의 DW 레지스터의 구성을 나타낸 회로도, 도 7은 도 2의 MUX의 구성을 나타낸 블록도, 도 8은 도 7의 제 1 MUX의 구성을 나타낸 회로도, 도 9는 도 7의 제 2 MUX의 구성을 나타낸 회로도이다.2 is a block diagram showing a state data output apparatus of a semiconductor memory according to the present invention, FIG. 3 is a block diagram showing the structure of the register block of FIG. 2, FIG. 4 is a circuit diagram showing the structure of the DI register of FIG. 3 is a circuit diagram showing the configuration of the RI register of FIG. 3, FIG. 6 is a circuit diagram showing the configuration of the DW register of FIG. 3, FIG. 7 is a block diagram showing the configuration of the MUX of FIG. 9 is a circuit diagram showing the configuration of the second MUX in FIG.

본 발명에 따른 반도체 메모리의 상태 데이터 출력장치는 도 2에 도시된 바와 같이, 반도체 메모리의 상태 데이터를 저장하는 저장 수단인 레지스터 블록(100), 적어도 두 종류의 데이터 윗스(Data Width)에 대해 일부의 출력 패드가 공통으로 사용되는 복수개의 출력 패드가 구비된 출력 패드부(300), 제어신호에 따라 상기 출력 패드부(300)로 상기 레지스터 블록(100)에 저장된 상태 데이터(SRR_REG<0:7, 11:15>)와 별도의 내부 회로블록에서 제공받는 상태 데이터(SRR_REG<8:10>)를 선택적으로 출력하는 다중화부(MUX)(200), 및 외부의 상태 데이터 출력 명령(SRR)과 데이터 윗스 정보(X16, X32)에 따라 상기 제어신호를 생성하는 제어부(400)를 포함한다.As shown in FIG. 2, the state data output apparatus of the semiconductor memory according to the present invention has a register block 100, which is a storage means for storing state data of the semiconductor memory, and at least two types of data widths. Output pad unit 300 including a plurality of output pads in which output pads of a plurality of output pads are commonly used, and state data stored in the register block 100 by the output pad unit 300 according to a control signal SRR_REG <0: 7 11:15>) and a multiplexer (MUX) 200 for selectively outputting the state data (SRR_REG <8:10>) provided from an internal circuit block, and an external state data output command (SRR) And a controller 400 for generating the control signal according to the data whistle information X16 and X32.

상기 레지스터 블록(100)은 고정 상태 데이터를 저장하는 적어도 하나의 제 1 레지스터, 제 1 가변 상태 데이터를 저장하는 적어도 하나의 제 2 레지스터, 및 제 2 가변 상태 데이터를 저장하는 적어도 하나의 제 3 레지스터를 포함한다.The register block 100 includes at least one first register for storing fixed state data, at least one second register for storing first variable state data, and at least one third register for storing second variable state data. It includes.

상기 도 3에 도시된 바와 같이, 제 1 레지스터는 디바이스 아이덴티피케이션(Device Identification: 이하, DI) 데이터(SRR_REG<0:3>)를 저장하는 DI 레지스터(110), 디바이스 타입(Device Type: 이하, DT) 데이터(SRR_REG<12>)를 저장하는 DT 레지스터(140), 및 덴시티(Density: 이하, DS) 데이터(SRR_REG<13:15>)를 를 저장하는 DS 레지스터(150)를 포함한다.As shown in FIG. 3, the first register includes a DI register 110 for storing device identification (hereinafter, referred to as DI) data (SRR_REG <0: 3>) and a device type (hereinafter, referred to as “Device Type”). DT register 140 for storing DT data (SRR_REG <12>), and DS register 150 for storing density (hereinafter, referred to as DS) data (SRR_REG <13:15>). .

상기 제 2 레지스터는 리비전 아이덴티피케이션(Revision Identification: 이하, RI) 데이터(SRR_REG<4:7>)를 저장하는 RI 레지스터(120)를 포함한다.The second register includes a RI register 120 that stores a revision identification (hereinafter, referred to as RI) data (SRR_REG <4: 7>).

상기 제 3 레지스터는 디바이스 윗스(Device Width: 이하, DW) 데이터(SRR_REG<11>)를 저장하는 DW 레지스터(130)를 포함한다.The third register includes a DW register 130 that stores device widths (DW) data SRR_REG <11>.

상기 제 1 레지스터 즉, DI 레지스터(110), DT 레지스터(140), 및 DS 레지스터(150)는 동일하게 구성되며, 그 중 하나로서 DI 레지스터(110)의 구성을 살펴보면, 도 4에 도시된 바와 같이, 전원단(VDD) 또는 접지단(VSS)과 연결된 메탈 옵션(Metal Option)(111)을 포함한다. 이때 메탈 옵션(111)은 저장하고자 하는 데이터의 비트 수 만큼 구비된다. 그리고 메탈 옵션(111)을 전원단 또는 접지단에 연결함에 따라 하이 또는 로우 데이터를 저장할 수 있으며, 제조후 가변되지 않는 데이터 저장을 위해 사용된다.The first registers, that is, the DI register 110, the DT register 140, and the DS register 150 are configured in the same manner, and as one of them, the configuration of the DI register 110 is shown in FIG. Likewise, it includes a metal option 111 connected to the power supply terminal VDD or the ground terminal VSS. At this time, the metal option 111 is provided as many bits as the number of data to be stored. In addition, high or low data may be stored by connecting the metal option 111 to a power supply terminal or a ground terminal, and may be used for data storage that is not changed after manufacture.

상기 제 2 레지스터 즉, RI 레지스터(120)는 도 5에 도시된 바와 같이, 일단이 전원단(VDD)에 연결된 퓨즈(F), 소오스가 상기 퓨즈(F)의 타단과 연결되고 드레 인이 접지되며 게이트에 파워업 펄스(PWRP)를 입력받는 제 1 트랜지스터(M21), 입력단이 상기 퓨즈(F)의 타단과 연결된 메탈 옵션(121), 상기 메탈 옵션(121)과 연결된 제 1 인버터(IV20), 상기 제 1 인버터(IV20)의 입력단에 소오스가 연결되고 드레인이 접지되며 게이트에 상기 제 1 인버터(IV20)의 출력단이 연결된 래치 트랜지스터(M22), 및 제 2 인버터(IV21)와 제 3 인버터(IV22)로 이루어져 상기 제 1 인버터(IV20)의 출력을 입력받는 버퍼를 포함한다. 이때 퓨즈(F) 및 메탈 옵션(121)을 이용하여 하이 또는 로우 데이터를 저장할 수 있다. 즉, 메탈 옵션(121)을 퓨즈(F) 측에 연결한 상태에서 퓨즈(F)를 컷팅한 경우 초기 파워업 펄스(PWRP)에 의해 하이가 저장된다. 또한 메탈 옵션(121)을 VDD 또는 VSS에 연결하여 로우 또는 하이를 저장할 수 있으며, 제조후 가변 가능한 데이터 저장을 위해 사용된다.As shown in FIG. 5, the second register, that is, the RI register 120, has one end connected to a power supply terminal VDD, a source connected to the other end of the fuse F, and a drain connected to ground. And a first transistor M21 receiving a power-up pulse PRPRP at a gate, a metal option 121 connected to the other end of the fuse F, and a first inverter IV20 connected to the metal option 121. A latch transistor M22 having a source connected to an input terminal of the first inverter IV20, a drain connected to a ground, and an output terminal of the first inverter IV20 connected to a gate; and a second inverter IV21 and a third inverter ( IV22) includes a buffer configured to receive an output of the first inverter IV20. In this case, the high or low data may be stored using the fuse F and the metal option 121. That is, when the fuse F is cut while the metal option 121 is connected to the fuse F side, the high is stored by the initial power-up pulse PWM. In addition, the metal option 121 may be connected to VDD or VSS to store low or high, and used for variable data storage after manufacture.

상기 제 3 레지스터 즉, DW 레지스터(130)는 도 6에 도시된 바와 같이, 데이터 윗스 신호(X32)를 입력받는 제 1 인버터(IV31), 입력단이 접지되고 상기 제 1 인버터(IV31)의 출력에 따라 턴온되는 제 1 패스 게이트(PG31), 입력단이 전원단과 연결되고 상기 제 1 인버터(IV31)의 출력에 따라 턴온되는 제 2 패스 게이트(PG32), 제 2 및 제 3 인버터(IV32, IV33)로 구성되어 상기 제 1 패스 게이트(PG31) 및 제 2 패스 게이트(PG32)의 출력을 입력받는 래치(131), 상기 래치(131)의 출력을 입력받는 제 2 인버터(IV34)를 포함한다. 이때 반도체 메모리의 데이터 윗스가 X32일 경우 X32 신호가 하이이고, 데이터 윗스가 X16일 경우 X32 신호가 로우이다. 따라서 데이터 윗스에 따라 하이 또는 로우가 저장되며, 제조후 가변 가능한 데이터 저장을 위해 사용된다.As illustrated in FIG. 6, the third register, that is, the DW register 130, includes a first inverter IV31 that receives a data whistle signal X32, an input terminal of which is grounded, and an output of the first inverter IV31. To the first pass gate PG31 turned on, the second pass gate PG32 connected to the power supply terminal, and turned on according to the output of the first inverter IV31, and the second and third inverters IV32 and IV33. And a latch 131 that receives the outputs of the first pass gate PG31 and the second pass gate PG32, and a second inverter IV34 that receives the output of the latch 131. At this time, when the data position of the semiconductor memory is X32, the X32 signal is high, and when the data position is X16, the X32 signal is low. Therefore, high or low is stored depending on the data position, and used for storing variable data after manufacture.

한편, 리프레시 레이트(Refresh Rate: 이하, RR) 데이터(SRR_REG<8:10>)는 반도체 메모리 내부의 동작조건 예를 들어, 온도 등에 따라 수시로 가변될 수 있으므로 레지스터에 저장하지 않고, RR을 조정하는 별도의 회로블록에서 제공된다.On the other hand, the refresh rate (RR) data (SRR_REG <8:10>) may vary from time to time depending on operating conditions, for example, temperature, etc. inside the semiconductor memory, so that RR is not stored in a register. It is provided in a separate circuit block.

상기 다중화부(200)는 도 7에 도시된 바와 같이, 상태 데이터 출력 제어신호에 따라 상태 데이터를 상기 복수개의 출력 패드 중에서 독립적으로 사용되는 출력 패드(DQ<0:7, 16:23>)로 출력하는 제 1 다중화부(210), 및 데이터 윗스 상태 데이터 출력 제어신호에 따라 상태 데이터를 상기 복수개의 출력 패드 중에서 공용으로 사용되는 출력 패드(DQ<8:15>)로 선택적으로 출력하는 제 2 다중화부(220)를 포함한다.As illustrated in FIG. 7, the multiplexer 200 converts the state data into output pads DQ <0: 7, 16:23> independently of the plurality of output pads according to the state data output control signal. A second multiplexer 210 for outputting and a second output for selectively outputting state data to the output pads DQ <8:15> commonly used among the plurality of output pads according to a data whistle state data output control signal. The multiplexer 220 is included.

상기 제 1 다중화부(210)는 도 8에 도시된 바와 같이, 일반 데이터 출력 제어신호(이하, MX_CTRL)를 입력받는 제 1 인버터(IV41), 상기 제 1 인버터(IV41)의 출력에 따라 일반 데이터(GIO)를 출력하는 제 1 패스 게이트(PG41), 상태 데이터 출력 제어신호(이하, SRR_FLAG)를 입력받는 제 2 인버터(IV42), 상기 제 2 인버터(IV42)의 출력에 따라 상태 데이터(SRR_REG)를 출력하는 제 2 패스 게이트(PG42), 상기 제 1 패스 게이트(PG41) 및 제 2 패스 게이트(PG42)의 출력을 입력받는 래치(211), 상기 래치(211)의 출력을 입력받는 제 3 인버터(IV45)를 포함하는 선택수단이 상기 출력 패드부(300)의 출력 패드 중에서 독립적으로 사용되는 출력 패드(DQ<0:7, 16:23>)의 수 만큼 즉, 16개 구비된다. 이때 상태 데이터가 출력되지 않는 출력 패드(DQ<24:31>)에 대해서는 일반 데이터만 출력하면 되므로 제 1 인버터(IV41), 제 1 패스 게이트(PG41), 래치(211), 및 제 3 인버터(IV45)로 구성되는 셋트가 추가로 8개 구비된다.As illustrated in FIG. 8, the first multiplexer 210 receives the general data output control signal (hereinafter, referred to as MX_CTRL) from the first inverter IV41 and the output of the first inverter IV41. The first pass gate PG41 outputting the GIO, the second inverter IV42 receiving the state data output control signal (hereinafter, SRR_FLAG), and the state data SRR_REG according to the output of the second inverter IV42. A second pass gate PG42 that outputs a second latch, a latch 211 that receives the outputs of the first pass gate PG41 and the second pass gate PG42, and a third inverter that receives the output of the latch 211. 16 selecting means including (IV45) are provided as many as the number of output pads DQ <0: 7, 16:23> independently used among the output pads of the output pad unit 300. In this case, only general data may be output to the output pads DQ <24:31> in which the state data is not output, so that the first inverter IV41, the first pass gate PG41, the latch 211, and the third inverter ( IV45) is provided with an additional eight sets.

상기 제 2 다중화부(220)는 도 9에 도시된 바와 같이, 제 1 데이터 윗스 상태 데이터 출력 제어신호(이하, SRR_FLAG16)를 입력받는 제 1 인버터(IV51), 상기 제 1 인버터(IV51)의 출력에 따라 제 1 데이터 윗스 상태 데이터(이하, SRR_REG16)를 출력하는 제 1 패스 게이트(PG51), 제 2 데이터 윗스 상태 데이터 출력 제어신호(이하, SRR_FLAG32)를 입력받는 제 2 인버터(IV52), 상기 제 2 인버터(IV52)의 출력에 따라 제 2 데이터 윗스 상태 데이터(이하, SRR_REG32)를 출력하는 제 2 패스 게이트(PG52), 제 1 일반 데이터 출력 제어신호(이하, SEL<0>)를 입력받는 제 3 인버터(IV53), 상기 제 3 인버터(IV53)의 출력에 따라 제 1 일반 데이터(이하, GIO<0>)를 출력하는 제 3 패스 게이트(PG53), 제 2 일반 데이터 출력 제어신호(이하, SEL<1>)를 입력받는 제 4 인버터(IV54), 상기 제 4 인버터(IV54)의 출력에 따라 제 2 일반 데이터(이하, GIO<1>)를 출력하는 제 4 패스 게이트(PG54), 및 상기 제 1 내지 제 4 패스 게이트(PG51 ~ PG54)의 출력을 입력받는 래치(221), 및 상기 래치(221)의 출력을 입력받는 제 5 인버터(IV57)를 포함하는 선택수단이 상기 출력 패드부(300)의 출력 패드 중에서 공용으로 사용되는 출력 패드(DQ<8:15>)의 수 만큼 즉, 8개 구비된다.As illustrated in FIG. 9, the second multiplexer 220 outputs a first inverter IV51 and an output of the first inverter IV51 to receive a first data whiss state data output control signal (hereinafter referred to as SRR_FLAG16). According to the first pass gate (PG51) for outputting the first data whistle state data (hereinafter, SRR_REG16), the second inverter (IV52) for receiving the second data whistle state data output control signal (hereinafter, SRR_FLAG32), 2 A second pass gate PG52 that outputs the second data WITS state data (hereinafter, SRR_REG32) and the first general data output control signal (SEL <0>) according to the output of the inverter IV52; Third inverter IV53, third pass gate PG53 for outputting first general data (hereinafter, GIO <0>) according to the output of the third inverter IV53, second general data output control signal (hereinafter, A fourth inverter IV54 receiving SEL <1>) and a second according to the output of the fourth inverter IV54 A fourth pass gate PG54 that outputs half data (hereinafter referred to as GIO <1>), a latch 221 that receives an output of the first to fourth pass gates PG51 to PG54, and the latch 221. The selection means including a fifth inverter IV57 for receiving the output of the number of output pads is equal to the number of output pads DQ <8:15> that are commonly used among the output pads of the output pad unit 300. It is provided.

이때 SRR_REG16은 데이터 윗스 X16에 해당하는 순번의 SRR_REG이고, SRR_REG32는 데이터 윗스 X32에 해당하는 순번의 SRR_REG이다. 예를 들어, SRR_REG16이 SRR_REG<0>인 경우 SRR_REG32는 SRR_REG<8>이다.In this case, SRR_REG16 is SRR_REG in a sequence corresponding to data suit X16, and SRR_REG32 is SRR_REG in a sequence corresponding to data suit X32. For example, when SRR_REG16 is SRR_REG <0>, SRR_REG32 is SRR_REG <8>.

상기 제어부(400)는 외부의 상태 데이터 출력 명령(SRR)과 데이터 윗스 정 보(X16, X32)를 디코딩하여 상기 SRR_FLAG, SRR_FLAG16, SRR_FLAG32, MX_CTRL을 생성하는 일반적인 디코더로 구성된다.The control unit 400 is configured with a general decoder for decoding the external state data output command (SRR) and data whistle information (X16, X32) to generate the SRR_FLAG, SRR_FLAG16, SRR_FLAG32, MX_CTRL.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치의 동작을 설명하면 다음과 같다.The operation of the state data output apparatus of the semiconductor memory according to the present invention configured as described above is as follows.

상기 다중화부(200)에 레지스터 블록(100)으로부터 SRR_REG<0:7, 11:15>가 입력되고, 리프레시 레이트에 관련된 회로블록에서 SRR_REG<8:10>이 입력되고, 일반 데이터인 GIO가 입력된다. 이때 GIO는 X16일 경우 16비트, X32일 경우 32비트이다.SRR_REG <0: 7, 11:15> is input to the multiplexer 200 from the register block 100, SRR_REG <8:10> is input from a circuit block related to the refresh rate, and GIO, which is general data, is inputted. do. The GIO is 16 bits for X16 and 32 bits for X32.

상기 제어부(400)는 SRR, X16, X32를 디코딩하여 SRR_FLAG, SRR_FLAG16, SRR_FLAG32, MX_CTRL을 생성한다.The controller 400 decodes SRR, X16, and X32 to generate SRR_FLAG, SRR_FLAG16, SRR_FLAG32, and MX_CTRL.

즉, X16 또는 X32가 인에이블되고 SRR이 디스에이블된 경우 MX_CTRL을 하이로 인에이블시키고, SRR_FLAG를 로우로 디스에이블시킨다.That is, when X16 or X32 is enabled and SRR is disabled, MX_CTRL is enabled high and SRR_FLAG is disabled low.

따라서 다중화부(200)는 도 8의 제 1 다중화부(210)를 통해 GIO를 출력하고, 도 9의 제 2 다중화부(220)를 통해 GIO<0> 또는 GIO<1> 중에서 X16 또는 X32에 해당하는 데이터를 출력한다.Therefore, the multiplexer 200 outputs the GIO through the first multiplexer 210 of FIG. 8, and outputs the GIO to X16 or X32 among the GIO <0> or GIO <1> through the second multiplexer 220 of FIG. 9. Output the corresponding data.

한편, 상기 제어부(400)는 X16이 인에이블되고 SRR이 인에이블된 경우 MX_CTRL을 로우로 디스에이블시키고, SRR_FLAG와 SRR_FLAG16을 하이로 인에이블시킨다.Meanwhile, when X16 is enabled and SRR is enabled, the controller 400 disables MX_CTRL low and enables SRR_FLAG and SRR_FLAG16 high.

따라서 다중화부(200)는 도 8의 제 1 다중화부(210)를 통해 SRR_REG<8:15>를 출력 패드부(300)의 DQ<16:23>로 출력하고, 도 9의 제 2 다중화부(220)를 통해 SRR_REG<0:7>를 출력 패드부(300)의 DQ<8:15>로 출력한다.Therefore, the multiplexer 200 outputs SRR_REG <8:15> to the DQ <16:23> of the output pad unit 300 through the first multiplexer 210 of FIG. 8, and the second multiplexer of FIG. 9. Through S220, SRR_REG <0: 7> is output to DQ <8:15> of the output pad unit 300.

한편, 상기 제어부(400)는 X32가 인에이블되고 SRR이 인에이블된 경우 MX_CTRL을 로우로 디스에이블시키고, SRR_FLAG와 SRR_FLAG32를 하이로 인에이블시킨다.Meanwhile, when X32 is enabled and SRR is enabled, the controller 400 disables MX_CTRL low and enables SRR_FLAG and SRR_FLAG32 high.

따라서 다중화부(200)는 도 8의 제 1 다중화부(210)를 통해 SRR_REG<0:7>를 출력 패드부(300)의 DQ<0:7>로 출력하고, 도 9의 제 2 다중화부(220)를 통해 SRR_REG<8:15>를 출력 패드부(300)의 DQ<8:15>로 출력한다.Therefore, the multiplexer 200 outputs SRR_REG <0: 7> to DQ <0: 7> of the output pad unit 300 through the first multiplexer 210 of FIG. 8, and the second multiplexer of FIG. 9. The SRR_REG <8:15> is output to the DQ <8:15> of the output pad unit 300 through 220.

결국, 본 발명은 데이터 윗스가 X16일 경우 규격에서 요구하는 출력 패드(DQ<8:23>)를 통해 상태 데이터(SRR_REG<0:15>)를 출력하고, 데이터 윗스가 X32일 경우 규격에서 요구하는 출력 패드(DQ<0:15>)를 통해 상태 데이터(SRR_REG<0:15>)를 출력한다.After all, the present invention outputs the state data SRR_REG <0:15> through the output pads DQ <8:23> required by the specification when the data suite is X16, and the specification is required by the standard when the data suite is X32. The state data SRR_REG <0:15> is output through the output pads DQ <0:15>.

이와 같이 본 발명은 일반 데이터와 상태 데이터의 출력을 위한 다중화부를 제어하여 데이터 윗스에 상관없이 일반 데이터는 물론이고 상태 데이터 또한 자유롭게 출력할 수 있다.As described above, the present invention can control the multiplexing unit for outputting the general data and the state data to freely output the state data as well as the general data regardless of the data position.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents are included in the scope of the present invention. Should be.

본 발명에 따른 반도체 메모리의 상태 데이터 출력장치는 SRR 기능을 지원할 수 있으며, 다중 데이터 윗스를 지원하는 반도체 메모리에서도 SRR 기능을 지원할 수 있다. 또한 출력 패스 제어를 통해 SRR 기능을 지원하므로 추가적인 회로설계 또한 간단하다.The state data output apparatus of the semiconductor memory according to the present invention may support the SRR function, and may support the SRR function even in the semiconductor memory supporting the multiple data suites. In addition, the SRR function is supported through output path control, simplifying additional circuit design.

Claims (11)

반도체 메모리의 상태 데이터를 저장하는 저장 수단;Storage means for storing state data of the semiconductor memory; 적어도 두 종류의 데이터 윗스(Data Width)에 대해 일부의 출력 패드가 공통으로 사용되는 복수개의 출력 패드가 구비된 출력 패드부;An output pad unit including a plurality of output pads in which some output pads are commonly used for at least two types of data widths; 소정 제어신호에 따라 상기 출력 패드부로 상기 상태 데이터를 선택적으로 출력하는 다중화 수단; 및Multiplexing means for selectively outputting the state data to the output pad section in accordance with a predetermined control signal; And 외부의 상태 데이터 출력 명령과 데이터 윗스 정보에 따라 상기 제어신호를 생성하는 제어부를 포함하는 반도체 메모리의 상태 데이터 출력장치.And a controller configured to generate the control signal according to an external state data output command and data whistle information. 제 1 항에 있어서,The method of claim 1, 상기 저장 수단은The storage means 고정 상태 데이터를 저장하는 적어도 하나의 제 1 레지스터,At least one first register for storing fixed state data, 제 1 가변 상태 데이터를 저장하는 적어도 하나의 제 2 레지스터, 및At least one second register for storing first variable state data, and 제 2 가변 상태 데이터를 저장하는 적어도 하나의 제 3 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And at least one third register for storing second variable state data. 제 2 항에 있어서,The method of claim 2, 상기 고정 상태 데이터는 디바이스 아이덴티피케이션(Device Identification), 디바이스 타입(Device Type), 및 덴시티(Density)를 포함하는 것 을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And the fixed state data includes a device identification, a device type, and a density. 제 2 항에 있어서,The method of claim 2, 상기 제 1 레지스터는The first register is 전원단 또는 접지단과 연결된 메탈 옵션(Metal Option)을 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And a metal option connected to a power supply terminal or a ground terminal. 제 2 항에 있어서,The method of claim 2, 상기 제 1 가변 상태 데이터는 리비전 아이덴티피케이션(Revision Identification)을 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And said first variable state data comprises a revision identification. 제 2 항에 있어서,The method of claim 2, 상기 제 2 레지스터는The second register is 전원단에 연결된 퓨즈,A fuse connected to the power stage, 입력단이 상기 퓨즈와 연결된 인버터, 및An inverter having an input connected to the fuse, and 상기 인버터의 출력단과 연결된 래치 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And a latch transistor connected to an output terminal of the inverter. 제 2 항에 있어서,The method of claim 2, 상기 제 2 가변 상태 데이터는 디바이스 윗스(Device Width)인 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And the second variable state data is a device width. 제 2 항에 있어서,The method of claim 2, 상기 제 3 레지스터는The third register is 입력단이 접지단과 연결되고 데이터 윗스에 따라 턴온되는 제 1 스위치,A first switch having an input connected to the ground and turned on in accordance with the data whistle, 입력단이 전원단과 연결되고 상기 데이터 윗스에 따라 턴온되는 제 2 스위치,A second switch connected to a power supply terminal and turned on according to the data whistle, 상기 제 1 스위치 및 제 2 스위치의 출력을 입력받는 래치, 및A latch configured to receive outputs of the first switch and the second switch, and 상기 래치의 출력을 입력받는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And an inverter receiving the output of the latch. 제 1 항에 있어서,The method of claim 1, 상기 다중화 수단은The multiplexing means 상태 데이터 출력 제어신호에 따라 상기 상태 데이터를 상기 복수개의 출력 패드 중에서 독립적으로 사용되는 출력 패드로 출력하는 제 1 다중화부, 및A first multiplexer for outputting the state data to an output pad independently used among the plurality of output pads according to a state data output control signal; 데이터 윗스 상태 데이터 출력 제어신호에 따라 상기 상태 데이터를 상기 복수개의 출력 패드 중에서 공용으로 사용되는 출력 패드로 선택적으로 출력하는 제 2 다중화부를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And a second multiplexer for selectively outputting the state data to an output pad commonly used among the plurality of output pads according to a data whiss state data output control signal. 제 9 항에 있어서,The method of claim 9, 상기 제 1 다중화부는The first multiplexer 일반 데이터 출력 제어신호에 따라 일반 데이터를 출력하는 제 1 스위치,A first switch for outputting general data according to the general data output control signal, 상기 상태 데이터 출력 제어신호에 따라 상기 상태 데이터를 출력하는 제 2 스위치, 및A second switch for outputting the state data in accordance with the state data output control signal; 상기 제 1 스위치 및 제 2 스위치의 출력을 입력받는 래치를 포함하는 선택수단이 복수개 구성됨을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And a plurality of selection means including a latch for receiving the outputs of the first switch and the second switch. 제 9 항에 있어서,The method of claim 9, 상기 제 2 다중화부는The second multiplexer 적어도 두개의 데이터 윗스 상태 데이터 출력 제어신호 각각에 따라 데이터 윗스별 상태 데이터를 출력하는 복수개의 제 1 스위치,A plurality of first switches outputting status data for each data whistle according to at least two data whistle status data output control signals; 적어도 두개의 일반 데이터 출력 제어신호 각각에 따라 상기 데이터 윗스별 일반 데이터를 출력하는 복수개의 제 2 스위치, 및A plurality of second switches configured to output the general data for each data whistle according to at least two general data output control signals, and 상기 복수개의 제 1 스위치 및 제 2 스위치의 출력을 입력받는 래치를 포함하는 선택수단이 복수개 구성됨을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.And a plurality of selection means including a latch for receiving outputs of the plurality of first switches and the second switch.
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