KR100723768B1 - Input buffer circuit with function for adjusting setup and hold time of input signal selectively - Google Patents

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Abstract

본 발명은 입력 신호의 셋업 및 홀드 타임을 선택적으로 조절하는 기능을 가지는 입력 버퍼 회로에 관한 것으로, 본 발명에 따른 입력 버퍼 회로는, 회로를 변경하지 않고도 테스트 모드를 통하여 입력 신호의 셋업 및 홀드 타임을 선택적으로 조절함으로써, 반도체 장치의 제조 비용 및 제조 시간을 감소시킬 수 있다.The present invention relates to an input buffer circuit having a function of selectively adjusting the setup and hold time of the input signal, the input buffer circuit according to the present invention, the setup and hold time of the input signal through the test mode without changing the circuit By selectively adjusting, the manufacturing cost and manufacturing time of the semiconductor device can be reduced.

지연 제어 회로, 지연 제어 신호, 지연 회로, 입력 버퍼 Delay control circuit, delay control signal, delay circuit, input buffer

Description

입력 신호의 셋업 및 홀드 타임을 선택적으로 조절하는 기능을 가지는 입력 버퍼 회로{Input buffer circuit with function for adjusting setup and hold time of input signal selectively}Input buffer circuit with function for adjusting setup and hold time of input signal selectively}

도 1은 종래의 입력 버퍼 회로의 블록도이다.1 is a block diagram of a conventional input buffer circuit.

도 2는 본 발명의 일실시예에 따른 입력 버퍼 회로의 블록도이다.2 is a block diagram of an input buffer circuit according to an embodiment of the present invention.

도 3은 도 2에 도시된 지연 제어 회로를 상세히 나타내는 도면의 일례이다.FIG. 3 is an example of a diagram illustrating the delay control circuit illustrated in FIG. 2 in detail.

도 4는 도 3에 도시된 쉬프트 회로를 상세히 나타내는 도면이다.FIG. 4 is a diagram illustrating the shift circuit shown in FIG. 3 in detail.

도 5는 도 3에 도시된 지연 제어 회로의 동작과 관련된 신호들의 타이밍도이다.FIG. 5 is a timing diagram of signals related to the operation of the delay control circuit shown in FIG. 3.

도 6은 도 2에 도시된 지연 회로를 상세히 나타내는 도면이다.FIG. 6 is a diagram illustrating in detail the delay circuit illustrated in FIG. 2.

도 7은 도 2에 도시된 지연 제어 회로를 상세히 나타내는 도면의 다른 예이다.FIG. 7 is another example of the detailed view of the delay control circuit illustrated in FIG. 2.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 입력 버퍼 회로 110 : 입력 버퍼100: input buffer circuit 110: input buffer

120 : 지연 제어 회로 130 : 지연 회로120: delay control circuit 130: delay circuit

본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 장치의 입력 버퍼 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an input buffer circuit of a semiconductor device.

입력 버퍼 회로는 외부의 장치로부터 반도체 장치에 입력되는 외부 입력 신호들을 수신하여 상기 반도체 장치의 내부 회로에 전달하는 기능을 한다. 도 1은 종래의 입력 버퍼 회로를 개념적으로 도시한 블록도이다. 입력 버퍼 회로(10)는 입력 신호(IN1)를 COMS 레벨로 변환하고, 그 변환된 신호를 입력 신호(IN2)로서 출력한다. 즉, 상기 입력 버퍼 회로(10)는 상기 입력 신호(IN1)의 전압 레벨을 상기 내부 회로의 동작에 적합한 전압 레벨로 변환하고, 그 변환된 전압 레벨을 가지는 상기 입력 신호(IN2)를 출력한다. 한편, 상기 입력 신호(IN2)의 셋업 및 홀드 타임은 상기 입력 신호(IN2)를 수신하는 내부 회로(미도시)의 동작에 적합하게 설정되어야 한다. 그러나, 상기 입력 버퍼 회로(10)는 상기 입력 신호(IN2)의 셋업 및 홀드 타임을 자체적으로 조절할 수 없다. 따라서, 상기 입력 신호(IN2)가 최적의 셋업 및 홀드 타임을 갖도록 위해, 상기 입력 버퍼 회로(10)의 변경 설계 및 테스트 과정이 반복적으로 실행되어야 하므로, 반도체 장치의 제조 비용 및 제조 시간이 증가하는 문제점이 있다.The input buffer circuit functions to receive external input signals input to the semiconductor device from an external device and transmit them to the internal circuit of the semiconductor device. 1 is a block diagram conceptually illustrating a conventional input buffer circuit. The input buffer circuit 10 converts the input signal IN1 to the COMS level, and outputs the converted signal as the input signal IN2. That is, the input buffer circuit 10 converts the voltage level of the input signal IN1 into a voltage level suitable for the operation of the internal circuit, and outputs the input signal IN2 having the converted voltage level. On the other hand, the setup and hold time of the input signal (IN2) should be set to suit the operation of the internal circuit (not shown) for receiving the input signal (IN2). However, the input buffer circuit 10 cannot adjust the setup and hold time of the input signal IN2 by itself. Therefore, in order for the input signal IN2 to have an optimal setup and hold time, a change design and test process of the input buffer circuit 10 must be repeatedly executed, which increases the manufacturing cost and manufacturing time of the semiconductor device. There is a problem.

따라서, 본 발명이 이루고자 하는 기술적 과제는 회로를 변경하지 않고도 테스트 모드를 통하여 입력 신호의 셋업 및 홀드 타임을 선택적으로 조절함으로써, 반도체 장치의 제조 비용 및 제조 시간을 감소시킬 수 있는 입력 버퍼 회로를 제공 하는 데 있다.Accordingly, a technical object of the present invention is to provide an input buffer circuit capable of reducing the manufacturing cost and manufacturing time of a semiconductor device by selectively adjusting the setup and hold time of an input signal through a test mode without changing the circuit. There is.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 입력 버퍼 회로는, 지연 제어 회로, 입력 버퍼, 및 지연 회로를 포함한다. 지연 제어 회로는 제1 및 제2 테스트 모드 신호들에 응답하여, 지연 제어 신호들을 출력한다. 입력 버퍼는 입력 신호를 수신하고, 입력 신호의 전압을 설정된 전압 레벨로 변환하여, 변환 입력 신호를 출력한다. 지연 회로는 지연 제어 신호들에 응답하여 지연 시간을 조절하고, 그 조절된 지연 시간 동안 변환 입력 신호를 지연시켜, 지연 입력 신호를 출력한다.An input buffer circuit according to the present invention for achieving the above technical problem includes a delay control circuit, an input buffer, and a delay circuit. The delay control circuit outputs delay control signals in response to the first and second test mode signals. The input buffer receives the input signal, converts the voltage of the input signal to the set voltage level, and outputs the converted input signal. The delay circuit adjusts the delay time in response to the delay control signals, delays the conversion input signal for the adjusted delay time, and outputs the delay input signal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 일실시예에 따른 입력 버퍼 회로의 블록도이다. 도 2를 참고하면, 입력 버퍼 회로(100)는 입력 버퍼(110), 지연 제어 회로(120), 및 지연 회로(130)를 포함한다. 상기 입력 버퍼(110)는 입력 신호(SI1)를 수신하고, 상기 입력 신호의 전압을 설정된 전압 레벨(즉, CMOS 레벨)로 변환하여, 변환 입력 신호(SI2)를 출력한다. 상기 지연 제어 회로(120)는 제1 및 제2 테스트 모드 신호들(TM_SFT, TM_COS)에 응답하여, 지연 제어 신호들(TM0∼TM4)을 출력한다. 바람직하 게, 상기 지연 제어 회로(120)가 출력하는 지연 제어 신호의 수는 필요에 따라 더 증가하거나 또는 감소할 수 있다. 도 3을 참고하여, 상기 지연 제어 회로(120)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 지연 제어 회로(120)는 리셋 제어 회로(121), 지연 로직 회로((122), 입력 로직 회로(123), 쉬프트 회로들(124∼127), 및 출력 로직 회로(128)를 포함한다. 상기 리셋 제어 회로(121)는 NAND 게이트(41)와 인버터(42)로서 구현될 수 있다. 상기 NAND 게이트(41)는 상기 제1 테스트 모드 신호(TM_SFT)와 내부 전압(VDD)에 응답하여, 제1 리셋 신호(RST)를 출력한다. 상기 인버터(42)는 상기 제1 리셋 신호(RST)를 반전시키고, 그 반전된 신호를 제2 리셋 신호(RSTB)로서 출력한다. 바람직하게, 상기 리셋 제어 회로(121)는 상기 제1 테스트 모드 신호(TM_SFT)가 인에이블될 때, 상기 제1 리셋 신호(RST)를 디세이블시키고, 상기 제2 리셋 신호(RSTB)를 인에이블시킨다. 또, 상기 제1 테스트 모드 신호(TM_SFT)가 디세이블될 때, 상기 리셋 제어 회로(121)가 상기 제1 리셋 신호(RST)를 인에이블시키고, 상기 제2 리셋 신호(RSTB)를 디세이블시킨다. 2 is a block diagram of an input buffer circuit according to an embodiment of the present invention. Referring to FIG. 2, the input buffer circuit 100 includes an input buffer 110, a delay control circuit 120, and a delay circuit 130. The input buffer 110 receives an input signal SI1, converts a voltage of the input signal to a set voltage level (ie, a CMOS level), and outputs a converted input signal SI2. The delay control circuit 120 outputs delay control signals TM0 to TM4 in response to the first and second test mode signals TM_SFT and TM_COS. Preferably, the number of delay control signals output by the delay control circuit 120 may be further increased or decreased as necessary. Referring to Figure 3, the configuration and specific operation of the delay control circuit 120 will be described in more detail as follows. The delay control circuit 120 includes a reset control circuit 121, a delay logic circuit 122, an input logic circuit 123, shift circuits 124 to 127, and an output logic circuit 128. The reset control circuit 121 may be implemented as a NAND gate 41 and an inverter 42. The NAND gate 41 may respond to the first test mode signal TM_SFT and an internal voltage VDD. The first reset signal RST is outputted, and the inverter 42 inverts the first reset signal RST and outputs the inverted signal as the second reset signal RSTB. The control circuit 121 disables the first reset signal RST and enables the second reset signal RSTB when the first test mode signal TM_SFT is enabled. When the first test mode signal TM_SFT is disabled, the reset control circuit 121 enables the first reset signal RST and phase 2 thereby disabling a reset signal (RSTB).

택일적으로, 상기 리셋 제어 회로(121)의 상기 NAND 게이트(41)는 도 7에서 참고되는 것과 같이, 인버터들(43)로 대체될 수도 있다. 이 경우, 상기 인버터(43)는 상기 제1 테스트 모드 신호(TM_SFT)를 반전시키고, 그 반전된 신호를 상기 제1 리셋 신호(RST)로서 출력한다. 상기 리셋 제어 회로(121)를 제외하고, 도 7에 도시된 지연 제어 회로(120)의 구성 및 구체적인 동작은 도 3에 도시된 상기 지연 제어 회로(120)의 구성 및 구체적인 동작과 실질적으로 동일하다.Alternatively, the NAND gate 41 of the reset control circuit 121 may be replaced by inverters 43, as referenced in FIG. In this case, the inverter 43 inverts the first test mode signal TM_SFT and outputs the inverted signal as the first reset signal RST. Except for the reset control circuit 121, the configuration and specific operation of the delay control circuit 120 shown in FIG. 7 are substantially the same as the configuration and specific operation of the delay control circuit 120 shown in FIG. .

상기 지연 로직 회로(122)는 인버터들(31, 32)을 포함한다. 상기 인버터(31)는 상기 제2 테스트 모드 신호(TM_COS)를 반전시키고, 반전된 제2 테스트 모드 신호(TM_COS)를 출력한다. 상기 인버터(32)는 상기 반전된 제2 테스트 모드 신호(TM_COS)를 다시 반전시켜, 상기 제2 테스트 모드 신호(TM_COS)를 상기 입력 로직 회로(123), 상기 쉬프트 회로들(124∼127), 및 상기 출력 로직 회로(128)에 각각 출력한다. 결과적으로, 상기 지연 로직 회로(122)에 의해 상기 제2 테스트 모드 신호(TM_COS)가 설정 시간 동안 지연된 후, 상기 입력 로직 회로(123), 상기 쉬프트 회로들(124∼127), 및 상기 출력 로직 회로(128)에 각각 입력된다.The delay logic circuit 122 includes inverters 31 and 32. The inverter 31 inverts the second test mode signal TM_COS and outputs the inverted second test mode signal TM_COS. The inverter 32 inverts the inverted second test mode signal TM_COS again to convert the second test mode signal TM_COS into the input logic circuit 123, the shift circuits 124 to 127, And output to the output logic circuit 128, respectively. As a result, after the second test mode signal TM_COS is delayed by the delay logic circuit 122 for a set time, the input logic circuit 123, the shift circuits 124 to 127, and the output logic are delayed. It is input to the circuit 128, respectively.

상기 입력 로직 회로(123)는 패스(pass) 회로(51), 래치 회로(52), 및 인버터(53)를 포함한다. 바람직하게, 상기 패스 회로(51)는 전송 게이트로서 구현될 수 있다. 상기 패스 회로(51)는 상기 지연 로직 회로(122)로부터 수신되는 상기 제2 테스트 모드 신호(TM_COS)와 상기 반전된 제2 테스트 모드 신호(TM_COSB)에 응답하여, 상기 출력 로직 회로(128)로부터 수신되는 지연 제어 신호(TM4)를 상기 래치 회로(52)에 출력하거나 또는 출력하지 않는다. 바람직하게, 상기 제2 테스트 모드 신호(TM_COS)가 디세이블될 때, 상기 패스 회로(51)가 상기 지연 제어 신호(TM4)를 상기 래치 회로(52)에 출력한다. 상기 래치 회로(52)는 NOR 게이트(54)와 인버터(55)를 포함한다. 상기 NOR 게이트(54)는 상기 제1 리셋 신호(RST)와 상기 패스 회로(51)로부터 수신되는 상기 지연 제어 신호(TM4)에 응답하여, 내부 로직 신호(NL)를 출력한다. 좀 더 상세하게는, 상기 NOR 게이트(54)는 제1 입력 단자를 통하여 상기 제1 리셋 신호(RST)를 수신하고, 제2 입력 단자를 통하여 상기 지연 제어 신 호(TM4)를 수신한다. 상기 인버터(55)는 상기 NOR 게이트(54)로부터 수신되는 상기 내부 로직 신호(NL)를 반전시키고, 그 반전된 신호(NLB)를 상기 NOR 게이트(54)의 제2 입력 단자에 출력한다. 한편, 상기 인버터(53)는 상기 래치 회로(52)로부터 수신되는 상기 내부 로직 신호(NL)를 반전시켜, 그 반전된 신호를 상기 지연 제어 신호(TM0)로서 출력한다.The input logic circuit 123 includes a pass circuit 51, a latch circuit 52, and an inverter 53. Preferably, the pass circuit 51 may be implemented as a transfer gate. The pass circuit 51 may receive the output signal from the output logic circuit 128 in response to the second test mode signal TM_COS and the inverted second test mode signal TM_COSB received from the delay logic circuit 122. The received delay control signal TM4 is output to the latch circuit 52 or not. Preferably, when the second test mode signal TM_COS is disabled, the pass circuit 51 outputs the delay control signal TM4 to the latch circuit 52. The latch circuit 52 includes a NOR gate 54 and an inverter 55. The NOR gate 54 outputs an internal logic signal NL in response to the first reset signal RST and the delay control signal TM4 received from the pass circuit 51. More specifically, the NOR gate 54 receives the first reset signal RST through a first input terminal and the delay control signal TM4 through a second input terminal. The inverter 55 inverts the internal logic signal NL received from the NOR gate 54, and outputs the inverted signal NLB to the second input terminal of the NOR gate 54. The inverter 53 inverts the internal logic signal NL received from the latch circuit 52, and outputs the inverted signal as the delay control signal TM0.

상기 쉬프트 회로들(124∼127)은 상기 제2 리셋 신호(RSTB)에 응답하여 각각 리셋된다. 상기 쉬프트 회로들(124∼127)은 리셋될 때, 상기 지연 제어 신호들(TM1∼TM4)을 각각 디세이블시켜 출력한다. 바람직하게, 상기 지연 제어 회로(120)에 포함되는 쉬프트 회로의 수는 필요에 따라 증가하거나 또는 감소할 수 있다. 상기 지연 제어 회로(120)에 포함되는 쉬프트 회로의 수가 증가하거나 또는 감소할 때, 상기 지연 제어 신호의 수가 쉬프트 회로의 수에 비례하여 증가하거나 또는 감소할 수 있다. 상기 쉬프트 회로들(124∼127)은 상기 입력 로직 회로(123)의 출력 단자에 직렬로 연결되고, 상기 지연 로직 회로(122)로부터 수신되는 상기 제2 테스트 모드 신호(TM_COS)와 상기 반전된 제2 테스트 모드 신호(TM_COSB)에 응답하여, 상기 지연 제어 신호들(TM0∼TM3)을 각각 수신하고, 상기 지연 제어 신호들(TM1∼TM4)을 각각 출력한다. 도 4를 참고하여, 상기 쉬프트 회로들(124∼127)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 쉬프트 회로들(124∼127)의 구성 및 동작은 서로 유사하므로, 도 4에서는 상기 쉬프트 회로(124)의 구성 및 동작을 중심으로 설명하기로 한다. 상기 쉬프트 회로(124)는 제1 래치부(70), 제2 래치부(80), 및 초기화 회로(90)를 포함한다. 상기 제1 래치부(70)는 전 송 게이트(71)와 저장 회로(72)를 포함한다. 상기 전송 게이트(71)는 상기 제2 테스트 모드 신호(TM_COS)와 상기 반전된 제2 테스트 모드 신호(TM_COSB)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 제2 테스트 모드 신호(TM_COS)가 디세이블될 때, 상기 전송 게이트(71)가 턴 온된다. 상기 전송 게이트(71)는 턴 온될 때, 상기 지연 제어 신호(TM0)를 수신하여 상기 저장 회로(72)에 출력한다. 상기 저장 회로(72)는 래치 회로(73)와 인버터(74)를 포함한다. 상기 래치 회로(73)는 인버터들(75, 76)을 포함하고, 상기 전송 게이트(71)로부터 수신되는 상기 지연 제어 신호(TM0)를 래치하고, 래치 신호(L1)를 출력한다. 상기 인버터(74)는 상기 래치 신호(L1)를 반전시키고, 반전된 래치 신호(L1B)를 출력한다. 상기 제2 래치부(80)는 전송 게이트(81)와 저장 회로(82)를 포함한다. 상기 전송 게이트(81)는 상기 제2 테스트 모드 신호(TM_COS)와 상기 반전된 제2 테스트 모드 신호(TM_COSB)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 제2 테스트 모드 신호(TM_COS)가 인에이블될 때, 상기 전송 게이트(81)가 턴 온된다. 결과적으로, 상기 전송 게이트(71)가 턴 온될 때, 상기 전송 게이트(81)가 턴 오프된다. 상기 전송 게이트(81)는 턴 온될 때, 상기 반전된 래치 신호(L1B)를 수신하여 상기 저장 회로(82)에 출력한다. 상기 저장 회로(82)는 래치 회로(83)와 인버터(84)를 포함한다. 상기 래치 회로(83)는 인버터들(85, 86)을 포함하고, 상기 전송 게이트(81)로부터 수신되는 상기 반전된 래치 신호(L1B)를 래치하고, 래치 신호(L2)를 출력한다. 상기 인버터(84)는 상기 래치 신호(L2)를 반전시키고, 그 반전된 신호를 상기 지연 제어 신호(TM1)로서 출력한다. 상기 초기화 회로(90)는 상기 제2 리셋 신호(RSTB)에 응답 하여, 상기 제2 래치부(80)를 초기화시킨다. 바람직하게, 상기 초기화 회로(90)는 PMOS 트랜지스터로서 구현될 수 있고, 상기 제2 리셋 신호(RSTB)가 디세이블될 때, 상기 저장 회로(82)에 그라운드 전압(VSS) 레벨의 초기화 신호(INT)를 출력한다. 그 결과, 상기 저장 회로(82)가 상기 초기화 신호(INT)를 래치하고, 상기 지연 제어 신호(TM1)를 디세이블시킨다. 상술한 것과 같이, 상기 쉬프트 회로들(124∼127)은 상기 제2 테스트 모드 신호(TM_COS)가 디세이블될 때, 상기 지연 제어 신호들(TM0∼TM3)을 각각 수신하고, 상기 제2 테스트 모드 신호(TM_COS)가 인에이블될 때, 수신된 상기 지연 제어 신호들(TM0∼TM3)을 상기 지연 제어 신호들(TM1∼TM4)로서 각각 출력한다.The shift circuits 124 to 127 are reset in response to the second reset signal RSTB. When the shift circuits 124 to 127 are reset, the delay control signals TM1 to TM4 are disabled and output. Preferably, the number of shift circuits included in the delay control circuit 120 may increase or decrease as necessary. When the number of shift circuits included in the delay control circuit 120 increases or decreases, the number of delay control signals may increase or decrease in proportion to the number of shift circuits. The shift circuits 124 to 127 are connected in series to an output terminal of the input logic circuit 123, and are inverted from the second test mode signal TM_COS received from the delay logic circuit 122. In response to the two test mode signals TM_COSB, the delay control signals TM0 to TM3 are respectively received, and the delay control signals TM1 to TM4 are respectively output. Referring to FIG. 4, the configuration and specific operation of the shift circuits 124 to 127 will be described in more detail as follows. Since the configuration and operation of the shift circuits 124 to 127 are similar to each other, the configuration and operation of the shift circuit 124 will be described with reference to FIG. 4. The shift circuit 124 includes a first latch portion 70, a second latch portion 80, and an initialization circuit 90. The first latch unit 70 includes a transfer gate 71 and a storage circuit 72. The transmission gate 71 is turned on or off in response to the second test mode signal TM_COS and the inverted second test mode signal TM_COSB. Preferably, when the second test mode signal TM_COS is disabled, the transfer gate 71 is turned on. When the transfer gate 71 is turned on, the transmission gate 71 receives the delay control signal TM0 and outputs the delay control signal TM0 to the storage circuit 72. The storage circuit 72 includes a latch circuit 73 and an inverter 74. The latch circuit 73 includes inverters 75 and 76, latches the delay control signal TM0 received from the transmission gate 71, and outputs a latch signal L1. The inverter 74 inverts the latch signal L1 and outputs the inverted latch signal L1B. The second latch unit 80 includes a transfer gate 81 and a storage circuit 82. The transmission gate 81 is turned on or off in response to the second test mode signal TM_COS and the inverted second test mode signal TM_COSB. Preferably, when the second test mode signal TM_COS is enabled, the transfer gate 81 is turned on. As a result, when the transfer gate 71 is turned on, the transfer gate 81 is turned off. When the transfer gate 81 is turned on, the transfer gate 81 receives the inverted latch signal L1B and outputs it to the storage circuit 82. The storage circuit 82 includes a latch circuit 83 and an inverter 84. The latch circuit 83 includes inverters 85 and 86, latches the inverted latch signal L1B received from the transfer gate 81, and outputs a latch signal L2. The inverter 84 inverts the latch signal L2 and outputs the inverted signal as the delay control signal TM1. The initialization circuit 90 initializes the second latch unit 80 in response to the second reset signal RSTB. Preferably, the initialization circuit 90 may be implemented as a PMOS transistor, and when the second reset signal RSTB is disabled, an initialization signal INT having a ground voltage VSS level in the storage circuit 82. ) As a result, the storage circuit 82 latches the initialization signal INT and disables the delay control signal TM1. As described above, the shift circuits 124 to 127 respectively receive the delay control signals TM0 to TM3 when the second test mode signal TM_COS is disabled, and the second test mode. When the signal TM_COS is enabled, the received delay control signals TM0 to TM3 are output as the delay control signals TM1 to TM4, respectively.

다시 도 3을 참고하면, 상기 출력 로직 회로(128)는 패스 회로(61), 래치 회로(62), 및 인버터(63)를 포함한다. 상기 패스 회로(61)는 상기 지연 로직 회로(122)로부터 수신되는 상기 제2 테스트 모드 신호(TM_COS)와 상기 반전된 제2 테스트 모드 신호(TM_COSB)에 응답하여, 상기 쉬프트 회로(127)로부터 수신되는 지연 제어 신호(TM4)를 상기 래치 회로(62)에 출력하거나 또는 출력하지 않는다. 상기 패스 회로(61)는 전송 게이트로 구현될 수 있다. 바람직하게, 상기 제2 테스트 모드 신호(TM_COS)가 인에이블될 때, 상기 패스 회로(61)가 상기 지연 제어 신호(TM4)를 상기 래치 회로(62)에 출력한다. 상기 래치 회로(62)는 상기 지연 제어 신호(TM4)를 래치하고, 반전된 지연 제어 신호(TM4B)를 출력한다. 상기 인버터(63)는 상기 반전된 지연 제어 신호(TM4B)를 다시 반전시켜, 상기 입력 로직 회로(123)에 출력한다.Referring back to FIG. 3, the output logic circuit 128 includes a pass circuit 61, a latch circuit 62, and an inverter 63. The pass circuit 61 is received from the shift circuit 127 in response to the second test mode signal TM_COS and the inverted second test mode signal TM_COSB received from the delay logic circuit 122. The delay control signal TM4 to be outputted or not is outputted to the latch circuit 62. The pass circuit 61 may be implemented as a transfer gate. Preferably, when the second test mode signal TM_COS is enabled, the pass circuit 61 outputs the delay control signal TM4 to the latch circuit 62. The latch circuit 62 latches the delay control signal TM4 and outputs the inverted delay control signal TM4B. The inverter 63 inverts the inverted delay control signal TM4B again and outputs the inverted delay control signal TM4B to the input logic circuit 123.

다음으로, 도 5를 참고하여, 상기 지연 제어 회로(120)의 동작 과정을 상세히 설명한다. 먼저, 초기에, 상기 제2 테스트 모드 신호(TM_COS)가 디세이블되고, 상기 제1 테스트 모드 신호(TM_SFT)가 설정 시간(T1) 동안 디세이블된다. 도 5에서는 상기 제2 테스트 모드 신호(TM_COS)의 타이밍도가 생략되고, 반전된 제2 테스트 모드 신호(TM_COS)의 타이밍도가 도시되어 있다. 상기 리셋 제어 회로(121)는 상기 설정 시간(T1) 동안 상기 제1 리셋 신호(RST)를 인에이블시키고, 상기 제2 리셋 신호(RSTB)를 디세이블시킨다. 상기 제2 리셋 신호(RSTB)에 응답하여, 상기 쉬프트 회로들(124∼127)이 각각 리셋 되어, 상기 지연 제어 신호들(TM1∼TM4)을 각각 디세이블시켜 출력한다. 상기 지연 로직 회로(122)는 상기 제2 테스트 모드 신호(TM_COS)를 수신하고, 반전된 제2 테스트 모드 신호(TM_COSB)와 상기 제2 테스트 모드 신호(TM_COS)를 출력한다. 상기 입력 로직 회로(123)의 패스 회로(51)는 상기 반전된 제2 테스트 모드 신호(TM_COSB)와 상기 제2 테스트 모드 신호(TM_COS)에 응답하여, 상기 지연 제어 신호(TM4)를 상기 입력 로직 회로(123)의 상기 NOR 게이트(54)에 출력하지 않는다. 한편, 상기 입력 로직 회로(123)의 NOR 게이트(54)는 상기 제1 리셋 신호(RST)에 응답하여, 상기 내부 로직 신호(NL)를 로직 로우로 출력한다. 상기 입력 로직 회로(123)의 인버터(55)는 상기 내부 로직 신호(NL)를 반전시켜 상기 NOR 게이트(54)에 출력한다. 그 결과, 상기 시간(T1)이 후, 상기 제1 테스트 모드 신호(TM_SFT)가 인에이블되어, 상기 제1 리셋 신호(RST)가 디세이블되더라도, 상기 내부 로직 신호(NL)는 로직 로우로 유지될 수 있다. 따라서, 상기 입력 로직 회로(123)의 인버터(53)는 상기 내부 로직 신호(NL)를 반전시켜, 로직 하이의 상기 지연 제어 신호(TM0)를 출력한다. 상기 쉬프트 회로(124)의 제1 래치부(70)는 상기 제2 테스트 모드 신호(TM_COS)가 디세이블 상태이므로, 로직 하이의 상기 지연 제어 신호(TM0)를 래치한다.Next, an operation process of the delay control circuit 120 will be described in detail with reference to FIG. 5. First, initially, the second test mode signal TM_COS is disabled and the first test mode signal TM_SFT is disabled for a set time T1. In FIG. 5, the timing diagram of the second test mode signal TM_COS is omitted, and the timing diagram of the inverted second test mode signal TM_COS is illustrated. The reset control circuit 121 enables the first reset signal RST and disables the second reset signal RSTB during the set time T1. In response to the second reset signal RSTB, the shift circuits 124 to 127 are respectively reset to disable and output the delay control signals TM1 to TM4, respectively. The delay logic circuit 122 receives the second test mode signal TM_COS and outputs the inverted second test mode signal TM_COSB and the second test mode signal TM_COS. The pass circuit 51 of the input logic circuit 123 transmits the delay control signal TM4 to the input logic in response to the inverted second test mode signal TM_COSB and the second test mode signal TM_COS. It does not output to the NOR gate 54 of the circuit 123. The NOR gate 54 of the input logic circuit 123 outputs the internal logic signal NL to a logic low in response to the first reset signal RST. The inverter 55 of the input logic circuit 123 inverts the internal logic signal NL and outputs the inverted logic signal NL to the NOR gate 54. As a result, after the time T1, the first test mode signal TM_SFT is enabled so that the internal logic signal NL remains logic low even when the first reset signal RST is disabled. Can be. Therefore, the inverter 53 of the input logic circuit 123 inverts the internal logic signal NL to output the delay control signal TM0 of logic high. Since the second test mode signal TM_COS is in a disabled state, the first latch unit 70 of the shift circuit 124 latches the delay control signal TM0 of logic high.

이 후, 시간(T2) 동안, 상기 반전된 제2 테스트 모드 신호(TM_COSB)가 디세이블되면, 상기 패스 회로(51)는 디세이블 상태의 상기 지연 제어 신호(TM4)를 상기 NOR 게이트(54)에 출력한다. 그 결과, 상기 NOR 게이트(54)는 디세이블 상태의 상기 제1 리셋 신호(RST)와 디세이블 상태의 상기 지연 제어 신호(TM4)에 응답하여, 상기 내부 로직 신호(NL)를 로직 하이로 출력한다. 결국, 상기 입력 로직 회로(123)는 로직 하이의 상기 지연 제어 신호(TM4)를 수신하기 전까지 상기 지연 제어 신호(TM0)를 디세이블시킨다. 이때, 상기 제1 래치부(70)는 상기 반전된 제2 테스트 모드 신호(TM_COSB)가 디세이블 상태이므로, 디세이블된 상기 지연 제어 신호(TM0)를 래치하지 않는다. 또, 상기 시간(T2) 동안, 상기 쉬프트 회로(124)의 제2 래치부(80)는 상기 제1 래치부(70)로부터 수신되는 로직 하이의 상기 지연 제어 신호(TM0)를 래치하고, 그 래치된 신호를 상기 지연 제어 신호(TM1)로서 출력한다. 결국, 상기 지연 제어 신호(TM1)만이 인에이블되고, 상기 지연 제어 신호들(TM0, TM2∼TM4)은 모두 디세이블된다.Subsequently, when the inverted second test mode signal TM_COSB is disabled for the time T2, the pass circuit 51 transmits the delay control signal TM4 in the disabled state to the NOR gate 54. Output to As a result, the NOR gate 54 outputs the internal logic signal NL to logic high in response to the first reset signal RST in the disabled state and the delay control signal TM4 in the disabled state. do. As a result, the input logic circuit 123 disables the delay control signal TM0 until the delay control signal TM4 of logic high is received. In this case, the first latch unit 70 does not latch the disabled delay control signal TM0 because the inverted second test mode signal TM_COSB is in a disabled state. During the time T2, the second latch unit 80 of the shift circuit 124 latches the delay control signal TM0 of logic high received from the first latch unit 70, and The latched signal is output as the delay control signal TM1. As a result, only the delay control signal TM1 is enabled, and the delay control signals TM0 and TM2 to TM4 are all disabled.

그 후, 시간(T3) 동안 상기 반전된 제2 테스트 모드 신호(TM_COSB)가 인에이블되면, 상기 제1 래치부(70)가 디세이블 상태의 상기 지연 제어 신호(TM0)를 래치하고, 상기 제2 래치부(80)는 이전에 래치된 신호(즉, 인에이블 상태의 상기 지연 제어 신호(TM0))를 상기 지연 제어 신호(TM1)로서 계속 출력한다. 이때, 상기 쉬프 트 회로(125)의 제1 래치부(70)가 상기 쉬프트 회로(124)의 제2 래치부(80)로부터 수신되는 로직 하이의 상기 지연 제어 신호(TM1)를 래치한다.Thereafter, when the inverted second test mode signal TM_COSB is enabled for a time T3, the first latch unit 70 latches the delay control signal TM0 in a disabled state, and the first latch unit 70 latches the delay control signal TM0 in a disabled state. The two latch unit 80 continues to output the previously latched signal (ie, the delay control signal TM0 in the enabled state) as the delay control signal TM1. At this time, the first latch unit 70 of the shift circuit 125 latches the delay control signal TM1 of logic high received from the second latch unit 80 of the shift circuit 124.

시간(T4) 동안 반전된 제2 테스트 모드 신호(TM_COSB)가 다시 디세이블되면, 상기 쉬프트 회로(124)의 제2 래치부(80)는 상기 제1 래치부(70)로부터 수신되는 로직 로우의 상기 지연 제어 신호(TM0)를 래치하고, 그 래치된 신호를 상기 지연 제어 신호(TM1)로서 출력한다. 이때, 상기 쉬프트 회로(125)의 제1 래치부(70)는 상기 쉬프트 회로(124)의 제2 래치부(80)로부터 수신되는 로직 로우의 상기 지연 제어 신호(TM1)를 래치하지 않는다. 또, 상기 쉬프트 회로(125)의 제2 래치부(80)는 상기 쉬프트 회로(125)의 제1 래치부(70)로부터 수신되는 로직 하이의 상기 지연 제어 신호(TM1)를 래치하여, 지연 제어 신호(TM2)로서 계속 출력한다.When the second test mode signal TM_COSB inverted for the time T4 is again disabled, the second latch unit 80 of the shift circuit 124 may be configured to receive the logic low received from the first latch unit 70. The delay control signal TM0 is latched and the latched signal is output as the delay control signal TM1. In this case, the first latch unit 70 of the shift circuit 125 does not latch the delay control signal TM1 of the logic row received from the second latch unit 80 of the shift circuit 124. In addition, the second latch unit 80 of the shift circuit 125 latches the delay control signal TM1 of logic high received from the first latch unit 70 of the shift circuit 125 to control delay. Output continues as a signal TM2.

상술한 것과 같이, 상기 반전된 제2 테스트 모드 신호(TM_COSB)가 토글하는 횟수(좀 더 상세하게는, 로직 로우 상태로 되는 횟수)에 따라, 상기 지연 제어 신호들(TM0∼TM4) 중 인에이블되는 지연 제어 신호(TM0∼TM4 중 하나)가 결정된다. 즉, 상기 반전된 제2 테스트 모드 신호(TM_COSB)가 한 번 토글할 때, 상기 지연 제어 신호(TM1)만이 인에이블되고, 상기 지연 제어 신호들(TM0, TM2∼TM4)이 디세이블된다. 또, 상기 반전된 제2 테스트 모드 신호(TM_COSB)가 두 번 토글할 때, 상기 지연 제어 신호(TM2)만이 인에이블되고, 상기 지연 제어 신호들(TM0, TM1, TM3, TM4)이 디세이블된다.As described above, according to the number of times that the inverted second test mode signal TM_COSB is toggled (more specifically, the number of times to be in a logic low state), one of the delay control signals TM0 to TM4 is enabled. The delay control signal (one of TM0 to TM4) to be determined is determined. That is, when the inverted second test mode signal TM_COSB toggles once, only the delay control signal TM1 is enabled and the delay control signals TM0 and TM2 to TM4 are disabled. When the inverted second test mode signal TM_COSB toggles twice, only the delay control signal TM2 is enabled and the delay control signals TM0, TM1, TM3, and TM4 are disabled. .

다시 도 2를 참고하면, 상기 지연 회로(130)는 상기 지연 제어 신호들(TM0∼TM4)에 응답하여 지연 시간을 조절하고, 그 조절된 지연 시간 동안 상기 변환 입력 신호(SI1)를 지연시켜, 지연 입력 신호(SO)를 출력한다. 도 5를 참고하여, 상기 지연 회로(130)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 지연 회로(130)는 입력 제어 회로들(131∼135), 지연부들(136∼139), 및 출력 회로(140)를 포함한다. 상기 입력 제어 회로들(131∼135) 각각은 NAND 게이트로 구현될 수 있다. 상기 입력 제어 회로(133)는 상기 지연 제어 신호(TM0)에 응답하여, 상기 변환 입력 신호(SI2)를 상기 지연부(138)에 출력하거나 또는 출력하지 않는다. 상기 입력 제어 회로(134)는 상기 지연 제어 신호(TM1)에 응답하여, 상기 변환 입력 신호(SI2)를 상기 지연부(139)에 출력하거나 또는 출력하지 않는다. 또, 상기 입력 제어 회로들(131, 132)은 상기 지연 제어 신호들(TM3, TM4)에 각각 응답하여, 상기 변환 입력 신호(SI2)를 상기 지연부들(136, 137)에 각각 출력하거나 또는 출력하지 않는다. 상기 입력 제어 회로(135)는 상기 지연 제어 신호(TM2)에 응답하여, 상기 변환 입력 신호(SI2)를 상기 출력 회로(140)에 출력하거나 또는 출력하지 않는다. 바람직하게, 상기 지연 제어 신호들(TM0∼TM4) 중 어느 하나가 인에이블될 때, 나머지들은 디세이블되므로, 상기 입력 제어 회로들(131∼135) 중 어느 하나가 상기 변환 입력 신호(SI2)를 수신하여 출력한다. 상기 지연부들(136∼139)은 직렬로 연결되고, 상기 지연부(136)에는 내부 전압(VDD)이 입력되고, 상기 지연부(139)의 출력 단자는 상기 출력 회로(140)에 연결된다. 바람직하게, 상기 지연 회로(130)에 포함되는 지연부의 수는 필요에 따라 증가하거나 또는 감소할 수 있다. 이 경우, 지연 제어 신호의 수는 증가 또는 감소하는 지연부의 수에 비례하게 증가하거나 또는 감소한다. 상기 지연부들(136∼139)은 상기 변환 입력 신호(SI2)를 수신 할 때, 출력 신호들(OUT1∼OUT4)을 각각 토글시켜 출력한다. 또, 상기 지연부들(137∼139)은 상기 변환 입력 신호(SI2)를 수신하지 않을 때, 상기 출력 신호들(OUT1∼OUT3)이 각각 토글하면, 상기 출력 신호들(OUT2∼OUT4)을 각각 토글시켜 출력한다. 상기 출력 회로(140)는 상기 출력 신호(OUT4)와 상기 입력 제어 회로(135)의 출력 신호에 응답하여, 지연 입력 신호(SO)를 출력한다. 바람직하게, 상기 출력 회로(140)는 NAND 게이트로 구현될 수 있다.Referring back to FIG. 2, the delay circuit 130 adjusts a delay time in response to the delay control signals TM0 to TM4 and delays the conversion input signal SI1 for the adjusted delay time. Output the delayed input signal SO. Referring to Figure 5, the configuration and specific operation of the delay circuit 130 will be described in more detail as follows. The delay circuit 130 includes input control circuits 131 to 135, delay units 136 to 139, and an output circuit 140. Each of the input control circuits 131 to 135 may be implemented with a NAND gate. The input control circuit 133 may or may not output the converted input signal SI2 to the delay unit 138 in response to the delay control signal TM0. The input control circuit 134 may or may not output the conversion input signal SI2 to the delay unit 139 in response to the delay control signal TM1. In addition, the input control circuits 131 and 132 respectively output or output the converted input signal SI2 to the delay units 136 and 137 in response to the delay control signals TM3 and TM4, respectively. I never do that. The input control circuit 135 may or may not output the conversion input signal SI2 to the output circuit 140 in response to the delay control signal TM2. Preferably, when any one of the delay control signals TM0 to TM4 is enabled, the others are disabled, so that any one of the input control circuits 131 to 135 may convert the conversion input signal SI2. Receive and output The delay units 136 to 139 are connected in series, an internal voltage VDD is input to the delay unit 136, and an output terminal of the delay unit 139 is connected to the output circuit 140. Preferably, the number of delay units included in the delay circuit 130 may increase or decrease as necessary. In this case, the number of delay control signals increases or decreases in proportion to the number of delay portions that increase or decrease. When the delay units 136 to 139 receive the conversion input signal SI2, the delay units 136 to 139 toggle the output signals OUT1 to OUT4, respectively. The delay units 137 to 139 toggle the output signals OUT2 to OUT4 when the output signals OUT1 to OUT3 toggle when the delayed input signals 137 to 139 do not receive the conversion input signal SI2. And print it out. The output circuit 140 outputs the delayed input signal SO in response to the output signal OUT4 and the output signal of the input control circuit 135. Preferably, the output circuit 140 may be implemented with a NAND gate.

다음으로, 상기 지연 회로(130)의 동작 과정을 상세히 설명한다. 먼저, 초기 상태에서, 상기 지연 제어 신호(TM0)가 인에이블되고, 상기 지연 제어 신호들(TM1, TM2, TM3, TM4)이 디세이블된다. 상기 지연 제어 신호(TM0)에 응답하여, 상기 입력 제어 회로(133)만이 상기 변환 입력 신호(SI2)를 출력하고, 상기 입력 제어 회로들(131, 132, 134, 135)은 상기 변환 입력 신호(SI2)를 출력하지 않는다. 그 결과, 상기 지연부(138)가 상기 출력 신호(OUT3)를 토글시키고, 상기 출력 신호(OUT3)에 응답하여, 상기 지연부(139)가 상기 출력 신호(OUT4)를 토글시킨다. 상기 입력 제어 회로(135)가 상기 변환 입력 신호(SI2)를 출력하지 않으므로, 상기 출력 회로(140)는 상기 출력 신호(OUT4)에 응답하여, 상기 지연 입력 신호(SO)를 출력한다. 결과적으로, 상기 변환 입력 신호(SI2)가 상기 지연부들(138, 139)에 의해 지연된 후, 상기 출력 회로(140)에 의해 상기 지연 입력 신호(SO)로서 출력된다. 한편, 상기 반전된 제2 테스트 모드 신호(TM_COSB)가 세 번 토글하는 경우, 상기 지연 제어 회로(120)가 상기 지연 제어 신호(TM3)만을 인에이블시키고, 나머지들은 디세이블시킨다. 그 결과, 상기 지연 회로(130)는 상기 지연 제어 신호(TM3)에 응답하여, 상술한 것과 유사하게 동작하여, 상기 지연부들(136∼139)에 의해 상기 변환 입력 신호(SI2)를 지연시킨 후, 그 지연된 신호를 상기 지연 입력 신호(SO)로서 출력한다. 결과적으로, 상기 지연 제어 신호들(TM0∼TM4) 중 인에이블되는 지연 제어 신호가 변경될 때, 상기 지연 회로(130)의 지연 시간이 변경된다. 상술한 것과 같이, 상기 입력 버퍼 회로(100)는 상기 제2 테스트 모드 신호(TM_COS)의 토글 횟수에 따라 그 지연 시간을 조절함으로써, 상기 입력 버퍼(110)로부터 수신되는 상기 변환 입력 신호(SI2)의 셋업 및 홀드 타임을 회로의 변경 없이 선택적으로 조절할 수 있다.Next, an operation process of the delay circuit 130 will be described in detail. First, in the initial state, the delay control signal TM0 is enabled, and the delay control signals TM1, TM2, TM3, TM4 are disabled. In response to the delay control signal TM0, only the input control circuit 133 outputs the conversion input signal SI2, and the input control circuits 131, 132, 134, and 135 output the conversion input signal ( Do not output SI2). As a result, the delay unit 138 toggles the output signal OUT3, and in response to the output signal OUT3, the delay unit 139 toggles the output signal OUT4. Since the input control circuit 135 does not output the conversion input signal SI2, the output circuit 140 outputs the delay input signal SO in response to the output signal OUT4. As a result, the conversion input signal SI2 is delayed by the delay units 138 and 139 and then output by the output circuit 140 as the delay input signal SO. On the other hand, when the inverted second test mode signal TM_COSB toggles three times, the delay control circuit 120 enables only the delay control signal TM3 and disables the others. As a result, in response to the delay control signal TM3, the delay circuit 130 operates similarly to the above, and delays the conversion input signal SI2 by the delay units 136 to 139. The delayed signal is output as the delayed input signal SO. As a result, when the delay control signal enabled among the delay control signals TM0 to TM4 is changed, the delay time of the delay circuit 130 is changed. As described above, the input buffer circuit 100 adjusts the delay time according to the number of toggles of the second test mode signal TM_COS, thereby converting the converted input signal SI2 received from the input buffer 110. The setup and hold times of the can be adjusted selectively without changing the circuit.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 입력 버퍼 회로는, 회로를 변경하지 않고도 테스트 모드를 통하여 입력 신호의 셋업 및 홀드 타임을 선택적으로 조절함으로써, 반도체 장치의 제조 비용 및 제조 시간을 감소시킬 수 있다.As described above, the input buffer circuit according to the present invention can reduce the manufacturing cost and manufacturing time of the semiconductor device by selectively adjusting the setup and hold time of the input signal through the test mode without changing the circuit. .

Claims (21)

제1 및 제2 테스트 모드 신호들에 응답하여, 제1 내지 제K+1(K는 정수) 지연 제어 신호들을 출력하는 지연 제어 회로;A delay control circuit outputting first to K + 1 (K is an integer) delay control signals in response to the first and second test mode signals; 입력 신호를 수신하고, 상기 입력 신호의 전압을 설정된 전압 레벨로 변환하여, 변환 입력 신호를 출력하는 입력 버퍼; 및An input buffer for receiving an input signal, converting a voltage of the input signal to a set voltage level, and outputting a converted input signal; And 상기 지연 제어 신호들에 응답하여 지연 시간을 조절하고, 그 조절된 지연 시간 동안 상기 변환 입력 신호를 지연시켜, 지연 입력 신호를 출력하는 지연 회로를 포함하되,A delay circuit adjusting a delay time in response to the delay control signals, delaying the conversion input signal during the adjusted delay time, and outputting a delay input signal, 상기 지연 제어 회로는 상기 제1 테스트 모드 신호에 응답하여, 제1 및 제2 리셋 신호들을 출력하는 리셋 제어 회로;The delay control circuit may include a reset control circuit configured to output first and second reset signals in response to the first test mode signal; 직렬로 연결되고, 상기 제2 리셋 신호에 응답하여 각각 리셋 되며, 상기 제2 테스트 모드 신호에 응답하여, 상기 제1 내지 제K 지연 제어 신호들을 각각 수신하고, 제2 내지 제K+1 지연 제어 신호들을 각각 출력하는 제1 내지 제K 쉬프트 회로들;Connected in series, reset in response to the second reset signal, respectively, receiving the first through K-th delay control signals in response to the second test mode signal, and performing second through K + 1 delay control. First to K-th shift circuits respectively outputting signals; 상기 제2 테스트 모드 신호에 응답하여, 상기 제K+1 지연 제어 신호를 수신하고, 상기 제1 리셋 신호와 상기 제K+1 지연 제어 신호에 응답하여, 상기 제1 지연 제어 신호를 출력하는 입력 로직 회로; 및An input for receiving the K + 1 delay control signal in response to the second test mode signal and outputting the first delay control signal in response to the first reset signal and the K + 1 delay control signal Logic circuits; And 상기 제2 테스트 모드 신호에 응답하여, 상기 제K+1 지연 제어 신호를 저장하고, 저장된 상기 제K+1 지연 제어 신호를 상기 입력 로직 회로에 출력하는 출력 로직 회로를 포함하는 입력 버퍼 회로.And an output logic circuit for storing the K + 1 delay control signal and outputting the stored K + 1 delay control signal to the input logic circuit in response to the second test mode signal. 삭제delete 제1항에 있어서,The method of claim 1, 상기 리셋 제어 회로는, 상기 제1 테스트 모드 신호가 인에이블될 때, 상기 제1 리셋 신호를 디세이블시키고, 상기 제2 리셋 신호를 인에이블시키고, 상기 제1 테스트 모드 신호가 디세이블될 때, 상기 제1 리셋 신호를 인에이블시키고, 상기 제2 리셋 신호를 디세이블시키고,The reset control circuit is configured to disable the first reset signal, enable the second reset signal when the first test mode signal is enabled, and when the first test mode signal is disabled, Enable the first reset signal, disable the second reset signal, 상기 제1 내지 제K 쉬프트 회로들은 상기 제2 리셋 신호가 디세이블될 때, 각각 리셋되는 입력 버퍼 회로.And the first to K th shift circuits are reset when the second reset signal is disabled. 제1항에 있어서, 상기 리셋 제어 회로는,The method of claim 1, wherein the reset control circuit, 상기 제1 테스트 모드 신호와 내부 전압에 응답하여, 상기 제1 리셋 신호를 출력하는 NAND 게이트; 및A NAND gate outputting the first reset signal in response to the first test mode signal and an internal voltage; And 상기 제1 리셋 신호를 반전시키고, 그 반전된 신호를 상기 제2 리셋 신호로서 출력하는 인버터를 포함하는 입력 버퍼 회로.And an inverter for inverting the first reset signal and outputting the inverted signal as the second reset signal. 제1항에 있어서,The method of claim 1, 상기 제2 테스트 모드 신호가 인에이블될 때, 상기 출력 로직 회로가 상기 제K+1 지연 제어 신호를 저장하고, 상기 제2 테스트 모드 신호가 디세이블될 때, 상기 입력 로직 회로가 상기 출력 로직 회로로부터 상기 제K+1 지연 제어 신호를 수신하는 입력 버퍼 회로.When the second test mode signal is enabled, the output logic circuit stores the K + 1 delay control signal, and when the second test mode signal is disabled, the input logic circuit causes the output logic circuit. And an input buffer circuit for receiving the K + 1th delay control signal from the apparatus. 제1항에 있어서,The method of claim 1, 상기 입력 로직 회로는, 초기에, 상기 제1 리셋 신호에 응답하여, 상기 제1 지연 제어 신호를 제1 로직 레벨로 출력하고, 상기 제K+1 지연 제어 신호를 수신하면, 상기 제1 리셋 신호와 상기 제K+1 지연 제어 신호에 응답하여, 상기 제1 지연 제어 신호를 상기 제1 로직 레벨 또는 제2 로직 레벨로 출력하는 입력 버퍼 회로.The input logic circuit initially outputs the first delay control signal at a first logic level in response to the first reset signal and, upon receiving the K + 1 delay control signal, receives the first reset signal. And outputting the first delay control signal at the first logic level or the second logic level in response to the K + 1 delay control signal. 제1항에 있어서,The method of claim 1, 상기 입력 로직 회로는, 상기 제1 리셋 신호와 상기 제K+1 지연 제어 신호 중 어느 하나가 인에이블될 때 상기 제1 지연 제어 신호를 인에이블시키는 입력 버퍼 회로.And the input logic circuit enables the first delay control signal when either one of the first reset signal and the K + 1th delay control signal is enabled. 제1항에 있어서, 상기 입력 로직 회로는,The method of claim 1, wherein the input logic circuit, 상기 제2 테스트 모드 신호에 응답하여, 상기 제K+1 지연 제어 신호를 수신하여 출력하는 패스(pass) 회로;A pass circuit configured to receive and output the K + 1th delay control signal in response to the second test mode signal; 상기 제1 리셋 신호와 상기 패스 회로로부터 수신되는 상기 제K+1 지연 제어 신호에 응답하여, 내부 로직 신호를 출력하는 래치 회로; 및A latch circuit outputting an internal logic signal in response to the first reset signal and the K + 1 delay control signal received from the pass circuit; And 상기 내부 로직 신호를 반전시켜, 그 반전된 신호를 상기 제1 지연 제어 신호로서 출력하는 인버터를 포함하는 입력 버퍼 회로.And an inverter for inverting the internal logic signal and outputting the inverted signal as the first delay control signal. 제8항에 있어서, 상기 래치 회로는,The method of claim 8, wherein the latch circuit, 제1 입력 단자를 통하여 수신되는 상기 제1 리셋 신호와, 상기 패스 회로로부터 출력되어 제2 입력 단자를 통하여 수신되는 상기 제K+1 지연 제어 신호에 응답하여, 상기 내부 로직 신호를 출력하는 NOR 게이트; 및A NOR gate outputting the internal logic signal in response to the first reset signal received through a first input terminal and the K + 1 delay control signal output from the pass circuit and received through a second input terminal; ; And 상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 NOR 게이트의 상기 제2 입력 단자에 출력하는 인버터를 포함하는 입력 버퍼 회로.An inverter that inverts the internal logic signal and outputs the inverted signal to the second input terminal of the NOR gate. 제1항에 있어서, 상기 출력 로직 회로는,The circuit of claim 1, wherein the output logic circuit comprises: 상기 제2 테스트 모드 신호에 응답하여, 상기 제K+1 지연 제어 신호를 수신하여 출력하는 패스 회로;A pass circuit configured to receive and output the K + 1th delay control signal in response to the second test mode signal; 상기 패스 회로로부터 수신되는 상기 제K+1 지연 제어 신호를 래치하고, 반전된 제K+1 지연 제어 신호를 출력하는 래치 회로; 및A latch circuit for latching the K + 1 delay control signal received from the pass circuit and outputting an inverted K + 1 delay control signal; And 상기 반전된 제K+1 지연 제어 신호를 다시 반전시켜, 상기 입력 로직 회로에 출력하는 인버터를 포함하는 입력 버퍼 회로.And an inverter which inverts the inverted K + 1 delay control signal again and outputs it to the input logic circuit. 제1항에 있어서,The method of claim 1, 상기 제1 내지 제K 쉬프트 회로들은, 상기 제2 테스트 모드 신호가 디세이블될 때 상기 제1 내지 제K 지연 제어 신호들을 각각 수신하고, 상기 제2 테스트 모드 신호가 인에이블될 때, 수신된 상기 제1 내지 제K 지연 제어 신호들을 상기 제2 내지 제K+1 지연 제어 신호들로서 각각 출력하는 입력 버퍼 회로.The first to K th shift circuits respectively receive the first to K th delay control signals when the second test mode signal is disabled, and when the second test mode signal is enabled, the received And an input buffer circuit for outputting first through Kth delay control signals as the second through K + 1th delay control signals, respectively. 제1항에 있어서,The method of claim 1, 상기 제1 내지 제K 쉬프트 회로들은 리셋 될 때, 상기 제2 내지 제K+1 지연 제어 신호들을 각각 디세이블시키는 입력 버퍼 회로.An input buffer circuit for disabling the second to K + 1 delay control signals, respectively, when the first to K th shift circuits are reset. 제1항에 있어서, 상기 제1 내지 제K 쉬프트 회로들 각각은,The method of claim 1, wherein each of the first to K-th shift circuits, 상기 제2 테스트 모드 신호가 디세이블될 때, 상기 제1 내지 제K 지연 제어 신호들 중 하나를 수신하여 래치하고, 제1 래치 신호를 출력하는 제1 래치부;A first latch unit configured to receive and latch one of the first to K th delay control signals when the second test mode signal is disabled, and output a first latch signal; 상기 제2 테스트 모드 신호가 인에이블될 때, 상기 제1 래치 신호를 수신하여 래치하고, 그 래치된 신호를 상기 제2 내지 제K+1 지연 제어 신호들 중 하나로서 출력하는 제2 래치부; 및A second latch unit receiving and latching the first latch signal when the second test mode signal is enabled, and outputting the latched signal as one of the second to K + 1 delay control signals; And 상기 제2 리셋 신호에 응답하여, 상기 제2 래치부를 초기화시키는 초기화 회로를 포함하는 입력 버퍼 회로.And an initialization circuit for initializing the second latch unit in response to the second reset signal. 제1항에 있어서, 상기 지연 회로는,The method of claim 1, wherein the delay circuit, 직렬로 연결되고, 상기 변환 입력 신호를 수신할 때, 제1 내지 제K 출력 신호들을 각각 토글시켜 출력하는 제1 내지 제K 지연부들;First to K-th delay units connected in series and toggling the first to K th output signals, respectively, when the converted input signal is received; 상기 제1 지연 제어 신호에 응답하여, 상기 변환 입력 신호를 상기 제(K/2 + 1) 지연부에 출력하거나 또는 출력하지 않는 제1 입력 제어 회로;A first input control circuit for outputting the converted input signal to the (K / 2 + 1) delay unit or not in response to the first delay control signal; 상기 제2 내지 제(K/2 - 1) 지연 제어 신호들에 각각 응답하여, 상기 변환 입력 신호를 상기 제(K/2 + 2) 내지 제K 지연부들에 각각 출력하거나 또는 출력하지 않는 제2 입력 제어 회로들;In response to the second to (K / 2-1) delay control signals, respectively, or a second to output the converted input signal to the (K / 2 + 2) to Kth delay units, respectively. Input control circuits; 상기 제((K-1)/2 + 1) 내지 제(K+1) 지연 제어 신호들에 각각 응답하여, 상기 변환 입력 신호를 상기 제1 내지 제(K/2) 지연부들에 각각 출력하거나 또는 출력하지 않는 제3 입력 제어 회로들;In response to the ((K-1) / 2 + 1) to (K + 1) delay control signals, respectively, outputting the converted input signal to the first to (K / 2) delay units, respectively. Or third input control circuits which do not output; 상기 제(K-1)/2 지연 제어 신호에 응답하여, 상기 변환 입력 신호를 출력하거나 또는 출력하지 않는 제4 입력 제어 회로; 및A fourth input control circuit outputting the output signal or not outputting the converted input signal in response to the (K-1) / 2 delay control signal; And 상기 제K 출력 신호와 상기 제4 입력 제어 회로의 출력 신호에 응답하여, 상기 지연 입력 신호를 출력하는 출력 회로를 포함하는 입력 버퍼 회로.And an output circuit for outputting the delayed input signal in response to the K-th output signal and the output signal of the fourth input control circuit. 제14항에 있어서,The method of claim 14, 상기 제2 내지 제K 지연부들은 상기 변환 입력 신호를 수신하지 않을 때, 상기 제1 내지 제(K-1) 출력 신호들이 각각 토글하면, 상기 제2 내지 제K 출력 신호들을 각각 토글시켜 출력하는 입력 버퍼 회로.When the second to Kth delay units do not receive the conversion input signal, when the first to K th output signals toggle, the second to K th output signals are toggled and output. Input buffer circuit. 제14항에 있어서,The method of claim 14, 상기 제1 내지 제4 입력 제어 회로들 중 어느 하나가 상기 변환 입력 신호를 수신하여 출력할 때, 나머지들은 상기 변환 입력 신호를 출력하지 않는 입력 버퍼 회로.An input buffer circuit, when one of the first to fourth input control circuits receives and outputs the conversion input signal, others do not output the conversion input signal. 제14항에 있어서,The method of claim 14, 상기 제1 내지 제4 입력 제어 회로들 각각이 NAND인 입력 버퍼 회로.An input buffer circuit wherein each of the first to fourth input control circuits is a NAND. 제1항에 있어서, 상기 지연 회로는,The method of claim 1, wherein the delay circuit, 직렬로 연결되고, 상기 변환 입력 신호를 수신할 때, 상기 제1 내지 제K 출력 신호들을 각각 토글시켜 출력하는 제1 내지 제K 지연부들;First to Kth delay units connected in series and toggling the first to Kth output signals, respectively, when the converted input signal is received; 상기 제1 지연 제어 신호에 응답하여, 상기 변환 입력 신호를 상기 제(K/2 + 1) 지연부에 각각 출력하거나 또는 출력하지 않는 제1 입력 제어 회로;A first input control circuit configured to output the converted input signal to the (K / 2 + 1) delay unit or not to output the converted input signal in response to the first delay control signal; 상기 제3 내지 제K+1 지연 제어 신호들에 각각 응답하여, 상기 변환 입력 신호를 상기 제K 내지 상기 제(K/2) 및 상기 제(K/2 - 1) 내지 제1 지연부들에 각각 출력하거나 또는 출력하지 않는 제2 입력 제어 회로들;In response to the third to K + 1 delay control signals, respectively, the converted input signal is respectively provided to the K th to the (K / 2) and the (K / 2-1) to first delay parts. Second input control circuits that output or do not output; 상기 제2 지연 제어 신호에 응답하여, 상기 변환 입력 신호를 출력하거나 또는 출력하지 않는 제3 입력 제어 회로; 및A third input control circuit that outputs the conversion input signal or does not output in response to the second delay control signal; And 상기 제K 출력 신호와 상기 제3 입력 제어 회로의 출력 신호에 응답하여, 상기 지연 입력 신호를 출력하는 출력 회로를 포함하는 입력 버퍼 회로.And an output circuit for outputting the delayed input signal in response to the K-th output signal and the output signal of the third input control circuit. 제18항에 있어서,The method of claim 18, 상기 제2 내지 제K 지연부들은 상기 변환 입력 신호를 수신하지 않을 때, 상기 제1 내지 제(K-1) 출력 신호들이 각각 토글하면, 상기 제2 내지 제K 출력 신호들을 각각 토글시켜 출력하는 입력 버퍼 회로.When the second to Kth delay units do not receive the conversion input signal, when the first to K th output signals toggle, the second to K th output signals are toggled and output. Input buffer circuit. 제18항에 있어서,The method of claim 18, 상기 제1 내지 제3 입력 제어 회로들 중 어느 하나가 상기 변환 입력 신호를 수신하여 출력할 때, 나머지들은 상기 변환 입력 신호를 출력하지 않는 입력 버퍼 회로.An input buffer circuit, when one of the first to third input control circuits receives and outputs the conversion input signal, the other does not output the conversion input signal. 제18항에 있어서,The method of claim 18, 상기 제1 내지 제3 입력 제어 회로들 각각이 NAND 게이트인 입력 버퍼 회로.An input buffer circuit wherein each of the first to third input control circuits is a NAND gate.
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