KR100722615B1 - Manufacturing method of flip-chip package substrate - Google Patents

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KR100722615B1
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plating
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장종식
전해진
김혜진
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삼성전기주식회사
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Abstract

본 발명은 플립칩 패키지 기판의 제조방법에 관한 것으로서, 특히 드라이필름을 적층한 후에 무전해 동도금을 진행하여 패턴들뜸 같은 불량 발생을 방지할 수 있도록 하는 플립칩 패키지 기판의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flip chip package substrate, and more particularly, to a method of manufacturing a flip chip package substrate to prevent the occurrence of defects such as pattern lifting by performing electroless copper plating after laminating the dry film.

또한, 본 발명은 내층에 절연층을 적층하고 비아홀을 가공하는 제 1 단계; 상기 절연층에 도금 레지스트를 적층한후에 패터닝하고 무전해 도금층을 형성하는 제 2 단계; 상기 도금 레지스트의 상면에 위치한 무전해 도금층을 제거하는 제 3 단계; 및 전해 도금을 한 후에 상기 도금 레지스트를 제거하는 제 4 단계를 포함하여 이루어진 플립칩 패키지 기판의 제조방법이 제공된다.In addition, the present invention comprises a first step of laminating an insulating layer on the inner layer and processing the via hole; A second step of laminating a plating resist on the insulating layer and then patterning and forming an electroless plating layer; A third step of removing the electroless plating layer located on the upper surface of the plating resist; And a fourth step of removing the plating resist after the electroplating is provided.

기판, 플래쉬 에칭, 무전해 동도금층, 플립칩 패키지 기판 Board, Flash Etch, Electroless Copper Plating, Flip Chip Package Board

Description

플립칩 패키지 기판의 제조방법{Manufacturing method of Flip-chip package substrate} Manufacturing method of Flip-chip package substrate

도 1a 내지 도 1m는 종래의 빌드업 방식에 의하여 형성되는 플립칩 패키지 기판의 제조 공정도.1a to 1m is a manufacturing process diagram of a flip chip package substrate formed by a conventional build-up method.

도 2a 내지 도 2n는 본 발명의 일실시예에 따른 플립칩 패키지 기판의 제조방법의 공정도.2a to 2n is a process diagram of a method of manufacturing a flip chip package substrate according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

201 : 동박 적층판 202 : 동박201: copper foil laminated sheet 202: copper foil

203 : 절연층 204 : 비아홀203: insulating layer 204: via hole

205 : 도금층 206 : 충진재205: plating layer 206: filler

207 : 드라이 필름 208 : 절연층207: dry film 208: insulating layer

209 : 무전해 도금층 210 : 블라인드 비아홀209: electroless plating layer 210: blind via hole

211 : 전해 도금층 212 : 드라이필름 211: electrolytic plating layer 212: dry film

본 발명은 플립칩 패키지 기판의 제조방법에 관한 것으로서, 특히 드라이필름을 적층한 후에 무전해 동도금을 진행하여 패턴들뜸 같은 불량 발생을 방지할 수 있도록 하는 플립칩 패키지 기판의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flip chip package substrate, and more particularly, to a method of manufacturing a flip chip package substrate to prevent the occurrence of defects such as pattern lifting by performing electroless copper plating after laminating the dry film.

일반적으로 반도체 패키지는 집적회로가 내장된 반도체 칩을 물리적 및 화학적으로 보호할 수 있는 몸체와 상기 반도체 칩에 내장된 집적회로를 외부회로와 전기적으로 접속시키기 위한 내부단자 및 외부단자를 포함한다. In general, a semiconductor package includes a body capable of physically and chemically protecting a semiconductor chip having an integrated circuit and an internal terminal and an external terminal for electrically connecting the integrated circuit embedded in the semiconductor chip with an external circuit.

이것은, 통상적으로 웨이퍼로부터 개별화된 반도체 칩을 외부단자가 미리 형성된 리이드프레임이나 기판상에 본딩하고 본딩와이어로 결선한 후, 몰딩수지로 보호 몸체를 형성하거나 보호층을 형성하는 와이어 본딩 방법으로 제조한다.This is typically manufactured by a wire bonding method in which a semiconductor chip, which is individualized from a wafer, is bonded on a lead frame or a substrate having external terminals pre-formed and connected with a bonding wire, and then a protective body is formed of a molding resin or a protective layer is formed. .

한편, 지금까지 일반적으로 사용되어 오던 와이어 본딩방법과 다른 플립칩(Flip Chip) 패키지가 개발되었다. 플립칩 패키지는 말 그대로 칩을 뒤집어서 기판위에 붙인다는 것으로서, 칩의 입출력 패드 배치에 일치하는 접속패드를 구비한 기판 위에 칩을 서로 마주보도록 접착하고 보호막을 형성시키는 방식으로 제조한다. Meanwhile, a flip chip package different from the wire bonding method that has been commonly used until now has been developed. The flip chip package is literally inverted and glued onto a substrate, and is manufactured by bonding chips so as to face each other and forming a protective film on a substrate having a connection pad matching the chip input / output pad arrangement.

이는 종래의 와이어 결선을 대신하여 칩의 와이어 본딩 패드상에 추가로 형성시킨 도전성의 범프를 개입시킨다. 이러한 플립칩 패키지의 등장은 패키지에 대한 경박단소에 대한 요구에 따라 이루어진 것이라 할 수 있다.This involves conductive bumps that are further formed on the wire bonding pads of the chip in place of conventional wire connections. The emergence of such a flip chip package can be said to be made in accordance with the request for a light and thin end for the package.

이하, 도 1a 내지 도 1j를 참조하여 종래의 빌드업 방식에 의하여 형성되는 플립칩 패키지 기판의 제조 공정을 상세하게 설명한다.Hereinafter, a manufacturing process of a flip chip package substrate formed by a conventional build-up method will be described in detail with reference to FIGS. 1A to 1J.

먼저, 도 1a에 도시된 바와 같이, 절연층(103)을 개재하여 양면에 박막의 동박(102)이 형성된 동박적층원판(CCL;Copper Clad Laminate)(101)을 제공한다.First, as shown in FIG. 1A, a copper clad laminate (CCL) 101 having a thin copper foil 102 formed on both surfaces thereof is provided through an insulating layer 103.

이후, 도1b에 도시된 바와 같이, 상기 동박적층원판(101)에 드릴링 가공에 의해 층간 접속을 위한 비아홀(104)을 형성한다.Thereafter, as shown in FIG. 1B, via holes 104 for interlayer connection are formed in the copper-clad laminate 101 by drilling.

상술한 바와 같이, 동박적층원판(101)에 비아홀(104)을 형성한 후, 도1c에 도시된 바와 같이, 상기 동박층 및 비아홀에 대한 무전해 동도금 및 전해 동도금을 수행하여 동도금층(105)을 형성한다.As described above, after forming the via hole 104 in the copper foil laminated disc 101, as shown in Figure 1c, by performing electroless copper plating and electrolytic copper plating on the copper foil layer and the via hole copper plating layer 105 To form.

상술한 바와 같이 무전해 및 전해 동도금을 수행한 후, 도 1d에 도시된 바와 같이, 비아홀(104)의 내벽에 형성된 무전해 및 전해 동도금층(105)을 보호하기 위해 상기 비아홀의 내부 영역에 페이스트(106)를 충진한다.After the electroless and electrolytic copper plating is performed as described above, as shown in FIG. 1D, paste is applied to the inner region of the via hole to protect the electroless and electrolytic copper plating layer 105 formed on the inner wall of the via hole 104. Fill (106).

상술한 바와 같이, 비아홀의 내부 영역을 페이스트를 충진시킨 후, 도 1e에 도시된 바와 같이, 내층 회로의 회로 패턴 형성을 위한 에칭 레지스트 패턴(107)을 형성한다.As described above, after the paste is filled in the inner region of the via hole, as shown in FIG. 1E, an etching resist pattern 107 for forming a circuit pattern of the inner layer circuit is formed.

에칭 레지스트 패턴(107)을 형성하기 위해서는 아트워크 필름에 인쇄된 회로 패턴을 기판 상에 전사하여야 한다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로 패턴을 드라이 필름으로 전사하는 방식이다. In order to form the etching resist pattern 107, the circuit pattern printed on the artwork film must be transferred onto the substrate. There are various methods of transferring, but the most commonly used method is a method of transferring a circuit pattern printed on an artwork film by ultraviolet light to a dry film using a photosensitive dry film.

회로 패턴이 전사된 드라이 필름은 에칭 레지스트(107)로서 역할을 하게 되 고, 기판을 에칭액에 담궈 주면, 도1f에 도시된 바와 같이, 에칭 레지스트 패턴(107)이 형성되지 않은 영역의 동박층(105)이 제거되어 소정의 회로 패턴이 형성된다.The dry film to which the circuit pattern has been transferred serves as an etching resist 107, and when the substrate is immersed in the etching liquid, as shown in FIG. 1F, the copper foil layer (where the etching resist pattern 107 is not formed) ( 105 is removed to form a predetermined circuit pattern.

회로 패턴을 형성하고 나면, 여기에 내층 회로가 제대로 형성되었는가를 검사하기 위해 AOI(Automatic Optical Inspection)등의 방법으로 회로의 외관을 검사하고, 산세 처리 등의 표면처리를 행한다.After the circuit pattern is formed, the external appearance of the circuit is inspected by AOI (Automatic Optical Inspection) or the like to check whether the inner layer circuit is properly formed thereon, and the surface treatment such as pickling is performed.

상술한 바와 같이 회로패턴을 형성한 후, 도1g에 도시된 바와 같이, 기판의 양면에 절연층(108)을 적층한다.After forming the circuit pattern as described above, as shown in Figure 1g, the insulating layer 108 is laminated on both sides of the substrate.

여기에, 도 1h에 도시된 바와 같이 내층과 외층간의 전기 접속 역할을 하는 블라인드 비아홀(110)을 가공한다.Here, as shown in FIG. 1H, a blind via hole 110 serving as an electrical connection between the inner layer and the outer layer is processed.

이후에, 도 1i에 도시된 바와 같이 무전해 동도금을 하여 무전해 동도금층(109)를 형성하고, 도 1j에 도시된 바와 같이 드라이필름(112)을 도포한 후에 현상 에칭을 하여 도 1k에 도시된 바와 같이 드라이필름(112)에 회로패턴을 형성한다.Thereafter, the electroless copper plating layer 109 is formed by electroless copper plating as shown in FIG. 1I, and the development etching is performed after applying the dry film 112 as shown in FIG. 1J, and as shown in FIG. 1K. As described above, a circuit pattern is formed on the dry film 112.

그리고, 도 1l에 도시된 바와 같이 회로패턴이 형성된 드라이필름(112)에 전해 동도금을 하여 전해 동도금층(111)을 형성하며, 도 1m에 도시된 바와 같이 드라이 필름(112)를 제거하여 외층을 완성한다.As shown in FIG. 1L, an electrolytic copper plating layer 111 is formed on the dry film 112 having the circuit pattern formed thereon, and the outer layer is removed by removing the dry film 112 as shown in FIG. 1M. Complete

한편, 상기와 같은 종래 기술에 따르면, 플래쉬 에칭공정에서 스프레이(spray) 분사에 의한 에칭을 진행하기 때문에 미세패턴을 만들기 힘들며 패턴들뜸불량이 발생하는 문제점이 있었다.On the other hand, according to the prior art as described above, because the etching by the spray (spray) in the flash etching process is difficult to make a fine pattern, there was a problem that the pattern fluctuation occurs.

또한, 상기와 같은 종래 기술에 따르면 원하는 패턴폭을 만들기 위해서는 플래쉬 에칭 공정에서 깍여지는 양만큼을 보상하기 위해 설계를 해주므로 실제적으로 드라이필름이 서 있는 폭이 실제 디자인보다 작게 되므로 드라이필름의 들뜸 불량이 발생할 수 있다.In addition, according to the prior art as described above, in order to make the desired pattern width is designed to compensate for the amount of shaving in the flash etching process, the width of the dry film is actually smaller than the actual design, so the rise of dry film Defects may occur.

또한, 상기와 같은 종래 기술에 따르면 플래쉬 에칭 약품은 과수를 기반으로 한 혼합약품이므로 농도 관리가 어려운 문제점이 있다.In addition, according to the prior art as described above, since the flash etching chemical is a mixed chemical based on fruit trees, there is a problem in that concentration management is difficult.

또한, 상기와 같은 종래 기술에 따르면 무전해동도금 두께가 일정하지 않아 일정한 에칭을 할 수 없어서 동일한 폭의 패턴을 만들수 없는 문제가 있다.In addition, according to the prior art as described above, there is a problem in that the thickness of the electroless copper plating is not constant, so that a constant etching cannot be performed, so that a pattern of the same width cannot be made.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 드라이필름을 적층한 후에 무전해 동도금을 진행하여 패턴들뜸 같은 불량 발생을 방지할 수 있도록 하는 플립칩 패키지 기판의 제조방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention has been made in order to solve the above problems, to provide a method for manufacturing a flip chip package substrate to prevent the occurrence of defects such as pattern lifting by electroless copper plating after laminating the dry film. For the purpose of

상기와 같은 문제점을 해결하기 위한 본 발명은, 내층에 절연층을 적층하고 비아홀을 가공하는 제 1 단계; 상기 절연층에 도금 레지스트를 적층한후에 패터닝하고 무전해 도금층을 형성하는 제 2 단계; 상기 도금 레지스트의 상면에 위치한 무전해 도금층을 제거하는 제 3 단계; 및 전해 도금을 한 후에 상기 도금 레지스트 를 제거하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다.The present invention for solving the above problems, the first step of laminating an insulating layer on the inner layer and processing the via hole; A second step of laminating a plating resist on the insulating layer and then patterning and forming an electroless plating layer; A third step of removing the electroless plating layer located on the upper surface of the plating resist; And a fourth step of removing the plating resist after electrolytic plating.

이하, 도 2a~2n를 참조하여 본 발명에 따른 플립칩 패키지 기판의 제조 공정을 상세하게 설명한다.Hereinafter, a manufacturing process of a flip chip package substrate according to the present invention will be described in detail with reference to FIGS. 2A to 2N.

먼저, 도 2a에 도시된 바와 같이, 절연층(203)을 개재하여 양면에 박막의 동박(202)이 형성된 동박적층원판(CCL;Copper Clad Laminate)(201)을 제공한다.First, as shown in FIG. 2A, a copper clad laminate (CCL; Copper Clad Laminate) 201 having a thin copper foil 202 formed on both surfaces thereof is provided through an insulating layer 203.

여기서, 동박적층원판(201)은 일반적으로 인쇄회로기판이 제조되는 원판으로 절연층에 얇게 구리를 입힌 얇은 적층판으로서, 그 용도에 따라 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있으나, 양면 PCB 및 다층 PCB 제작에는 주로 유리/에폭시 동박 적층판이 사용된다.Here, the copper-clad laminate 201 is a thin plate coated with a thin copper layer on the insulating layer, which is generally a printed circuit board is manufactured, according to the purpose of use, glass / epoxy copper clad laminate, heat resistant resin copper clad laminate, paper / phenol copper clad laminate There are many kinds of high frequency copper clad laminates, flexible copper clad laminates (polyimide films) and composite copper clad laminates, but glass / epoxy copper clad laminates are mainly used for double-sided PCBs and multilayer PCBs.

이후, 도2b에 도시된 바와 같이, 상기 동박적층원판(201)에 드릴링 가공에 의해 층간 접속을 위한 비아홀(204)을 형성한다.Thereafter, as illustrated in FIG. 2B, a via hole 204 for interlayer connection is formed in the copper clad laminated disc 201 by drilling.

상술한 바와 같이, 동박적층원판(201)에 비아홀(204)을 형성한 후, 도2c에 도시된 바와 같이, 상기 동박층 및 비아홀에 대한 무전해 동도금 및 전해 동도금을 수행하여 동도금층(205)을 형성한다.As described above, after forming the via hole 204 in the copper-clad laminate 201, as shown in Figure 2c, the electroplated copper plating and electrolytic copper plating for the copper foil layer and the via hole to perform a copper plating layer 205 To form.

여기서, 무전해 동도금을 먼저 행하고 그 다음 전해 동도금을 행하는 이유는 절연층 위에서는 전기가 필요한 전해 동도금을 실시할 수 없기 때문이다. 즉, 전해 동도금에 필요한 도전성 막을 형성시켜주기 위해서 그 전처리로서 얇게 무전해 동도금을 한다. 무전해 동도금은 처리가 어렵고 경제적이지 못한 단점이 있기 때문에, 회로 패턴의 도전성 부분은 전해 동도금으로 형성하는 것이 바람직하다.Here, electroless copper plating is performed first and then electrolytic copper plating is performed because electrolytic copper plating that requires electricity cannot be performed on the insulating layer. That is, in order to form the electroconductive film required for electrolytic copper plating, electroless copper plating is thinly performed as the pretreatment. Since electroless copper plating has a disadvantage in that it is difficult to process and economical, it is preferable to form the conductive portion of the circuit pattern by electrolytic copper plating.

상술한 바와 같이 무전해 및 전해 동도금을 수행한 후, 도 2d에 도시된 바와 같이, 비아홀(204)의 내벽에 형성된 무전해 및 전해 동도금층(205)을 보호하기 위해 상기 비아홀의 내부 영역에 페이스트(206)를 충진한다.After the electroless and electrolytic copper plating is performed as described above, as shown in FIG. 2D, paste is applied to the inner region of the via hole to protect the electroless and electrolytic copper plating layer 205 formed on the inner wall of the via hole 204. Fill (206).

여기서, 페이스트(206)는 절연성의 잉크재질을 사용하는 것이 일반적이나, 인쇄회로기판의 사용 목적에 따라 도전성 페이스트도 사용될 수 있다. 도전성 페이스트는 주성분이 Cu, Ag, Au, Sn, Pb 등의 금속을 단독 또는 합금 형식으로 유기 접착제와 함께 혼합한 것이다. 그러나, 이와 같은 페이스트 충진 과정은 MLB의 제조 목적에 따라 생략될 수 있다.Here, the paste 206 generally uses an insulating ink material, but a conductive paste may also be used depending on the purpose of the printed circuit board. The conductive paste is obtained by mixing a metal such as Cu, Ag, Au, Sn, Pb as a main component alone or in an alloy form with an organic adhesive. However, this paste filling process may be omitted depending on the purpose of producing MLB.

상술한 바와 같이, 비아홀의 내부 영역을 페이스트를 충진시킨 후, 도 2e에 도시된 바와 같이, 내층 회로의 회로 패턴 형성을 위한 에칭 레지스트 패턴(207)을 형성한다.As described above, after the paste is filled in the inner region of the via hole, an etching resist pattern 207 for forming a circuit pattern of the inner layer circuit is formed, as shown in FIG. 2E.

에칭 레지스트 패턴(207)을 형성하기 위해서는 아트워크 필름에 인쇄된 회로 패턴을 기판 상에 전사하여야 한다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로 패턴을 드라이 필름으로 전사하는 방식이다. 최근에는 드라이 필름 대신에 LPR(Liquid Photo Resist)을 사용하기도 한다.In order to form the etching resist pattern 207, the circuit pattern printed on the artwork film must be transferred onto the substrate. There are various methods of transferring, but the most commonly used method is a method of transferring a circuit pattern printed on an artwork film by ultraviolet light to a dry film using a photosensitive dry film. Recently, LPR (Liquid Photo Resist) is used instead of dry film.

회로 패턴이 전사된 드라이 필름 또는 LPR은 에칭 레지스트(207)로서 역할을 하게 되고, 기판을 에칭액에 담궈 주면, 도2f에 도시된 바와 같이, 에칭 레지스트 패턴(207)이 형성되지 않은 영역의 동박층(205)이 제거되어 소정의 회로 패턴이 형성된다.The dry film or LPR to which the circuit pattern is transferred serves as the etching resist 207, and when the substrate is immersed in the etching solution, as shown in FIG. 2F, the copper foil layer in the region where the etching resist pattern 207 is not formed 205 is removed to form a predetermined circuit pattern.

회로 패턴을 형성하고 나면, 여기에 내층 회로가 제대로 형성되었는가를 검사하기 위해 AOI(Automatic Optical Inspection)등의 방법으로 회로의 외관을 검사하고, 산세 처리 등의 표면처리를 행한다.After the circuit pattern is formed, the external appearance of the circuit is inspected by AOI (Automatic Optical Inspection) or the like to check whether the inner layer circuit is properly formed thereon, and the surface treatment such as pickling is performed.

AOI(Automatic Optical Inspection)는 자동으로 PCB의 외관을 검사하는 장치이다. 이 장치는 영상 센서와 컴퓨터의 패턴 인식 기술을 이용하여 기판의 외관상태를 자동으로 검사한다. 영상센서로 검사대상 회로의 패턴정보를 읽어 들인 후 이를 기준데이터와 비교하여 불량을 판독한다.AOI (Automatic Optical Inspection) is a device that automatically inspects the appearance of the PCB. The device automatically checks the appearance of the substrate using image sensors and computer pattern recognition technology. The pattern information of the circuit to be inspected is read by the image sensor and compared with the reference data to read the defect.

AOI 검사를 이용하면, 랜드(PCB의 부품이 실장될 부분)의 에뉼러 링(Annular ring)의 최소치 및 전원의 접지 상태까지 검사할 수 있다. 또한, 배선패턴의 폭을 측정할 수 있고 홀의 누락도 검사할 수 있다. 다만 홀 내부의 상태를 검사하는 것은 불가능하다.Using AOI inspection, it is possible to inspect the minimum of the annular ring of the land (the part where the component of the PCB will be mounted) and the ground state of the power supply. In addition, the width of the wiring pattern can be measured and missing holes can be checked. It is not possible to check the condition inside the hall.

산세처리는 배선패턴이 형성된 내층을 외층과 접착시키기 전에 접착력 및 내열성의 강화를 위해 행하는 공정이다.A pickling process is a process performed to reinforce adhesive force and heat resistance before bonding the inner layer in which the wiring pattern was formed with the outer layer.

상술한 바와 같이 회로패턴을 형성한 후, 도2g에 도시된 바와 같이, 기판의 양면에 절연층(208)을 적층한다.After forming the circuit pattern as described above, as shown in Figure 2g, the insulating layer 208 is laminated on both sides of the substrate.

여기에, 도 2h에 도시된 바와 같이 내층과 외층간의 전기 접속 역할을 하는 블라인드 비아홀(210)을 가공한다.Here, as shown in FIG. 2H, the blind via hole 210 serving as an electrical connection between the inner layer and the outer layer is processed.

이후에, 도 2i에 도시된 바와 같이 드라이필름(212)을 도포한 후에 현상 에칭을 하여 도 2j에 도시된 바와 같이 드라이필름(212)에 회로패턴을 형성한다.Thereafter, after the dry film 212 is applied as shown in FIG. 2I, development etching is performed to form a circuit pattern on the dry film 212 as shown in FIG. 2J.

이후에, 도 2k에 도시된 바와 같이 무전해 동도금을 하여 무전해 동도금층(209)를 형성한다. Thereafter, as shown in FIG. 2K, electroless copper plating is performed to form an electroless copper plating layer 209.

그리고, 도 2l에 도시된 바와 같이 산처리와 브러쉬를 하여 드라이필름(212)의 상부에 도금되어 있는 무전해 동도금층(209)을 제거한다. 종래 공정에서는 무전해 동도금을 진행한 후에 드라이필름(212)을 형성하여 패턴을 만든 후에 플래쉬 에칭 공정에서 패턴간의 단락을 제거하기 위하여 무전해 동도금을 제거하였으나 이는 액의 관리 및 무전해 동도금층의 두께가 일정하지 않는 관계로 공정 진행시 패턴들 등의 불량문제가 유발되었다. As shown in FIG. 2L, the electroless copper plating layer 209 which is plated on the dry film 212 is removed by an acid treatment and a brush. In the conventional process, after the electroless copper plating is performed, the dry film 212 is formed to form a pattern, and then the electroless copper plating is removed in order to remove the short circuit between the patterns in the flash etching process, but this is the liquid management and the thickness of the electroless copper plating layer. Because of the inconsistent constants, defects such as patterns occurred during the process.

그러나, 본 발명의 개선내용처럼 드라이필름(212)를 형성한 후에 무전해동도금층(209)를 형성하면 인라인(Inline)화된 전해도금을 진행 할 수 있음은 물론 디자인대로 직사각형 모양의 패턴을 형성할 수 있고, 따로 플래쉬 에칭을 하지 않음으로 인하여 액관리를 하지 않해도 됨은 물론 패턴들뜸같은 불량문제를 해결할 수 있다.However, if the electroless copper plating layer 209 is formed after the dry film 212 is formed as an improvement of the present invention, an inlined electroplating can be performed and a rectangular pattern can be formed as a design. In addition, by not performing flash etching separately, the liquid management is not required, as well as solving a problem such as pattern fluctuations.

다음에, 도 2m에 도시된 바와 같이 회로패턴이 형성된 드라이필름(212)에 전해 동도금을 하여 전해 동도금층(211)을 형성한다.Next, as illustrated in FIG. 2M, the electrolytic copper plating layer 211 is formed by electrolytic copper plating on the dry film 212 having the circuit pattern formed thereon.

이후에, 도 2n에 도시된 바와 같이, 전해 동도금이 완료된 후에 역활이 끝난 드라이 필름(212)를 제거하여 외층을 완성한다.Thereafter, as shown in FIG. 2N, after completion of the electrolytic copper plating, the finished dry film 212 is removed to complete the outer layer.

이상 본 발명을 실시예를 통해 설명하였으나, 본 발명의 범위가 상기 실시예로 한정되는 것이 아니며 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 발명의 범위는 이하의 특허청구범위의 해석에 의해서만 한정된다.Although the present invention has been described above by way of examples, the scope of the present invention is not limited to the above embodiments, and various modifications are possible within the scope of the present invention. It is intended that the scope of the invention only be limited by the following claims.

상기와 같은 본 발명에 따르면, 플래쉬 에칭공정이 불필요함에 따라 전해도금에 의한 형상을 그대로 유지할 수 있도록 하는 효과가 있다.According to the present invention as described above, there is an effect to maintain the shape by the electroplating as the flash etching process is unnecessary.

또한, 상기와 같은 본 발명에 따르면, 종래 기술에서와 같은 플래쉬 에칭 공정에서 깍여지는 양만큼을 보상할 필요가 없어 설계치와 동일하게 진행할 수 있는 효과가 있다.In addition, according to the present invention as described above, in the flash etching process as in the prior art there is no need to compensate for the amount of shaving, there is an effect that can proceed in the same way as the design value.

또한, 상기와 같은 본 발명에 따르면, 종래 무전해동도금 두께가 일정하지 않아 일정한 에칭을 할 수 없어서 동일한 폭의 패턴을 만들수 없었던 것과는 달리 에칭이 필요없으므로 일정한 폭의 패턴 제조가 가능하도록 하는 효과가 있다.In addition, according to the present invention as described above, unlike the conventional electroless copper plating thickness is not constant because it is not possible to make a pattern of the same width, because there is no need to etch a pattern of the same width, there is an effect that it is possible to manufacture a pattern of a constant width. .

Claims (4)

내층에 절연층을 적층하고 비아홀을 가공하는 제1 단계;Stacking an insulating layer on an inner layer and processing a via hole; 상기 절연층에 도금 레지스트를 적층한 후에 회로패턴에 따라 패터닝하고 전면에 무전해 도금층을 형성하는 제2 단계;A second step of laminating a plating resist on the insulating layer, patterning the circuit board according to a circuit pattern, and forming an electroless plating layer on the entire surface; 상기 도금 레지스트의 상면에 위치한 무전해 도금층을 제거하는 제 3 단계; 및 A third step of removing the electroless plating layer located on the upper surface of the plating resist; And 상기 무전해 도금층위에 전해 도금을 한 후에 상기 도금 레지스트를 제거하여 회로패턴을 완성하는 제 4 단계를 포함하여 이루어진 플립칩 패키지 기판의 제조방법.And a fourth step of completing the circuit pattern by removing the plating resist after electrolytic plating on the electroless plating layer. 제 1 항에 있어서,The method of claim 1, 상기 제 2 단계는,The second step, 상기 절연층에 도금 레지스트인 드라이필름을 적층하는 제 2-1 단계;Stacking a dry film, which is a plating resist, on the insulating layer; 상기 드라이필름에 패턴을 형성하는 제 2-2 단계; 및Forming a pattern on the dry film; And 상기 드라이필름에 무전해 동도금을 하여 무전해 동도금층을 형성하는 제 2-3 단계를 포함하여 이루어진 플립칩 패키지 기판의 제조방법.And a third step of forming an electroless copper plating layer by electroless copper plating on the dry film. 제 1 항에 있어서,The method of claim 1, 상기 제 3 단계는,The third step, 상기 도금 레지스트에 형성된 무전해 동도금층에 대하여 산처리를 수행하는 제 3-1 단계; 및A third step of performing acid treatment on the electroless copper plating layer formed on the plating resist; And 상기 무전해 동도금층에 대하여 브러쉬를 수행하여 상기 도금 레지스트의 상면에 형성된 무전해 동도금층을 제거하는 제 3-2 단계를 포함하여 이루어진 플립칩 패키지 기판의 제조방법.And performing a brush on the electroless copper plating layer to remove the electroless copper plating layer formed on the upper surface of the plating resist. 제 1 항에 있어서,The method of claim 1, 상기 제 4 단계는, The fourth step, 패턴화된 상기 도금 레지스트에 전해 도금을 하는 제 4-1 단계; 및 A 4-1 step of electroplating the patterned plating resist; And 상기 도금 레지스트에 전해 도금을 한 후에 역할이 끝난 상기 도금 레지스트를 제거하는 제 4-2 단계를 포함하여 이루어진 플립칩 패키지 기판의 제조방법.And a step 4-2 of removing the plating resist which has finished its role after electroplating the plating resist.
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