KR100721195B1 - Method of manufacturing dual damascene metal layer of semiconductor device - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000009977 dual effect Effects 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 86
- 230000008569 process Effects 0.000 claims abstract description 54
- 238000000151 deposition Methods 0.000 claims abstract description 40
- 238000000137 annealing Methods 0.000 claims abstract description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 17
- 239000000126 substance Substances 0.000 claims abstract description 14
- 238000005240 physical vapour deposition Methods 0.000 claims abstract description 12
- 238000007517 polishing process Methods 0.000 claims abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 9
- 230000001681 protective effect Effects 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000005019 vapor deposition process Methods 0.000 abstract description 2
- 229910010038 TiAl Inorganic materials 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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Abstract
본 발명은 반도체 소자의 듀얼 다마신 금속 배선 형성 방법에 관한 것으로, 특히 TiW 또는 WSix를 응용한 Al 듀얼 다마신(dual damascene) 배선의 신뢰성 향상 방안에 관한 것이다. 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 (a) 기판에 PETEOS 산화물을 증착하고, 상기 산화물에 트렌치를 형성하는 단계, (b) TiW막을 증착하고, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제1 Al막을 증착하는 단계, (c) 상기 제1 Al에 대한 화학 기계적 연마 공정에 의해 제1 금속 배선을 형성하는 단계, (d) SiON막과 PETEOS 산화물을 증착하고, 상기 산화물에 트렌치를 형성하는 단계, (e) TiW막을 증착하고, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제2 Al막을 증착하는 단계, (f) 상기 제2 Al막에 대한 화학 기계적 연마 공정에 의해 제2 금속 배선을 형성하는 단계, (g) 보호막을 증착하고, 어닐(anneal) 공정을 수행하는 단계를 포함할 수 있다. 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 TiW막 또는 WSix막을 이용하여 듀얼 다마신(dual damascene) 공정의 신뢰성을 향상시킬 수 있다.The present invention relates to a method for forming dual damascene metal wiring of a semiconductor device, and more particularly, to a method for improving reliability of Al dual damascene wiring using TiW or WSix. In the method of forming a metal wire of a semiconductor device according to an exemplary embodiment of the present invention, (a) depositing a PETEOS oxide on a substrate, forming a trench in the oxide, (b) depositing a TiW film, chemical vapor deposition and physical Depositing a first Al film by a vapor deposition process, (c) forming a first metal wiring by a chemical mechanical polishing process on the first Al, (d) depositing a SiON film and a PETEOS oxide, and Forming a trench in the oxide, (e) depositing a TiW film, and depositing a second Al film by a chemical vapor deposition and physical vapor deposition process, and (f) by a chemical mechanical polishing process on the second Al film. The method may include forming a second metal wiring, (g) depositing a protective film, and performing an annealing process. In the method of forming a metal wiring of a semiconductor device according to the present invention, the reliability of a dual damascene process may be improved by using a TiW film or a WSix film.
듀얼 다마신(dual damascene), TiW, WSiXDual damascene, TiW, WSiX
Description
도 1은 종래 기술에 따른 반도체 소자의 방지막에 상응하는 상대적 계면량을 도시한 도면. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing a relative interface amount corresponding to a prevention film of a semiconductor device according to the prior art.
도 2는 종래 기술에 따른 어닐 공정시 발생한 계면에 형성된 TiAl3를 도시한 도면. 2 illustrates TiAl 3 formed at an interface generated during an annealing process according to the prior art.
도 3은 종래 기술에 따른 온도에 상응하는 어닐 공정의 EM 신뢰성을 평가한 결과를 도시한 도면. Figure 3 shows the results of evaluating the EM reliability of the annealing process corresponding to the temperature according to the prior art.
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 도면. 4A to 4G illustrate a method of forming metal wirings of a semiconductor device in accordance with a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
410 : PETEOS 산화물 420 : TiW막 또는 WSix막410: PETEOS oxide 420: TiW film or WSix film
430 : 제1 Al막 440 : SION막430: first Al film 440: SION film
450 : PETEOS 산화물 460 : TiW막 또는 WSix막450: PETEOS oxide 460: TiW film or WSix film
470 : 제2 Al막 480 : 보호막470: second Al film 480: protective film
본 발명은 반도체 소자의 듀얼 다마신 금속 배선 형성 방법에 관한 것으로, 특히 TiW 또는 WSix를 응용한 Al 듀얼 다마신(dual damascene) 배선의 신뢰성 향상 방안에 관한 것이다.The present invention relates to a method for forming dual damascene metal wiring of a semiconductor device, and more particularly, to a method for improving reliability of Al dual damascene wiring using TiW or WSix.
반도체 소자의 제조 공정시 이용되는 Al RIE 공정의 경우 반도체 소자의 스케일이 미세화됨에 따라 MLM에서 5기가 비트급 메모리의 M1 선폭이 0.24㎛ 까지 감소함에 따라 포토 및 식각 공정의 감광성 수지(photoresister) 마진(margin)이 부족한 문제점이 있다. 따라서 이를 극복하기 위해서 상대적으로 포토 및 식각 공정에 유리한 질화물을 먼저 형성하고, Al막을 형성한 후 Al 화학 기계적 연마(CMP) 공정을 이용하여 금속화를 완성하는 듀얼 다마신(dual damascene) 공정이 제시되었다. In the Al RIE process used in the manufacturing process of the semiconductor device, as the scale of the semiconductor device becomes smaller, the photoresist margin of the photo and etching process is reduced as the M1 line width of the 5-gigabit memory decreases to 0.24 μm in MLM. There is a problem that is insufficient. Therefore, in order to overcome this problem, a dual damascene process is proposed in which a nitride, which is relatively advantageous for photo and etching processes, is first formed, and an Al film is formed, and then metallization is completed using an Al chemical mechanical polishing (CMP) process. It became.
종래 기술에 따르면 듀얼 다마신(dual damascene) 공정의 경우 화학 기계적 연마(CMP) 공정은 안정화되었으나, Al RIE와 W-plug를 이용한 공정보다 신뢰성 측면에서는 취약한 문제점이 있다. According to the prior art, in the dual damascene process, the chemical mechanical polishing (CMP) process is stabilized, but there is a problem that is weaker in terms of reliability than the process using Al RIE and W-plug.
특히, 듀얼 다마신 공정의 경우 종래 기술에 따른 Al RIE 공정에 비하여 먼저 산화물을 형성하고 방지막(barrier metal)을 증착한 후 화학 기상 증착(CVD) 공정에 의해 Al막을 증착하는 공정상의 특성으로 방지막과 접촉하고 있는 계면이 Al RIE 공정에 비해 상대적으로 크다.In particular, in the dual damascene process, an oxide film is first formed, a barrier metal is deposited, and an Al film is deposited by a chemical vapor deposition (CVD) process. The interface in contact is relatively large compared to the Al RIE process.
도 1은 종래 기술에 따른 반도체 소자의 방지막에 상응하는 상대적 계면량을 도시한 도면이다.1 is a view showing a relative interfacial amount corresponding to a prevention film of a semiconductor device according to the prior art.
도 1을 참조하면, Al RIE의 경우 선폭이 작아지면서 위쪽과 아래쪽에 접촉하고 있는 글루막(glue layer) Ti와의 접촉면적이 상대적으로 급격히 작아지지만 듀얼 다마신(dual damascene)의 경우에는 선폭이 작아지면 아래쪽의 경우에는 접촉 면적이 작아지지만 양쪽 면의 경우에는 접촉 면적의 변화가 없다. 따라서 단위 체적당 접촉면적은 선폭이 감소함에 따라 급격히 증가하게 되며, 이러한 방지막과의 접촉 면적은 EM(electromigration)의 신뢰성에 영향을 미친다. Referring to FIG. 1, in the case of Al RIE, the area of contact with the glue layer Ti, which is in contact with the upper and lower sides of the Al RIE, decreases relatively sharply, but in the case of dual damascene, the line width is small. The contact area decreases at the bottom of the ground, but there is no change in the contact area at both sides. Therefore, the contact area per unit volume increases rapidly as the line width decreases, and the contact area with the barrier layer affects the reliability of the electromigration (EM).
또한, 일반적으로 EM(electro migration)에 의한 Al 원자의 확산 경로는 그레인 경계(grain boundary) 또는 방지막과 Al이 접촉하고 있는 계면이 된다. 따라서 듀얼 다마신(dual damascene) 공정의 경우에는 접촉 계면이 크기 때문에 그 신뢰성에 문제점이 있다. In general, the diffusion path of Al atoms by EM (electro migration) becomes a grain boundary or an interface where Al is in contact with a barrier film. Therefore, the dual damascene process has a problem in reliability because of the large contact interface.
또한, 종래 기술에 따른 방지막으로 이용된 IMP Ti 또는 MOCVD TiN의 경우에는 Al과의 접촉 시 Al 원자가 확산하기 쉬운 구조로 계면이 형성된다. 특히, 제조 공정이 완성되어 리프레쉬(refresh) 향상을 위해 진행되는 N2/H2의 어닐(aneal) 공정이 450℃에서 수행되면 IMP Ti가 MOCVD TiN을 관통하여 Al와 반응함으로써 TiAl3와 같은 금속 화합물을 형성하는 경우에는 5% 정도의 부피 수축이 발생하여 확산하기 쉬운 계면이 형성됨으로써 EM에 더 취약한 문제점이 있다. In addition, in the case of IMP Ti or MOCVD TiN used as a barrier according to the prior art, the interface is formed in a structure in which Al atoms are easily diffused upon contact with Al. In particular, when an annealing process of N 2 / H 2 is performed at 450 ° C. to complete the manufacturing process and improve refresh, a metal compound such as TiAl 3 is reacted with IMP Ti through MOCVD TiN to react with Al. In the case of forming a volume shrinkage of about 5% occurs to form an interface that is easy to diffuse there is a problem that is more vulnerable to EM.
도 2는 종래 기술에 따른 어닐 공정시 발생한 계면에 형성된 TiAl3를 도시한 도면이다. 도 2를 참조하면, 400℃ 정도의 어닐 공정에서는 IMP Ti가 MOCVD TiN을 관통하지 못하지만 450℃의 경우 쉽게 관통하여 TiAl3가 형성됨으로써 EM 특성을 열화시키는 결과가 발생한다. 여기서 400℃ 이하의 온도에서 어닐 공정을 수행하는 것은 리프레쉬(refresh) 향상이 되지 않아 온도를 그 이하로 낮추는 것은 문제점이 있다. 2 is a diagram illustrating TiAl 3 formed at an interface generated during an annealing process according to the prior art. Referring to FIG. 2, in an annealing process of about 400 ° C., IMP Ti does not penetrate through MOCVD TiN, but in case of 450 ° C., TiAl 3 is easily formed, resulting in deterioration of EM characteristics. In this case, performing the annealing process at a temperature of 400 ° C. or lower does not improve refresh, and thus lowers the temperature below that.
도 3은 종래 기술에 따른 온도에 상응하는 어닐 공정의 EM 신뢰성을 평가한 결과를 도시한 도면이다. 도 3을 참조하면, 450℃ 어닐 공정의 경우 급격한 라이프타임(lifetime) 감소와 EM 신뢰성 감소가 나타나는 문제점이 있다. Figure 3 is a view showing the results of evaluating the EM reliability of the annealing process corresponding to the temperature according to the prior art. Referring to FIG. 3, in the case of the 450 ° C. annealing process, there is a problem in that a sudden decrease in lifetime and a decrease in EM reliability appear.
따라서, 상술한 문제점을 해결하기 위해, 본 발명의 목적은 TiW막 또는 WSix막을 이용하여 듀얼 다마신(dual damascene) 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제시하는데 있다.
Accordingly, in order to solve the above problems, it is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device capable of improving the reliability of a dual damascene process using a TiW film or a WSix film.
상기와 같은 목적을 달성하기 위해 본 발명은 (a) 기판에 PETEOS 산화물을 증착하고, 상기 산화물에 트렌치를 형성하는 단계, (b) TiW막을 증착하고, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제1 Al막을 증착하는 단계, (c) 상기 제1 Al에 대한 화학 기계적 연마 공정에 의해 제1 금속 배선을 형성하는 단계, (d) SiON막과 PETEOS 산화물을 증착하고, 상기 산화물에 트렌치를 형성하는 단계, (e) TiW막을 증착하고, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제2 Al막을 증착하는 단계, (f) 상기 제2 Al막에 대한 화학 기계적 연마 공정에 의해 제2 금속 배선을 형성하는 단계, (g) 보호막을 증착하고, 어닐(anneal) 공정을 수행하는 단계를 포함하는 반도체 소자의 듀얼 다마신 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for preparing a substrate by (a) depositing a PETEOS oxide on a substrate, forming a trench in the oxide, (b) depositing a TiW film, and performing a chemical vapor deposition and physical vapor deposition process. 1) depositing an Al film, (c) forming a first metal wiring by the chemical mechanical polishing process for the first Al, (d) depositing a SiON film and a PETEOS oxide and forming a trench in the oxide (E) depositing a TiW film, and depositing a second Al film by chemical vapor deposition and physical vapor deposition processes; and (f) forming a second metal wiring by a chemical mechanical polishing process on the second Al film. And (g) depositing a protective film and performing an annealing process.
여기서, 상기 (b) 단계에서 상기 TiW막의 두께는 500Å일 수 있고, 또한, 상기 (b) 단계에서 상기 TiW막은 시준된 스퍼터링(collimated sputtering) 공정에 의해 증착될 수 있다. Here, the thickness of the TiW film in step (b) may be 500 kPa, and in step (b), the TiW film may be deposited by a collimated sputtering process.
상기한 또 다른 목적을 달성하기 위해 본 발명은 (a) 기판에 PETEOS 산화물을 증착하고, 상기 산화물에 트렌치를 형성하는 단계, (b) WSix막을 증착하고, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제1 Al막을 증착하는 단계, (c) 상기 제1 Al에 대한 화학 기계적 연마 공정에 의해 제1 금속 배선을 형성하는 단계, (d) SiON막과 PETEOS 산화물을 증착하고, 상기 산화물에 트렌치를 형성하는 단계, (e) WSix막을 증착하고, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제2 Al막을 증착하는 단계, (f) 상기 제2 Al막에 대한 화학 기계적 연마 공정에 의해 제2 금속 배선을 형성하는 단계, (g) 보호막을 증착하고, 어닐(anneal) 공정을 수행하는 단계를 포함하는 반도체 소자의 듀얼 다마신 금속 배선 형성 방법을 제공한다. In order to achieve the above object another object of the present invention is to (a) depositing a PETEOS oxide on a substrate, forming a trench in the oxide, (b) depositing a WSix film, by chemical vapor deposition and physical vapor deposition process Depositing a first Al film, (c) forming a first metal wiring by a chemical mechanical polishing process on the first Al, (d) depositing a SiON film and a PETEOS oxide and forming a trench in the oxide (E) depositing a WSix film and depositing a second Al film by a chemical vapor deposition and physical vapor deposition process, and (f) forming a second metal wiring by a chemical mechanical polishing process on the second Al film. It provides a method of forming a dual damascene metal wiring of a semiconductor device comprising the step of forming, (g) depositing a protective film, and performing an annealing process.
여기서, 상기 (b) 단계에서 상기 WSix막의 두께는 300Å일 수 있다. Here, the thickness of the WSix film in step (b) may be 300 kPa.
또한, 상기 (a) 단계에서 상기 PETEOS 산화물의 두께는 5000Å일 수 있고, 상기 (b) 단계에서 상기 화학 기상 증착 공정에 의해 형성된 Al막의 두께는 300Å일 수 있으며, 상기 (b) 단계에서 상기 물리 기상 증착 공정에 의해 형성된 Al막의 두께는 7700Å일 수 있고, 상기 (d) 단계에서 상기 SiON막의 두께는 1000Å일 수 있으며, 상기 (d) 단계에서 상기 PETEO 산화물의 두께는 7000Å일 수 있고, 상기 (g) 단계에서 상기 어닐(anneal) 공정은 450℃에서 상기 반도체 소자가 N2 또는 H2에 둘러싸여 수행될 수 있다. In addition, in step (a), the thickness of the PETEOS oxide may be 5000Å, and in step (b), the thickness of the Al film formed by the chemical vapor deposition process may be 300Å, and in the step (b), the physical The thickness of the Al film formed by the vapor deposition process may be 7700Å, the thickness of the SiON film in step (d) may be 1000Å, the thickness of the PETEO oxide in step (d) may be 7000Å, In the step g), the annealing process may be performed by enclosing the semiconductor device in N2 or H2 at 450 ° C.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 도면이다.4A to 4G illustrate a method of forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention.
도 4a를 참조하면, M1 Al이 형성될 금속간 산화물(IMO)로서 PETEOS 산화물(410) 5000℃을 증착한다. Referring to FIG. 4A, PETEOS
도 4b를 참조하면, M1 Al을 형성하기 위하여 포토 및 식각 공정을 이용하여 PETEOS 산화물(410)에 M1 트렌치(trench)를 형성한다. Referring to FIG. 4B, M1 trenches are formed in the PETEOS
도 4c를 참조하면, M1 글루막(glue layer)을 형성함에 있어, 종래 기술에 따른 500Å IMP Ti/40Å MOCVD TiN을 증착하지 않고, 500Å의 TiW막(420)을 시준된 스퍼터링(collimated sputtering) 공정에 의해 증착한다. 이때 증착 조건은 T=RT, Ar=55sccm, power=6kW로 유지한다. TiW의 경우에는 트렌치 내부에 어느 정도의 스텝 커버리지를 확보해야 되기 때문에 시준된 스퍼터링(collimated sputtering) 공정을 수행한다. 따라서 종래 기술에 따른 Ti를 이용하지 않기 때문에 이후 고온으로 어닐 공정을 수행하여도 TiAl3가 형성되지 않아 부피 수축이나 EM 특성에 취약한 금속 표면을 갖지 않으므로 EM에 대한 신뢰성을 높일 수 있다. 또한, TiAl3 의 저항값은 Al의 저항값보다 20배 이상 크기 때문에, TiAl3의 형성을 억제하면 라인의 저항을 대폭 감소시킬 수 있어 소자의 속도 향상에 유리한 장점이 있다. Referring to FIG. 4C, in forming an M1 glue layer, the collimated sputtering process is performed on a
다른 실시예에 의하면, 상술한 TiW막 대신에 WF6과 SiH4(mono silane)을 주성분으로 하는 500Å의 WSix(420)를 증착한다. 이때 증착 조건은 T=430℃, WF6=1.9sccm, SiH4=350sccm로 유지한다. TiAl3 가 형성되지 않음은 상술한 바와 같으며, 또한, WSix를 증착되는 Al의 경우에는 양호한 결(texture)과 큰 그레인 사이즈(grain size)를 갖기 때문에 EM에 대한 라이프 타임을 더욱 증가실 수 있다. According to another embodiment, in place of the above-described TiW film, 500 WS WSix 420 having WF 6 and SiH 4 (mono silane) as main components is deposited. At this time, the deposition conditions were maintained at T = 430 ° C, WF 6 = 1.9 sccm, SiH 4 = 350 sccm. The formation of TiAl 3 is not the same as described above, and in the case of Al deposited WSix, it has a good texture and a large grain size, which may further increase the life time for EM. .
도 4d를 참조하면, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제1 Al막(430)을 증착한다. CVD Al의 경우 두께 300Å, 220℃에서 증착되며, PVD Al의 젖은막(wetting layer) 역할을 한다. 그리고, PVD Al의 경우에는 450℃에서 60초 동안 예열을 실시하여 충분히 웨이퍼의 온도를 증가시킨 후 2kW이 power로 7700Å을 증착하여 서서히 리플로우(reflow)가 진행되면서 트렌치(trench)를 매립하도록 한 다. Referring to FIG. 4D, the
도 4e를 참조하면, Al 화학 기계적 연마(CMP) 공정을 이용하여 제1 Al막(430)으로 이루어진 제1 금속 배선을 형성한다. Referring to FIG. 4E, a first metal wire made of the
도 4f를 참조하면, IMD를 증착하기 전에 M2C 식각 정지막(etch stop layer)로 1000Å의 SiON막(440)을 증착한다. 이 경우 만약, M2C 식각 정지막이 없는 경우에는 M2C 포토 공정의 오정렬(misalign)에 의해서 M2C가 약간 벗어나면 산화물 식각 가스에 의해서 하부의 산화물이 손상을 받게 되기 때문에 이를 방지하기 위한 M2C 식각 정지막이 필요하다. M2C 식각 정지막(etch stop layer)으로 1000Å의 SiON막을 증착한 후 금속간 산화물로서 7000Å의 PETEOS 산화물(450)을 증착한다. Referring to FIG. 4F, the
도 4g를 참조하면, 산화물에 트렌치를 형성하고, 상술한 공정과 같이 TiW막(460)을 증착하고, 화학 기상 증착 및 물리 기상 증착 공정에 의해 제2 Al막(470)을 증착한다. 다른 실시예에 의하면 TiW막 대신에 WF6과 SiH4(mono silane)을 주성분으로 하는 500Å의 WSix(460)를 증착한다. 이후 제2 Al막에 대한 화학 기계적 연마 공정에 의해 제2 금속 배선을 형성한다. Referring to FIG. 4G, a trench is formed in an oxide, a
이후, 도시하지는 않았지만, 상기 제2 금속 배선이 형성된 결과물 상부 전면에 보호막을 증착하고, 어닐(anneal) 공정을 수행한다. Subsequently, although not shown, a protective film is deposited on the entire upper surface of the resultant product on which the second metal wires are formed, and an annealing process is performed.
이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.The present invention has been shown and described with reference to certain preferred embodiments, but the present invention is not limited to the above-described embodiments and has ordinary skill in the art to which the present invention pertains without departing from the concept of the present invention. Various changes and modifications are possible by the user.
상술한 바와 같이 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 TiW막 또는 WSix막을 이용하여 듀얼 다마신(dual damascene) 공정의 신뢰성을 향상시킬 수 있다. As described above, the method for forming a metal wiring of the semiconductor device according to the present invention can improve the reliability of a dual damascene process using a TiW film or a WSix film.
또한, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 WSix를 이용하는 공정의 경우는 DRAM에 대한 종래 기술에서 응용된 기술이므로, 새로운 장비 투자나 공정에 대한 연구가 더 필요하지 않을 수 있다.In addition, since the method for forming the metal wiring of the semiconductor device according to the present invention is a technology applied in the prior art for DRAM in the process using WSix, new equipment investment or research on the process may not be necessary.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040100515A KR100721195B1 (en) | 2004-12-02 | 2004-12-02 | Method of manufacturing dual damascene metal layer of semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040100515A KR100721195B1 (en) | 2004-12-02 | 2004-12-02 | Method of manufacturing dual damascene metal layer of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060061701A KR20060061701A (en) | 2006-06-08 |
| KR100721195B1 true KR100721195B1 (en) | 2007-05-23 |
Family
ID=37158084
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|---|---|---|---|
| KR1020040100515A KR100721195B1 (en) | 2004-12-02 | 2004-12-02 | Method of manufacturing dual damascene metal layer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100721195B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030170A (en) * | 1999-08-30 | 2001-04-16 | 루센트 테크놀러지스 인크 | A process for manufacturing an integrated circuit including a dual- damascene structure and an integrated circuit |
-
2004
- 2004-12-02 KR KR1020040100515A patent/KR100721195B1/en not_active IP Right Cessation
Patent Citations (1)
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| KR20010030170A (en) * | 1999-08-30 | 2001-04-16 | 루센트 테크놀러지스 인크 | A process for manufacturing an integrated circuit including a dual- damascene structure and an integrated circuit |
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|---|---|
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