KR100720495B1 - Method for manufacturing semiconductor device - Google Patents

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KR100720495B1 KR1020050132709A KR20050132709A KR100720495B1 KR 100720495 B1 KR100720495 B1 KR 100720495B1 KR 1020050132709 A KR1020050132709 A KR 1020050132709A KR 20050132709 A KR20050132709 A KR 20050132709A KR 100720495 B1 KR100720495 B1 KR 100720495B1
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판의 전면에 금속배선을 형성하는 단계와, 상기 반도체 기판의 전면에 상기 금속배선을 보호하는 페시베이션막을 형성하는 단계와, 상기 반도체 기판을 열처리하는 단계와, 상기 반도체 기판의 전면 및 이면에 테이프를 접착시키는 단계와, 스크러버 공정 후 상기 테이프를 제거하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 웨이퍼 이면의 베벨에서 파티클 발생 소오스를 근본적으로 제거할 수 있기 때문에 웨이퍼 에지쪽의 칩핑(chipping)을 예방할 수 있다. 특히, 웨이퍼 에지의 베벨에서 파티클 발생을 원천적으로 없애거나 현저히 줄일 수 있는 효과가 있다.The present invention relates to a method for manufacturing a semiconductor device, the method comprising the steps of forming a metal wiring on the front surface of the semiconductor substrate, forming a passivation film to protect the metal wiring on the front surface of the semiconductor substrate, and heat treatment the semiconductor substrate And adhering the tape to the front and back surfaces of the semiconductor substrate, and removing the tape after the scrubber process. According to the present invention, since the particle generation source can be essentially removed from the bevel on the back surface of the wafer, chipping at the wafer edge can be prevented. In particular, particle beveling at the bevel edge of the wafer is essentially eliminated or significantly reduced.

반도체, 페시베이션, PIQ Semiconductor, Passivation, PIQ

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1 내지 도 5는 본 발명의 구현예에 따른 반도체 소자의 제조 방법을 나타내는 공정별 단면도.1 to 5 are cross-sectional views of processes illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요부호에 대한 설명 ><Description of Major Symbols in Drawing>

100; 반도체 기판 100f; 반도체 기판의 전면100; Semiconductor substrate 100f; Front side of semiconductor substrate

100b; 반도체 기판의 이면 110; 금속배선100b; A back surface 110 of the semiconductor substrate; Metal wiring

120; 산화막 130; 질화막120; Oxide film 130; Nitride film

140; 페시베이션막 150; 테이프140; Passivation film 150; tape

160; 폴리이미드160; Polyimide

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더 구체적으로는 금속배선의 페시베이션막 형성시 파티클 발생을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device that can prevent the generation of particles when forming a passivation film of metal wiring.

일반적으로, 반도체 소자의 페시베이션막은 최상층 금속배선을 보호하는 막으로서 패키징 공정시 발생할 수 있는 칩 표면의 스크래치나 이물질 오염 등을 방 지하는 역할을 한다. 이와 관련된 종래 기술은 금속배선이 형성된 기판에 페시베이션막(산화막과 질화막) 증착, 소결(sintering), 스크러버 공정, 폴리이미드(PI) 코팅 순서의 처리를 한다.In general, the passivation film of the semiconductor device is a film to protect the uppermost metal wiring to prevent scratches and contamination of the chip surface that may occur during the packaging process. In the related art, a passivation film (oxide film and nitride film) is deposited, sintered, scrubber process, and polyimide (PI) coating sequence on a metal wiring formed substrate.

그런데, 폴리이미드 코팅 이전에 소결처리를 하는 관계로 산화막 및/또는 질화막이 소결처리 후 웨이퍼 에지의 경사면인 베벨에서 열손상에 의한 크랙이 발생하게 된다. 이 크랙으로 말미암아 파티클이 발생하는데 스크러버 공정을 진행한다 하더라도 웨이퍼 이면(back side)에는 크랙이 남게 되므로 파티클 발생 소오스로 작용한다. 이에 따라, 카세트 오염, 폴리이미드 코팅의 불균일도 등의 문제를 야기하여 제품의 신뢰도를 떨어뜨리는 문제점이 있다.However, since the oxide film and / or the nitride film are sintered before the polyimide coating, cracks due to thermal damage are generated at the bevel which is the inclined surface of the wafer edge after the sintering process. Particles are generated by these cracks, and even though the scrubber process is performed, cracks remain on the back side of the wafer, which acts as a particle generation source. Accordingly, there is a problem that causes problems such as cassette contamination, non-uniformity of the polyimide coating, and lowers the reliability of the product.

이에 본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 금속배선의 페시베이션막 형성시 파티클 발생을 억제할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-mentioned problems in the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can suppress the generation of particles when forming a passivation film of metal wiring.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 금속배선의 페시베이션막 형성시 웨이퍼 이면에 대하여 테이핑 공정을 진행하여 웨이퍼 이면으로부터 파티클 발생 소오스를 제거하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object is characterized in that the particle generation source is removed from the back surface of the wafer by performing a taping process on the back surface of the wafer when forming the passivation film of the metal wiring.

상기 특징을 실현할 수 있는 본 발명의 구현예에 따른 반도체 소자의 제조 방법은, 반도체 기판의 전면에 금속배선을 형성하는 단계와, 상기 반도체 기판의 전면에 상기 금속배선을 보호하는 페시베이션막을 형성하는 단계와, 상기 반도체 기판을 열처리하는 단계와, 상기 반도체 기판의 전면 및 이면에 테이프를 접착하는 단계와, 스크러버 공정 진행 후 상기 테이프를 제거하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention capable of realizing the above characteristics may include forming a metal wiring on a front surface of a semiconductor substrate, and forming a passivation film protecting the metal wiring on the front surface of the semiconductor substrate. And a step of heat-treating the semiconductor substrate, adhering a tape to the front and rear surfaces of the semiconductor substrate, and removing the tape after the scrubber process is performed.

상기 반도체 기판의 전면 및 이면에 테이프를 접착하는 단계는, 상기 반도체 기판의 전면 및 이면에 자외선 경화성 테이프 또는 접착성의 테이프를 접착하는 단계를 포함한다.The step of adhering the tape to the front and rear surfaces of the semiconductor substrate includes the step of adhering an ultraviolet curable tape or adhesive tape to the front and rear surfaces of the semiconductor substrate.

상기 반도체 기판의 전면 및 이면에 자외선 경화성 테이프 또는 접착성의 테이프를 접착하는 단계는, 상기 반도체 기판의 전면 상에 형성된 페시베이션막 및 상기 반도체 기판의 이면에 폴리염화비닐, 폴리에틸렌테레프탈레이트, 폴리에스테르, 프로필렌옥사이드 및 이들의 조합으로 구성된 군으로부터 선택된 어느 하나로 구성된 테이프를 300 ㎛두께로 접착하는 단계를 포함한다.Bonding the ultraviolet curable tape or the adhesive tape to the front and rear surfaces of the semiconductor substrate may include a passivation film formed on the front surface of the semiconductor substrate and polyvinyl chloride, polyethylene terephthalate, polyester, and the back surface of the semiconductor substrate. Bonding a tape composed of any one selected from the group consisting of propylene oxide and combinations thereof to a thickness of 300 μm.

상기 테이프를 제거하는 단계는, 상기 테이프에 자외선을 조사하여 상기 테이프의 점착력을 약화시키는 단계를 포함한다.Removing the tape includes irradiating the tape with ultraviolet light to weaken the adhesive force of the tape.

상기 반도체 기판의 전면에 상기 금속배선을 보호하는 페시베이션막을 형성하는 단계는, 상기 반도체 기판의 전면에 플라즈마강화화학기상증착(PECVD) 산화막과 플라즈마강화화학기상증착(PECVD) 질화막을 순차로 증착하는 단계를 포함한다.Forming a passivation film to protect the metal wiring on the front surface of the semiconductor substrate, the plasma enhanced chemical vapor deposition (PECVD) oxide film and the plasma enhanced chemical vapor deposition (PECVD) nitride film sequentially deposited on the front surface of the semiconductor substrate Steps.

상기 테이프를 제거하는 단계 이후에 상기 페시베이션막 상에 폴리이미드를 코팅하는 단계를 더 포함할 수 있다.The method may further include coating a polyimide on the passivation layer after removing the tape.

본 발명에 의하면, 웨이퍼 이면 특히 이면의 베벨에서 파티클 발생 소오스를 근본적으로 제거할 수 있기 때문에 웨이퍼 에지쪽의 칩핑(chipping)을 예방할 수 있다.According to the present invention, since the particle generation source can be essentially removed from the back surface of the wafer, particularly from the bevel on the back surface, chipping at the wafer edge can be prevented.

(구현예)(Example)

이하 도면을 참조하여 본 발명의 구현예에 대해 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1 내지 도 5는 본 발명의 구현예에 따른 반도체 소자의 제조 방법을 나타내는 공정별 단면도이다.1 to 5 are cross-sectional views of processes illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 금속의 증착과 패터닝으로 반도체 기판(100)의 전면(100f) 상에 금속배선(110)을 형성한다. 금속배선(110)은 예를 들어 Ti, TiN 또는 Ti/TiN 으로 이루어진 하부 베리어 금속층과, 알루미늄층과, Ti, TiN 또는 Ti/TiN 으로 이루어진 상부 베리어 금속층으로 이루어질 수 있다. 또는, 금속배선(110)은 Ti, TiN, Al 계열의 합금 및 TiN 을 순서대로 적층한 구조이거나 Ti, Al 계열의 합금 및 TiN 을 적층한 구조일 수 있다. 여기서, 도면에는 자세히 도시하지 않았지만, 반도체 기판(100)의 전면(100f) 상에는 게이트 전극, 게이트 절연막, 접합 영역, 층간절연막, 배선 등이 형성되어 있음은 자명한 사실이다. Referring to FIG. 1, the metal wiring 110 is formed on the front surface 100f of the semiconductor substrate 100 by the deposition and patterning of a metal. The metal wire 110 may be formed of, for example, a lower barrier metal layer made of Ti, TiN, or Ti / TiN, an aluminum layer, and an upper barrier metal layer made of Ti, TiN, or Ti / TiN. Alternatively, the metal wire 110 may be a structure in which Ti, TiN, Al-based alloys and TiN are sequentially stacked, or a structure in which Ti, Al-based alloys and TiN are stacked. Although not shown in detail in the drawing, it is apparent that a gate electrode, a gate insulating film, a junction region, an interlayer insulating film, a wiring, and the like are formed on the front surface 100f of the semiconductor substrate 100.

도 2를 참조하면, 금속배선(110)이 형성된 반도체 기판(100)의 전면(100f) 상에 산화막(120)을 형성한다. 일례로, 산화막(120)은 플라즈마 강화 화학기상증착(PECVD) 공정을 이용하여 형성할 수 있다. 산화막(120) 형성후 예를 들어 플라즈마 강화 화학기상증착(PECVD) 공정으로 질화막(130)을 형성한다. 여기서, 산화막(120)과 질화막(130)은 금속배선을 외부로부터 보호하는 페시베이션막(140)이다. 페시베이션막(140)은 가령 패키징 공정시 발생할 수 있는 칩 표면의 스크래치나 이물질 오염 등을 방지하는 역할을 한다.Referring to FIG. 2, an oxide film 120 is formed on the front surface 100f of the semiconductor substrate 100 on which the metal wiring 110 is formed. For example, the oxide film 120 may be formed using a plasma enhanced chemical vapor deposition (PECVD) process. After the oxide film 120 is formed, the nitride film 130 is formed by, for example, a plasma enhanced chemical vapor deposition (PECVD) process. Here, the oxide film 120 and the nitride film 130 are passivation films 140 that protect the metal wiring from the outside. The passivation layer 140 serves to prevent scratches or foreign matter contamination of the chip surface, which may occur during the packaging process, for example.

도 3을 참조하면, 열처리 가령 소결처리(sintering)하여 금속배선(110) 형성 시 발생한 손상, 가령 플라즈마 식각 손상이나 스트레스를 최소화한다. 이때의 소결처리는 통상적으로 400℃ 안팎의 온도하에서 질소 가스 분위기에서 30분 안팍 동안 진행한다. 더불어, 소결처리를 하게 되면 산화막(120)과 질화막(130)을 치밀화하여 보이드(void)와 같은 결함이 발생하는 것을 방지할 수 있어서 금속배선(110)의 신뢰성은 물론 소자의 신뢰성을 향상시킬 수 있다. Referring to FIG. 3, heat treatment, for example, sintering, minimizes damage, for example, plasma etching damage or stress, formed during the formation of the metallization 110. At this time, the sintering treatment is typically carried out for 30 minutes in a nitrogen gas atmosphere at a temperature of about 400 ℃. In addition, when the sintering process is performed, densification of the oxide film 120 and the nitride film 130 can be prevented from generating defects such as voids, thereby improving the reliability of the metal wiring 110 and the device reliability. have.

도 4를 참조하면, 페시베이션막(140)을 이루는 질화막(130) 상에 테이프(150)를 붙인다. 여기서의 테이프(150)는 자외선 경화성 테이프와 그렇지 않은 접착성 테이프로 구분될 수 있다. 하기 표 1은 테이프 구분에 따른 재질, 색, 점착력, 두께를 비교한 것이다.Referring to FIG. 4, the tape 150 is attached onto the nitride film 130 forming the passivation film 140. The tape 150 here can be divided into an ultraviolet curable tape and an adhesive tape that is not. Table 1 is a comparison of the material, color, adhesive force, thickness according to the tape classification.

구분 division 약접착성Weak adhesion 자외선 경화성UV curable 재질 material 폴리염화비닐(PVC), 폴리에스테르(PE)Polyvinyl Chloride (PVC), Polyester (PE) 폴리염화비닐(PVC), 폴리에틸렌테레프탈레이트(PET), 폴리에스테르(PE), 프로필렌옥사이드(PO)Polyvinyl chloride (PVC), polyethylene terephthalate (PET), polyester (PE), propylene oxide (PO) 색 color 컬러, 투명Color, transparent 컬러, 투명Color, transparent 실리콘과의 점착력(N/20mm) * ( )안은 자외선 조사후 Adhesion with silicone (N / 20mm) * () after UV irradiation 0.3 ~ 2.50.3 to 2.5 1 ~ 10 (0.03 ~ 0.5)1 to 10 (0.03 to 0.5) 두께(접착제 두께 포함) Thickness (including adhesive thickness) 약 300 ㎛About 300 ㎛ 약 300 ㎛About 300 ㎛

산화막(120) 및/또는 질화막(130)은 앞서의 소결처리시 특히 반도체 기판(100)의 에지의 경사면, 즉 베벨에서 열손상(thermal damage)에 의해 크랙(crack)이 발생할 수 있다. 크랙은 파티클의 소오스로 작용한다. 그런데, 후술하는 스크러버(scrubber) 공정 후에도 반도체 기판(100)의 베벨에는 크랙이 잔류할 수 있다. 따라서, 반도체 기판(100)의 이면(100b), 특히 최외각 에지에서의 파티클 소오스를 근본적으로 제거하기 위해 반도체 기판(100)의 이면(100b)에 테이프(150)를 접착시키는 것이 바람직하다.In the oxide film 120 and / or the nitride film 130, cracks may be generated due to thermal damage at an inclined surface of the edge of the semiconductor substrate 100, that is, bevel, in the sintering process. Cracks act as a source of particles. However, cracks may remain in the bevel of the semiconductor substrate 100 even after the scrubber process described below. Accordingly, it is desirable to adhere the tape 150 to the back surface 100b of the semiconductor substrate 100, in particular to remove particle sources at the outermost edges.

스크러버(scrubber) 공정을 진행한 후, 테이프(150)에 자외선(UV)을 조사하여 테이프(150)의 점착력을 현저히 약화시킴으로써 제거한다. 그럼으로써, 반도체 기판(100)의 전면(100f)은 물론 이면(100b), 특히 반도체 기판(100)의 에지의 경사면(베벨)에서 파티클 발생 소오스를 제거한다.After the scrubber process, the tape 150 is irradiated with ultraviolet rays (UV) to remove the tape 150 by significantly weakening the adhesive force of the tape 150. As a result, the particle generation source is removed from the front surface 100f of the semiconductor substrate 100 as well as the back surface 100b, particularly the inclined surface (bevel) of the edge of the semiconductor substrate 100.

도 5를 참조하면, 스크러버(scrubber) 공정을 진행한 후 PIQ 공정으로 질화막(130) 상에 비교적 낮은 스트레스(low stress)의 폴리이미드(160)를 코팅한다. PIQ는 엔메틸-피로리돈 등의 용제를 포함한 유기화합물로서 열처리를 통해서 폴리이미드(160)를 형성한다. PIQ 공정은, 일례로, PIQ 내의 용매인 엔메틸-피로리돈 성분을 휘발시키기 위하여 약 100℃ 정도에서 가열하고, 이미드화를 진행하기 위해 약 200℃ 정도에서 가열하고, 최종 형상을 얻기위해 약 300℃ 정도에서 경화시키는 단계를 거친다. Referring to FIG. 5, a relatively low stress polyimide 160 is coated on the nitride layer 130 by a PIQ process after a scrubber process. PIQ is an organic compound containing a solvent such as enmethyl-pyrrolidone to form polyimide 160 through heat treatment. The PIQ process is, for example, heated at about 100 ° C. to volatilize the enmethyl-pyrrolidone component, a solvent in PIQ, at about 200 ° C. to proceed with imidization, and about 300 to obtain the final shape. The step of curing at about ℃.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 웨이퍼 이면 특히 이면의 베벨에서 파티클 발생 소오스를 근본적으로 제거할 수 있기 때문에 웨이퍼 에지쪽의 칩핑(chipping)을 예방할 수 있다. 특히, 웨이퍼 에지의 베벨에서의 파티클 발생을 원천적으로 없애거나 현저히 줄일 수 있는 효과가 있다.As described in detail above, according to the present invention, since the particle generation source can be fundamentally removed from the bevel on the back surface of the wafer, in particular, chipping of the wafer edge can be prevented. In particular, the particle generation at the bevel of the wafer edge is effectively eliminated or significantly reduced.

Claims (6)

반도체 기판의 전면에 금속배선을 형성하는 단계와;Forming a metal wiring on the front surface of the semiconductor substrate; 상기 반도체 기판의 전면에 상기 금속배선을 보호하는 페시베이션막을 형성하는 단계와;Forming a passivation film on the front surface of the semiconductor substrate to protect the metal wiring; 상기 반도체 기판을 열처리하는 단계와;Heat-treating the semiconductor substrate; 상기 반도체 기판의 전면 및 이면에 테이프를 접착하는 단계와;Adhering tape to front and back surfaces of the semiconductor substrate; 스크러버 공정을 진행한 후 상기 테이프를 제거하는 단계;Removing the tape after the scrubber process; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제1항에서,In claim 1, 상기 반도체 기판의 전면 및 이면에 테이프를 접착하는 단계는,Bonding the tape to the front and back of the semiconductor substrate, 상기 반도체 기판의 전면 및 이면에 자외선 경화성 테이프 또는 접착성의 테이프를 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising the step of adhering an ultraviolet curable tape or an adhesive tape to the front and rear surfaces of the semiconductor substrate. 제2항에서,In claim 2, 상기 반도체 기판의 전면 및 이면에 자외선 경화성 테이프 또는 접착성의 테이프를 접착하는 단계는,Bonding the ultraviolet curable tape or the adhesive tape to the front and back of the semiconductor substrate, 상기 반도체 기판의 전면에 형성된 페시베이션막 및 상기 반도체 기판의 이면에 폴리염화비닐, 폴리에틸렌테레프탈레이트, 폴리에스테르, 프로필렌옥사이드 및 이들의 조합으로 구성된 군으로부터 선택된 어느 하나로 구성된 테이프를 300 ㎛두께로 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.A 300 μm thick adhesive tape is formed on the passivation film formed on the front surface of the semiconductor substrate and any one selected from the group consisting of polyvinyl chloride, polyethylene terephthalate, polyester, propylene oxide, and combinations thereof. Method of manufacturing a semiconductor device comprising the step. 제1항에서,In claim 1, 상기 테이프를 제거하는 단계는,Removing the tape, 상기 테이프에 자외선을 조사하여 상기 테이프의 점착력을 약화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Irradiating the tape with ultraviolet light to weaken the adhesive force of the tape. 제1항에서,In claim 1, 상기 반도체 기판의 전면에 상기 금속배선을 보호하는 페시베이션막을 형성하는 단계는,Forming a passivation film to protect the metal wiring on the entire surface of the semiconductor substrate, 상기 반도체 기판의 전면에 플라즈마강화화학기상증착(PECVD) 산화막과 플라즈마강화화학기상증착(PECVD) 질화막을 순차로 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And depositing a plasma enhanced chemical vapor deposition (PECVD) oxide film and a plasma enhanced chemical vapor deposition (PECVD) nitride film sequentially on the front surface of the semiconductor substrate. 제1항에서,In claim 1, 상기 테이프를 제거하는 단계 이후에 상기 페시베이션막 상에 폴리이미드를 코팅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And coating the polyimide on the passivation film after removing the tape.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050069299A (en) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 Method for forming metal interconnect of semiconductor device

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