KR100716932B1 - Method and device for improving electro static discharge prevention level by n-wire bonding - Google Patents

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Abstract

본 발명은 N-와이어 본딩을 이용하여 정전기를 방지하는 방법 및 장치에 관한 발명을 개시한다. 먼저, 본 발명은 반도체 장치 상에 복수개의 PAD 배치한 후, 복수개의 PAD 중 N 개 (N 은 2 이상의 자연수) 의 PAD 를 N 개의 와이어 본딩을 이용하여 병렬로 결합한 다음, N 개의 와이어 본딩에 의해 병렬로 결합된 N 개의 PAD 를 하나의 반도체 프레임 핀에 연결한다.The present invention discloses a method and apparatus for preventing static electricity using N-wire bonding. First, in the present invention, a plurality of PADs are disposed on a semiconductor device, and then N PAs (N is a natural number of two or more) of the plurality of PADs are coupled in parallel using N wire bonding, and then N wire bonding is performed. N PADs coupled in parallel are connected to one semiconductor frame pin.

이와 같은 구성을 통해, 본 발명은 반도체 설계 회로도의 전체 레이아웃 상의 부담을 줄여서 설계시간 및 설계비용을 감소시킬 수 있는 효과가 있고, 정전기의 분산 효과를 극대화시킬 수 있다.Through such a configuration, the present invention can reduce the burden on the overall layout of the semiconductor design circuit diagram, thereby reducing design time and design cost, and can maximize the effect of dissipating static electricity.

PAD, 와이어 본딩, 정전기 분산 PAD, Wire Bonding, Static Dissipation

Description

Ｎ-와이어 본딩을 통한 정전기 방지 레벨의 향상 방법 및 장치 {METHOD AND DEVICE FOR IMPROVING ELECTRO STATIC DISCHARGE PREVENTION LEVEL BY N-WIRE BONDING}METHOD AND DEVICE FOR IMPROVING ELECTRO STATIC DISCHARGE PREVENTION LEVEL BY N-WIRE BONDING}

도 1 은 종래의 일반적인 PAD 를 이용한 레이아웃 배치도.1 is a layout layout of a conventional general PAD.

도 2 는 도 1 에 도시된 일반적인 PAD 의 구체도.FIG. 2 is a detailed view of the general PAD shown in FIG. 1. FIG.

도 3 은 정전기 분산 효과를 향상시키기 위한 종래 PAD 의 구체도.3 is a specific view of a conventional PAD for improving the electrostatic dispersion effect.

도 4 는 도 1 의 종래의 일반적인 PAD 와, 정전기 분산 효과를 향상시키기 위한 도 3 의 종래의 PAD 를 이용한 레이아웃 배치도.4 is a layout view of the conventional general PAD of FIG. 1 and the conventional PAD of FIG. 3 for improving an electrostatic dissipation effect.

도 5 는 본 발명에 따라, N-와이어 본딩을 통하여 정전기 방지 레벨을 향상시키는 실시형태를 나타낸 도.5 illustrates an embodiment for improving the antistatic level through N-wire bonding, in accordance with the present invention.

도 6 은 본 발명에 따라, N-와이어 본딩을 통하여 정전기 방지 레벨을 향상시키는 다른 실시형태를 나타낸 도.6 illustrates another embodiment of improving antistatic level through N-wire bonding, in accordance with the present invention.

※도면의 주요 부분에 대한 부호의 설명※※ Explanation of code for main part of drawing ※

101, 201, 301, 401, 501, 601: 프레임 핀 101, 201, 301, 401, 501, 601: frame pin

202, 302: 다이오드 1202, 302: diode 1

203, 303: 다이오드 2 203, 303: Diode 2

204, 304: 저항204, 304: resistance

102, 402, 502, 602: PAD1 102, 402, 502, 602: PAD1

403: PAD2403: PAD2

404, 503, 603: 와이어 본딩 404, 503, 603: wire bonding

504, 604: 4-와이어 본딩504, 604: 4-wire bonding

104, 405, 505, 605: 정전기 방지부104, 405, 505, 605: antistatic

본 발명은 정전기 (ESD; Electro Static Discharge) 방지 기술에 관한 것으로, 특히 반도체의 신뢰성 중에서 정전기 레벨 (칩의 PAD 에 순간적인 전압 즉, 정전기를 가했을 때 소자가 물리적인 손상을 입지 않고 견딜 수 있는 정도) 의 신뢰성을 높이기 위해, 간단한 반도체 회로 배선을 이용하여 정전기의 분산 효과를 극대화한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) prevention technology, and more particularly, to the level of the static electricity level of semiconductors (the degree to which the device can withstand physical damage when a momentary voltage is applied to the PAD of the chip, ie, static electricity). In order to increase the reliability of the present invention, the present invention relates to a technique in which a static electricity distribution effect is maximized by using simple semiconductor circuit wiring.

정전기는 여러가지 형태로 인간에게 영향을 준다. 보통 일상생활에서의 정전기는 우리에게 큰 해를 끼치지 않으나, 반도체의 경우는 때에 따라 제품에 치명적인 영향을 미친다.Static electricity affects humans in many ways. Normally, static electricity in everyday life does not harm us much, but in the case of semiconductors, sometimes the product has a fatal effect.

최근 급격한 반도체 설계 기술의 발전은 이와 함께 반도체 회로의 높은 신뢰성을 요구하고 있다. 특히 다양한 형태의 반도체가 사용되고 있는 자동차는 사람의 생명과 직접적인 연관이 있고, 외부의 극한 환경에 반도체가 직접 노출되며 이러한 극한 환경에서도 오동작을 해서는 안 되기 때문에 매우 엄격한 테스트 기준 과 높은 수준의 신뢰성을 요구하게 되므로, 자동차용 반도체에서는 그 무엇보다도 높은 신뢰성을 요구하고 있다. 이러한 신뢰성을 만족하기 위해서는 일반적인 시스템에서의 반도체 설계 기술로는 불충분하다. 그래서 특별히 자동차용 반도체의 신뢰성을 만족하기 위해 반도체 설계 비용이 증가하게 된다. 일단 자동차용 반도체의 신뢰성 수준이 만족되면 가전, 컴퓨터, 통신 등 다양한 분야로 진출할 수 있는 것은 어려운 일이 아니며, 이러한 기술을 바탕으로 항공, 군사 장비 등에까지 확장이 가능하다.The recent rapid development of semiconductor design technology requires high reliability of semiconductor circuits. In particular, automobiles in which various types of semiconductors are used are directly related to human life, and semiconductors are directly exposed to external extreme environments and must not malfunction in such extreme environments, thus requiring very strict test standards and a high level of reliability. Therefore, automotive semiconductors demand high reliability, among other things. In order to satisfy this reliability, semiconductor design techniques in general systems are insufficient. Therefore, the semiconductor design cost is increased to satisfy the reliability of the automotive semiconductor in particular. Once the reliability level of automotive semiconductors is satisfied, it is not difficult to advance into various fields such as home appliances, computers, and telecommunications. Based on this technology, it can be expanded to aviation and military equipment.

번개가 피뢰침을 통해 땅속으로 흡수되듯이 정전기가 발생되면 무조건 회로의 기준접지로 흡수되어야 한다. 이런 근거로 정전기가 반도체 칩에 인가되었을 때 가급적 내부회로에 영향을 주지 않고 곧바로 정전기 보호회로를 통해 방전되게 하는 것이 정전기에 대한 보호기술이다. 즉, 정전기 보호라 함은 흘러들어오는 정전기 전류를 막는 것이 아니라 가능한 한 빨리 흘려 보내는 것을 말한다.Just as lightning is absorbed through the lightning rod into the ground, static electricity must be absorbed into the circuit's reference ground. For this reason, when static electricity is applied to a semiconductor chip, it is a protection technology against static electricity to be discharged through the static electricity protection circuit as soon as possible without affecting the internal circuit. In other words, electrostatic protection refers to flowing as quickly as possible, rather than preventing an incoming electrostatic current.

정전기의 실체는 전류이며, 이 전류 스트레스에 의해 칩이 손상을 받게 된다. 정전기는 그 발생원인이 무엇이냐에 따라 특성을 달리하는데 반도체 칩이 파괴되는 주요원인은 아주 짧은 시간 내에 많은 에너지가 반도체 칩에 가해지기 때문이다. 이 현상을 전기적으로 해석하여 가설을 세운 몇 가지 모델 중의 하나가 CDM (Charged Device Model) 이다.The substance of static electricity is current, and the chip is damaged by this current stress. Static electricity varies according to what causes it. The main reason for the breakdown of a semiconductor chip is because a lot of energy is applied to the semiconductor chip in a very short time. One of the several models hypothesized by an electrical interpretation of this phenomenon is the CDM (Charged Device Model).

CDM 은 칩이 정전기에 의해 파괴되는 현상이 점점 많아지고 보호회로도 새로운 기능을 필요로 하기 때문에 더욱 관심사가 되고 있다. 패키징된 반도체 칩은 자체적으로 높은 전위를 충전하고 있으며, 저장된 에너지는 프레임 핀의 하나가 접지될 때 방전을 하게 된다. 즉, 정전기에 의한 파괴원리는 칩이 운송과정 등에서 마찰에 의해 칩 자체가 대전되어 있다가 조립 등의 과정에서 소켓이나 도전체에 닿으면서 방전을 하게 되고, 이 전류의 방전 경로가 된 칩의 특정 프레임 핀이 손상을 받게 되는 것이다.CDMs are of increasing concern because more and more chips are destroyed by static electricity and protection circuits require new functions. The packaged semiconductor chip charges itself with a high potential, and the stored energy discharges when one of the frame pins is grounded. In other words, the principle of destruction by static electricity is that the chip itself is charged by friction in the transportation process and then discharges while touching the socket or conductor in the process of assembly, etc. The frame pin will be damaged.

CDM 의 대표적인 특징은 펄스의 상승시간이 1ns 이하로 다른 모델이 비해 빠르다는 것이다. 즉, 한 번의 방전에 수 암페어까지 도달한다. 따라서 칩의 프레임 핀 보호회로가 동작되어 방전 경로를 만들기 전에 인가된 정전기가 칩 내부회로를 타고 들어 손상을 주게 되는 경우가 많은데, 파괴부위는 주로 MOS TR 게이트나 필드 옥사이드가 된다. 게이트 옥사이드에 발생하는 손상은 빠른 트랜지션을 갖는 펄스와 메탈 라인의 자기 인덕턴스에 의한 전압 강하로 인한 스트레스성 멜팅 현상에 의한 것이다. The typical feature of the CDM is that the pulse rise time is less than 1ns, which is faster than other models. That is, up to several amperes in a single discharge. Therefore, the static electricity applied to the chip's frame pin protection circuit before the operation of the discharge path is formed to damage the chip's internal circuit. The breakdown portion is mainly a MOS TR gate or a field oxide. Damage to the gate oxide is due to stress melting due to the voltage drop caused by the fast transition pulse and the magnetic inductance of the metal line.

일반적인 입출력 정전기 방전 보호회로는 이런 종류의 펄스를 충분히 보호하지 못한다. 그 이유는 이 회로가 트랜지스터의 동작시간 (수 ms) 에 제한을 받기 때문이다. 정전기 보호회로는 그라운드를 기준으로 정전기가 양 (+) 의 특성이면 순방향 다이오드로의 방전 경로를 갖게 되며, 음 (-) 의 특성이면 그라운드 방향의 다이오드로의 방전 경로를 갖게 된다. 물론 전기적인 특성 때문에 한쪽 방향의 보호회로를 사용하지 못하는 경우도 있는데, 이런 경우는 나머지 한쪽 방향의 보호회로가 순방향과 역방향 정전기를 모두 방전시켜야 하는 어려운 문제가 발생한다. 다만, 대부분의 정전기 보호회로는 pn 접합의 다이오드가 사용되면, 순방향 방전에서는 인가되는 전압이 커질수록 전류 흐름은 지수함수적으로 증가되 므로 전혀 문제가 되지 않는다. Typical input / output electrostatic discharge protection circuits do not protect this kind of pulse sufficiently. The reason is that this circuit is limited in the operating time (several ms) of the transistor. The static electricity protection circuit has a discharge path to the forward diode when the static electricity is positive with respect to the ground, and has a discharge path to the diode in the ground direction when the negative property is negative. Of course, due to the electrical characteristics, there is a case where a protection circuit in one direction cannot be used. In this case, a problem arises in that the protection circuit in the other direction must discharge both forward and reverse static electricity. However, most of the ESD protection circuits use a pn junction diode, so in the forward discharge, the current flow increases exponentially as the applied voltage increases, which is not a problem at all.

도 1 은 종래의 일반적인 PAD 회로도 (PAD1;102) 에 대한 레이아웃 배치도를 나타낸다. 이하, 종래의 일반적인 PAD 를 PAD1 이라 한다. PAD1 (102) 의 배치에 관한 레이아웃으로 구성되는 정전기 방지부 (104) 와 반도체 프레임 핀 (101) 은 와이어 본딩 (103) 을 통해 연결되어 있으며, 이 때, 정전기 방지부 (104) 를 구성하는 각각의 PAD1 (102) 이 개별적인 와이어 본딩 (103) 을 통해 각각 반도체 프레임 핀 (101) 에 연결되어 있다. 이러한 PAD 의 설계에 의하면 일반적인 수준의 정전기 방지가 가능하게 된다.1 shows a layout layout of a conventional general PAD circuit diagram (PAD1) 102. Hereinafter, a conventional general PAD is called PAD1. The antistatic part 104 and the semiconductor frame pin 101 which are constituted by the layout regarding the arrangement of the PAD1 102 are connected via the wire bonding 103, and each of the constituting the antistatic part 104 is formed. Of PAD1 102 are each connected to semiconductor frame pin 101 via separate wire bonding 103. This design of the PAD enables a general level of antistatic protection.

도 2 는 도 1 의 정전기 방지부 (104) 를 구성하는 PAD1 각각의 회로도로서, 정전기 방지를 위한 일반적인 반도체 설계 기술을 나타낸다. PAD1 은 프레임 핀 (201) 과, 이에 연결되어 있는 두 개의 다이오드 (202, 203) 및 저항 (204) 으로 구성되며, 이러한 회로는 반도체 칩 내부로 연결된다. 따라서, 반도체 프레임 핀 (201) 부분에 전압을 인가하게 되면, 전류의 흐름은 다이오드 (202, 203) 를 거쳐서 저항 (204) 을 통과하여 반도체 칩 내부로 흘러들어가게 된다. 정전기 방지는 보통 PAD 부분에서 이루어지며 PAD 의 설계에 따라 정전기 레벨의 수준이 달라지게 된다. 이 경우, 다이오드 (202) 는 반도체 프레임 핀 (201) 에 음의 전압이 순간적으로 높게 걸렸을 경우에는 GND 로부터 프레임 핀 (201) 으로 전류를 흐르게 만들어 내부 반도체 칩을 보호하는 작용을 한다. 반대로, 다이오드 (203) 는 반도체 프레임 핀 (201) 에 양의 전압이 순간적으로 높게 걸렸을 경우에 는 프레임 핀 (201) 으로부터 VDD 쪽으로 전류를 흐르게 만들어 반도체 칩의 내부를 보호하게 된다. 그리고 저항 (204) 은 칩 내부로 흘러들어 가는 순간 전류를 방해함으로써 순간적인 정전기 전류를 다이오드 (202, 203) 로 유도하게 하는 역할을 한다.FIG. 2 is a circuit diagram of each of the PADs constituting the antistatic part 104 of FIG. 1, and shows a general semiconductor design technique for antistatic. The PAD1 is composed of a frame pin 201, two diodes 202 and 203 and a resistor 204 connected thereto, and this circuit is connected inside the semiconductor chip. Therefore, when a voltage is applied to the portion of the semiconductor frame pin 201, current flows through the resistors 204 through the diodes 202 and 203 and flows into the semiconductor chip. Antistatic protection is usually done in the PAD section, and the level of static electricity depends on the design of the PAD. In this case, the diode 202 acts to protect the internal semiconductor chip by flowing a current from the GND to the frame pin 201 when a negative voltage is momentarily applied to the semiconductor frame pin 201. On the contrary, when the positive voltage is momentarily high on the semiconductor frame pin 201, the diode 203 causes current to flow from the frame pin 201 toward V DD to protect the inside of the semiconductor chip. The resistor 204 then serves to induce instantaneous electrostatic current into the diodes 202 and 203 by interrupting the instantaneous current flowing into the chip.

여기서 다이오드 (202, 203) 의 크기에 따라 정전기 보호 수준이 달라지게 된다. 즉, 다이오드 (202, 203) 의 크기가 크면 클수록 정전기 보호 레벨이 올라가 신뢰성이 높아지게 된다.Here, the level of static electricity protection varies depending on the size of the diodes 202 and 203. In other words, the larger the size of the diodes 202 and 203, the higher the level of static electricity protection and the higher the reliability.

원하는 정전기 레벨의 수준, 예를 들어, +/-2000V 정전기 레벨 수준에 따른 다이오드 (202, 203) 크기 값을 설정하고, 만약, 정전기 레벨을 더 올리고 싶다면 이 다이오드 (202, 203) 의 크기를 더 크게 설계해야 한다.Set the diode (202, 203) size value according to the desired level of static level, eg +/- 2000V static level, and if you want to raise the static level further, increase the size of this diode (202, 203). You need to design big.

정전기 레벨이라 함은 칩의 PAD 에 순간적인 전압 (정전기 레벨) 을 가했을 때, 소자가 물리적인 손상을 입지 않고 견딜 수 있는 정전기 크기의 정도를 말한다. 이를 결정하는 요인은 결국 순간적인 전압에 의해 발생하는 많은 전류를 소화할 능력을 일컫는 것이 된다. 즉, 다이오드의 크기 (면적) 가 크면 더 큰 전압이 가해지더라도 그에 의해 발생되는 더 큰 전류를 흐르게 할 수 있어 정전기 레벨이 올라가게 되어, 아래의 수학식 1 및 수학식 2 로 표현되는 바와 같이, 정전기 레벨과 다이오드의 면적이 비례하는 관계식을 갖게 된다.The level of static electricity is the amount of static electricity the device can withstand without any physical damage when a momentary voltage (electrostatic level) is applied to the chip's PAD. The deciding factor is the ability to dissipate many currents generated by instantaneous voltages. That is, when the size (area) of the diode is large, even if a larger voltage is applied, a larger current generated by it can flow, and thus the static electricity level rises, as represented by Equations 1 and 2 below. It has a relation in which the static electricity level is proportional to the area of the diode.

각각 다른 기초 공정과 테크놀로지에 의해 동일한 다이오드 면적이 동일한 정전기 레벨을 갖지는 못하지만, 정해진 공정과 테크놀로지에서 다이오드 면적 Adiode 가 정전기 레벨 Vesd 를 갖는다면,If the same diode area does not have the same electrostatic level by different basic processes and technologies, but in a given process and technology, diode area A diode has electrostatic level V esd ,

VV esdesd = K *  = K * AA diodediode

(여기서, K 는 공정과 테크놀로지에 의해 결정되는 상수)Where K is a constant determined by process and technology

N * N * VV esdesd ∝ N * K *  ∝ N * K * AA diodediode

가 된다.Becomes

도 3 은 정전기 레벨을 4 배 정도 높게 하는 경우의 종래 반도체 설계 회로도이다. 반도체 프레임 핀 (301) 에는 도 1 의 PAD1 에 비해 예시적으로 4 배의 정전기 레벨을 향상시킬 수 있을 만큼의 다이오드 (302, 303) 가 병렬로 연결되어 있고, 저항 (304) 도 연결되어 있다. 도 2 에서처럼 N 배의 정전기를 극복하기 위해서는 다이오드 (302, 303) 의 크기를 N 배 해서 배치해야 한다. 즉, 정전기 레벨을 4 배 향상시키기 위해 다이오드 (302, 303) 를 4배 만큼 배열하였다. 따라서, 도 3 의 반도체 프레임 핀 (301) 에는 PAD1 보다 4 배 높은 정전기 레벨 향상 효과를 내는 만큼의 다이오드 (302, 303) 가 연결되어 있고, 저항 (304) 도 또한 연결되어 있다. 이렇게 되면 특정 PAD 의 면적의 크기가 4 배 정도 커지게 된다. 이와 관련되는 문제점은 도 4 와 관련하여 후술하도록 한다.3 is a conventional semiconductor design circuit diagram when the static electricity level is increased about four times. Diodes 302 and 303 are connected to the semiconductor frame pin 301 in parallel to improve the level of static electricity four times higher than that of PAD1 of FIG. 1, and a resistor 304 is also connected. To overcome N times static electricity as in FIG. 2, the size of diodes 302 and 303 should be N times. That is, the diodes 302 and 303 are arranged by four times to improve the static level four times. Accordingly, as many diodes 302 and 303 are connected to the semiconductor frame pin 301 as shown in FIG. 3, which is 4 times higher than PAD1, and a resistor 304 is also connected. This increases the size of the area of a particular PAD by four times. Problems related to this will be described later with reference to FIG. 4.

도 4 는 종래의 일반적인 PAD 회로도 (PAD1) 와 정전기 분산 효과를 4배 향 상시키기 위한 종래의 PAD 회로도 (PAD2) 를 함께 레이아웃하여 배치한 배치도를 나타낸다. 이하, 도 1 의 종래의 PAD 를 PAD 1 이라 한다. PAD1 (402) 및 PAD2 (403) 의 배치에 관한 레이아웃으로 구성되는 정전기 방지부 (405) 와 반도체 프레임 핀 (401) 은 와이어 본딩 (404) 을 통해 연결되어 있으며, 이 때, 정전기 방지부 (405) 를 구성하는 PAD1 (402) 및 PAD2 (403) 는 개별적인 와이어 본딩 (404) 을 통해 각각 반도체 프레임 핀 (401) 에 연결되어 있다. 도 3 에서와 같은 특수한 PAD (PAD2) 를 설계하여 레이아웃하게 되는 경우, 도 4 로부터 알 수 있는 바와 같이, 회로의 레이아웃시 매우 불편하게 된다. 4 shows a layout diagram in which a conventional general PAD circuit diagram PAD1 and a conventional PAD circuit diagram PAD2 are laid out together to improve the electrostatic dissipation effect four times. Hereinafter, the conventional PAD of FIG. 1 is called PAD 1. The antistatic portion 405 and the semiconductor frame pin 401, which consist of a layout relating to the arrangement of the PAD1 402 and the PAD2 403, are connected via a wire bonding 404, wherein the antistatic portion 405 PAD1 402 and PAD2 403, which constitute s), are connected to semiconductor frame pins 401 through separate wire bonding 404, respectively. When designing and laying out a special PAD (PAD2) as shown in FIG. 3, as can be seen from FIG. 4, it becomes very inconvenient in the layout of the circuit.

도 2 에서, PAD1 의 구성을 보면, 1)물리적으로 배선을 하기 위한 PAD OPEN 부분, 2)정전기 레벨을 결정하는 다이오드 부분 (202, 203), 및 3)입출력 동작을 결정하는 로직 부분으로 구성되어 있는데, 1)의 부분은 물리적으로 작업할 수 있는 최선의 크기로 형성되며, 3)의 부분은 공정과 테크놀로지에 의해 달라지게 된다. 그러나 2)의 부분은 정전기 레벨을 결정하는 부분이므로 공정과 테크놀로지가 좋아지더라도 크게 변할 수 없는 부분으로써 PAD 의 많은 부분을 차지하게 된다. 보통의 경우가 50% 이상을 차지하게 되며, 공정과 테크놀로지가 작아지게 되면 그 차지하는 비중이 더 커지기도 한다. In FIG. 2, the configuration of the PAD1 includes 1) a PAD OPEN part for physically wiring, 2) a diode part 202 and 203 for determining an electrostatic level, and 3) a logic part for determining an input / output operation. The part of 1) is formed to the best size to work physically, and the part of 3) is different depending on the process and technology. However, part 2) is a part that determines the level of static electricity, so that even if the process and technology are improved, it cannot be changed greatly and takes up a large part of the PAD. Normal cases account for more than 50%, and smaller processes and technologies can lead to greater proportions.

이러한 상황에서 PAD2 (N 배의 정전기 레벨) 를 구현하기 위해서는 많은 면적이 필요하며, 그 면적을 구현하기 위해서는 PAD1 과는 다른 구조를 가질 수밖에 없을 것이며, 이는 PAD 의 일정한 배치와 어긋나게 되어 전체적인 배치 배선에 영향을 주게 된다. 따라서, PAD2 의 면적이 너무 크게 되어 전체적인 레이아웃 상에 부담을 주게 되며 설계 시간을 증가시켜 결국 비용을 증가시키게 되는 문제점이 있다.In this situation, a large area is required to implement PAD2 (N times static level), and the area will have a different structure from PAD1. Will be affected. Therefore, the area of the PAD2 is too large to put a burden on the overall layout and increase the design time and eventually increase the cost.

상기와 같은 문제점을 해결하기 위해서 본 발명은 기존에 정전기 방지를 위해 사용했던 방법을 그대로 반도체 설계상에 이용하면서도 간단한 반도체 회로 배선을 통해 정전기 레벨을 향상시키는 것을 목적으로 한다. 즉, 본 발명은 간단한 반도체 설계 기술을 접목하여 높은 수준의 정전기 신뢰도를 얻는 것을 목적으로 한다. In order to solve the above problems, an object of the present invention is to improve the level of static electricity through simple semiconductor circuit wiring while still using the method used for preventing static electricity as it is in a semiconductor design. That is, the present invention aims to obtain a high level of electrostatic reliability by incorporating simple semiconductor design techniques.

또한, 본 발명은 정전기 레벨이 중요시되는 시스템에서 적은 설계 비용으로 높은 신뢰성을 갖는 반도체 칩을 제공 가능함으로써 비용 절감과 고부가가치를 창출하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a semiconductor chip with high reliability at a low design cost in a system in which static electricity level is important, thereby reducing costs and creating high added value.

상기 목적을 달성하기 위해, 본 발명의 정전기를 방지하는 방법은, 반도체 장치 상에 복수개의 PAD 배치하는 단계, 복수개의 PAD 중 N 개 (N 은 2 이상의 자연수) 의 PAD 를 N 개의 와이어 본딩을 이용하여 병렬로 결합하는 단계, 및 N 개의 와이어 본딩에 의해 병렬로 결합된 N 개의 PAD 를 하나의 반도체 프레임 핀에 연결하는 단계를 포함하는 것이 바람직하다.In order to achieve the above object, the method of preventing static electricity of the present invention comprises the steps of disposing a plurality of PAD on the semiconductor device, N of the plurality of PAD (N is a natural number of two or more) using N wire bonding Coupling in parallel, and connecting the N PADs coupled in parallel by N wire bonding to one semiconductor frame pin.

또한, 본 발명에서 복수개의 PAD 를 배치하는 단계는, 반도체 장치 상에 배치할 복수개의 PAD 의 개수를 결정하는 단계, 및 복수개의 PAD 를 배치할 반도체 장치 상의 위치를 결정하는 단계를 포함하며, 복수개의 PAD 는 반도체 장치 상의 위치에 배치되는 것이 더욱 바람직하다.Further, in the present invention, disposing the plurality of PADs includes determining a number of the plurality of PADs to be disposed on the semiconductor device, and determining a position on the semiconductor device in which the plurality of PADs are to be disposed, More preferably, the PADs are disposed at positions on the semiconductor device.

또한, 본 발명에서 N 개의 PAD 를 N 개의 와이어 본딩을 이용하여 병렬로 결합하는 단계는, 소망의 정전기 방지 레벨에 따라, N 개의 와이어 본딩을 이용하여 병렬로 결합될 PAD 개수 (N) 를 결정하는 단계를 포함하며, N 개의 PAD 를 N 개의 와이어 본딩을 이용하여 병렬로 결합하는 것이 더욱 바람직하다.In addition, in the present invention, the step of combining N PADs in parallel using N wire bonding may determine the number of PADs (N) to be coupled in parallel using N wire bonding according to a desired antistatic level. More preferably, combining N PADs in parallel using N wire bonding.

또한, 본 발명은 복수개의 PAD 중 N 개의 PAD 이외의 다른 PAD 를 와이어 본딩을 이용하여 N 개의 PAD 와 병렬로 결합하는 단계를 더 포함하고, 다른 PAD 를 하나의 반도체 프레임 핀에 연결하는 것이 더욱 바람직하다.In addition, the present invention further includes the step of combining the PAD other than the N PAD of the plurality of PAD in parallel with the N PAD by using wire bonding, it is more preferable to connect the other PAD to one semiconductor frame pin Do.

또한, 본 발명은 N 개의 PAD 각각이 동일한 길이의 와이어 본딩에 의해 하나의 반도체 프레임 핀에 연결되는 것이 더욱 바람직하다.Further, in the present invention, it is more preferable that each of the N PADs is connected to one semiconductor frame pin by wire bonding of the same length.

한편, 본 발명의 정전기를 방지하는 반도체 장치는, 반도체 장치 상에 배치된 복수개의 PAD, 및 복수개의 반도체 프레임 핀을 구비하고, 복수개의 PAD 중 N 개 (N 은 2 이상의 자연수) 의 PAD 는 N 개의 와이어 본딩을 이용하여 병렬로 결합되어 복수개의 반도체 프레임 중 하나의 반도체 프레임 핀에 연결되는 것이 바람직하다.On the other hand, the semiconductor device for preventing static electricity of the present invention includes a plurality of PADs disposed on the semiconductor device and a plurality of semiconductor frame pins, wherein N of the plurality of PADs (N is a natural number of two or more) is N It is preferable to be connected in parallel using two wire bonding and connected to one semiconductor frame pin of the plurality of semiconductor frames.

또한, 본 발명의 정전기를 방지하는 반도체 장치에서, N 개의 PAD 각각은 동일한 길이의 와이어 본딩에 의해 하나의 반도체 프레임 핀에 연결되는 것이 더욱 바람직하다.Further, in the antistatic semiconductor device of the present invention, it is more preferable that each of the N PADs is connected to one semiconductor frame pin by wire bonding of the same length.

이러한 기술은 모든 프레임 핀들이 일정 수준 이상의 정전기 레벨을 원하는 경우에도 가능하며, 특정 프레임 핀에서만 정전기 레벨을 원하는 경우에도 가능하 다.This technique works even if all frame pins want a certain level of static level, and even if only a specific frame pin wants a static level.

본 발명의 기술적 원리는 정전기의 순간적인 충격을 분산시키는 기술에 있다. 이러한 정전기의 순간적인 충격을 복수개의 PAD 로 나누어 흡수하게 함으로서 전체적인 정전기 레벨을 높일 수 있는 것이다.The technical principle of the present invention is in the technique of dispersing the momentary impact of static electricity. By absorbing the instantaneous impact of static electricity divided into a plurality of PAD it is possible to increase the overall level of static electricity.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 이 실시예는 당해 기술 분야에서 통상의 지식을 가진 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. This embodiment is described in sufficient detail to enable those skilled in the art to practice the invention.

도 5 는 N-와이어 본딩 (504) 을 통하여 정전기 방지 레벨을 향상시키는 것에 관한 본 발명의 실시형태를 나타낸 도이다. 도 5 에서는 반도체 프레임 핀 (501) 에 병렬로 배치된 여러 개의 PAD1 (502) 이 와이어 본딩 (504) 을 통해 연결되어 있다. 정전기 레벨 수준을 높이기 위해 특수한 PAD (예를 들어, PAD2) 설계를 통하지 않고, 와이어 본딩 (504) 을 통해 이를 해결한 것이다.5 illustrates an embodiment of the present invention with respect to improving the antistatic level through N-wire bonding 504. In FIG. 5, several PAD1 502s arranged in parallel to the semiconductor frame pins 501 are connected via wire bonding 504. This is solved through wire bonding 504 rather than through a special PAD (eg PAD2) design to increase the level of static levels.

도 5 에서 와이어 본딩 (504) 을 통해 연결된 각각의 PAD1 (502) 은 프레임 핀 (501) 과, 이에 연결되어 있는 두 개의 다이오드 및 저항으로 구성되는 회로이고, 이러한 각각의 PAD1 (502) 회로가 레이아웃 상에서 병렬로 배치되고 와이어 본딩 (504) 을 통해 연결되는 구성에 의해 정전기 방지부 (505) 를 형성하며 이것이 반도체 칩 내부로 연결되게 된다. 따라서, 반도체 프레임 핀 (501) 부분에 전압을 인가하게 되면, 전류의 흐름은 와이어 본딩 (504) 을 통해 연결된 각 PAD1 (502) 을 통과하여 반도체 칩 내부로 흘러들어가게 된다. In FIG. 5, each PAD1 502 connected via wire bonding 504 is a circuit composed of a frame pin 501, two diodes and a resistor connected thereto, and each of these PAD1 502 circuits is laid out. The antistatic portion 505 is formed by the configuration arranged in parallel on the wire and connected through the wire bonding 504, which is connected to the inside of the semiconductor chip. Therefore, when a voltage is applied to the portion of the semiconductor frame pin 501, the current flows through each PAD1 502 connected through the wire bonding 504 and flows into the semiconductor chip.

일반적인 수준의 정전기 방지를 위한 I/O 는 PAD1 으로도 충분하며, 특정 레 벨 이상의 정전기 방지를 원한다면 도 5 와 같이 PAD1 (502) 을 병렬로 나열하여 레이아웃을 구성하면 된다. 즉, N 배의 정전기 방지를 원할 경우 N 개의 PAD1 (502) 을 병렬로 나열하여 N-와이어 본딩 (504) 을 통해 반도체 칩을 제작하면 된다. The general level of antistatic I / O is PAD1, and if you want to prevent static electricity over a certain level, you can configure the layout by arranging PAD1 502 in parallel as shown in FIG. That is, when N times antistatic is desired, N PAD1 502 may be arranged in parallel to fabricate a semiconductor chip through N-wire bonding 504.

이와 같이 제작된 반도체 칩은, 반도체 설계 회로도의 전체 레이아웃 상의 부담을 줄여서 설계시간 및 설계비용을 감소시키고, 정전기의 분산 효과를 향상시키는 효과가 있다. 즉, 각각의 PAD1 (502) 을 N-와이어 본딩 (504) 을 통해 연결함으로써 PAD1 (502) 면적의 증가 없이도 다이오드 면적을 N 배하여 배치한 것과 동등한 효과를 얻을 수 있으며, 이에 따라 수학식 1 및 수학식 2 에서 나타내고 있는 바와 같이 정전기 레벨을 N 배 향상시킬 수 있게 되는 것이다. 이때, 정전기 레벨의 수준에 따라 옆에 위치한 PAD1 (502) 도 와이어 본딩 (503, 504) 에 추가할 수 있으므로 매우 다양한 수준의 정전기 신뢰성을 확보할 수 있다. The semiconductor chip manufactured as described above has the effect of reducing the burden on the overall layout of the semiconductor design circuit diagram, reducing design time and design cost, and improving the effect of dissipating static electricity. That is, by connecting each PAD1 502 through an N-wire bonding 504, an effect equivalent to arranging the diode area N times without increasing the area of the PAD1 502 can be obtained. As shown in Equation 2, the static electricity level can be improved by N times. At this time, the PAD1 502 located next to the static electricity level may be added to the wire bondings 503 and 504, thereby ensuring a very diverse level of static reliability.

도 6 은 정전기 분산 효과를 극대화시키기 위한 본 발명의 또 다른 실시형태를 나타낸다. 도 6 은 PAD1 (602) 을 병렬로 배치하고 이를 와이어 본딩 (604) 으로 연결하는 데에 있어서 본 발명의 정전기 분산 효과를 극대화시키는 실시형태에 대해 구성한 것이다. 도 6 에서는 모서리 부분에서도 PAD1 (602) 을 적절히 배치하여 정전기 방지 레벨을 향상시킬 수 있도록 구성하였다. 본 발명의 정전기 분산 효과를 극대화시키기 위해서는 동시에 묶여야 할 PAD1 (602) 들이 바로 근접해 있어야 하며, 각 와이어 본딩 (604) 의 크기와 형태가 동일하게 형성되어야 한다. 즉, 각각의 PAD1 (602) 의 위치가 프레임 핀 (601) 의 위치와 균일하게 분포되어 있어야 한다. 6 shows another embodiment of the present invention for maximizing the electrostatic dissipation effect. 6 illustrates an embodiment that maximizes the electrostatic dispersion effect of the present invention in arranging PAD1 602 in parallel and connecting it with wire bonding 604. In FIG. 6, the PAD1 602 is properly disposed in the corner portion to improve the antistatic level. In order to maximize the electrostatic dissipation effect of the present invention, the PADs 602 to be bundled at the same time should be in close proximity, and the size and shape of each wire bonding 604 should be the same. That is, the position of each PAD1 602 should be distributed uniformly with the position of the frame pin 601.

또한, 도 6 에서 4 개의 와이어 본딩 (604) 은 각각 길이가 L1 또는 L2 로 동일해야 높은 정전기 레벨이 동시에 서로 다른 PAD1 (602) 으로 분산될 수 있는 확률이 높아지게 된다. 다시 말해서, 바로 근접해 있는 PAD1 (602) 들을 동시에 연결하면, 각각의 PAD1 (602) 의 위치와 프레임 핀 (601) 의 위치가 균일하게 분포될 수 있고, 와이어 본딩 (604) 의 크기와 형태를 동일하게 형성하면, 높은 정전기 레벨이 동시에 서로 다른 PAD1 (602) 으로 동시에 분산될 수 있는 확률이 높아지게 되는데, 이에 따라 본 발명의 정전기 분산 효과를 극대화시킬 수 있게 되는 것이다.In addition, the four wire bonds 604 in FIG. 6 must be the same length L1 or L2, respectively, to increase the probability that high static electricity levels can be distributed to different PAD1 602 at the same time. In other words, if the PAD1 602 that are immediately adjacent are simultaneously connected, the position of each PAD1 602 and the position of the frame pin 601 can be uniformly distributed, and the size and shape of the wire bonding 604 are the same. In this case, the probability of high static electricity levels being simultaneously distributed to different PAD1 602 is increased, thereby maximizing the static electricity dissipation effect of the present invention.

N 개의 PAD1 을 병렬로 배치하여 레이아웃을 구성하는 방법에 있어서, 도 5 및 도 6 의 위와 같은 PAD1 의 병렬배치 구성을 위해서는, 먼저 전체 레이아웃 상에서 N-와이어 본딩에 포함되는 PAD1 을 설치할 위치 및 설치할 PAD1 의 개수를 결정하여 이를 레이아웃 상에 고정시키고, 이후, N-와이어 본딩에 포함되지 않는 나머지 PAD1 을 배치하여 전체적인 레이아웃을 완성하게 된다. In the method of configuring the layout by arranging N PAD1s in parallel, in order to configure the parallel arrangement of PAD1 as shown in FIGS. 5 and 6, first, a position to install PAD1 included in N-wire bonding and a PAD1 to install Determine the number of and fix it on the layout, and then place the remaining PAD1 not included in the N-wire bonding to complete the overall layout.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

상기와 같은 본 발명에 따르면, 정전기 레벨 수준을 높이기 위해 특수한 PAD (예를 들어, PAD2) 를 별도로 설계할 필요없이, 종래의 PAD 를 와이어 본딩 (504, 604) 을 통해 병렬로 연결함으로써, 반도체 설계 회로도의 전체 레이아웃 배치의 유연성을 증대시켜 설계시간을 감소시키며, 또한 비용을 감소시킬 수 있는 효과가 있다.According to the present invention as described above, the semiconductor design by connecting the conventional PAD in parallel through the wire bonding (504, 604), without having to design a special PAD (for example, PAD2) to increase the level of static electricity This increases the flexibility of the overall layout layout of the schematic, reducing the design time and reducing the cost.

또한 본 발명에 따르면, 일반적인 정전기 방지 기술에 간단한 반도체 회로 배선을 통해 정전기의 분산 효과를 극대화하는 효과, 즉, 정전기의 순간적인 충격을 여러 PAD1 (502, 602) 으로 나누어 흡수하게 함으로써 전체적인 정전기 방지 레벨을 높일 수 있는 효과를 가져올 수 있다. In addition, according to the present invention, the overall antistatic level by allowing the general antistatic technology to maximize the dispersing effect of the static electricity through a simple semiconductor circuit wiring, that is, by dividing and absorbing the instantaneous impact of static electricity into the PAD1 (502, 602) Can increase the effect.

이 때, 정전기 레벨의 수준에 따라 다른 PAD1 (502, 602) 도 와이어 본딩 (504, 604) 에 추가할 수 있으므로 매우 다양한 수준의 정전기 신뢰성을 확보할 수 있게 된다.In this case, other PADs 502 and 602 may also be added to the wire bondings 504 and 604 according to the level of the static electricity level, thereby securing a wide variety of levels of static reliability.

또한, 바로 근접해 있는 PAD1 (602) 들을 동시에 연결하고, 각 와이어 본딩 (604) 의 크기와 형태를 동일하게 형성함으로써, 본 발명의 정전기 분산 효과를 극대화시킬 수 있다.In addition, by simultaneously connecting the immediately adjacent PAD1 (602), and forming the same size and shape of each wire bonding 604, it is possible to maximize the electrostatic dispersion effect of the present invention.

Claims (7)

반도체 장치 상의 PAD 를 와이어 본딩을 이용하여 결합함으로써 정전기를 방지하는 방법에 있어서,A method of preventing static electricity by bonding PADs on a semiconductor device using wire bonding, 반도체 장치 상에 정전 보호 회로를 갖는 복수개의 PAD 를 배치하는 단계; Disposing a plurality of PADs having an electrostatic protection circuit on the semiconductor device; 상기 복수개의 PAD 중 N 개 (N 은 2 이상의 자연수) 의 PAD 를 N 개의 와이어 본딩을 이용하여 병렬로 결합하는 단계; 및Combining N PADs in the plurality of PADs (N is a natural number of two or more) in parallel using N wire bonding; And 상기 N 개의 와이어 본딩에 의해 병렬로 결합된 N 개의 PAD 를 하나의 반도체 프레임 핀에 연결하는 단계를 포함하는, 정전기를 방지하는 방법.Connecting N PADs coupled in parallel by the N wire bonding to one semiconductor frame pin. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 PAD 를 배치하는 단계는,Deploying the plurality of PADs, 상기 반도체 장치 상에 배치할 상기 복수개의 PAD 의 개수를 결정하는 단계; 및Determining the number of the plurality of PADs to be disposed on the semiconductor device; And 상기 복수개의 PAD 를 배치할 상기 반도체 장치 상의 위치를 결정하는 단계를 포함하며,Determining a location on the semiconductor device to place the plurality of PADs, 상기 복수개의 PAD 는 상기 반도체 장치 상의 위치에 배치되는, 정전기를 방지하는 방법.Wherein the plurality of PADs are disposed at a location on the semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 N 개의 PAD 를 상기 N 개의 와이어 본딩을 이용하여 병렬로 결합하는 단계는,Combining the N PADs in parallel using the N wire bonding, 소망의 정전기 방지 레벨에 따라, 상기 N 개의 와이어 본딩을 이용하여 병렬로 결합될 PAD 개수 (N) 를 결정하는 단계를 포함하며,Determining, according to a desired antistatic level, the number of PADs (N) to be coupled in parallel using the N wire bonding, 상기 N 개의 PAD 를 상기 N 개의 와이어 본딩을 이용하여 병렬로 결합하는, 정진기를 방지하는 방법.And coupling the N PADs in parallel using the N wire bonding. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 PAD 중 상기 N 개의 PAD 이외의 다른 PAD 를 와이어 본딩을 이용하여 상기 N 개의 PAD 와 병렬로 결합하는 단계를 더 포함하고,Coupling a plurality of PADs other than the N PADs in parallel with the N PADs using wire bonding, 상기 다른 PAD 를 상기 하나의 반도체 프레임 핀에 연결하는, 정전기를 방지하는 방법.Connecting the other PAD to the one semiconductor frame pin. 제 1 항에 있어서,The method of claim 1, 상기 N 개의 PAD 각각은 동일한 길이의 와이어 본딩에 의해 상기 하나의 반도체 프레임 핀에 연결되는, 정전기를 방지하는 방법.Wherein each of the N PADs is connected to the one semiconductor frame pin by wire bonding of equal length. 반도체 장치 상의 PAD 를 와이어 본딩을 이용하여 결합함으로써 정전기를 방지하는 반도체 장치에 있어서,A semiconductor device which prevents static electricity by combining PADs on a semiconductor device using wire bonding, 반도체 장치 상에 배치된, 정전 보호 회로를 갖는 복수개의 PAD; 및A plurality of PADs having an electrostatic protection circuit disposed on the semiconductor device; And 복수개의 반도체 프레임 핀을 구비하고,A plurality of semiconductor frame fins, 상기 복수개의 PAD 중 N 개 (N 은 2 이상의 자연수) 의 PAD 는 N 개의 와이어 본딩을 이용하여 병렬로 결합되어 상기 복수개의 반도체 프레임 중 하나의 반도체 프레임 핀에 연결되는, 반도체 장치.N of the plurality of PADs (N is a natural number of two or more) PADs are coupled in parallel using N wire bonding and connected to one semiconductor frame pin of the plurality of semiconductor frames. 제 6 항에 있어서,The method of claim 6, 상기 N 개의 PAD 각각은 동일한 길이의 와이어 본딩에 의해 상기 하나의 반도체 프레임 핀에 연결되는, 반도체 장치.Each of the N PADs is connected to the one semiconductor frame pin by wire bonding of the same length.
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* Cited by examiner, † Cited by third party
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KR20020070548A (en) * 2001-02-28 2002-09-10 앰코 테크놀로지 코리아 주식회사 Substrate for semiconductor package

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