KR100716308B1 - 가변 블록 움직임 추정 방법 및 장치 - Google Patents

가변 블록 움직임 추정 방법 및 장치 Download PDF

Info

Publication number
KR100716308B1
KR100716308B1 KR1020050091137A KR20050091137A KR100716308B1 KR 100716308 B1 KR100716308 B1 KR 100716308B1 KR 1020050091137 A KR1020050091137 A KR 1020050091137A KR 20050091137 A KR20050091137 A KR 20050091137A KR 100716308 B1 KR100716308 B1 KR 100716308B1
Authority
KR
South Korea
Prior art keywords
block
sad
adder
sads
output
Prior art date
Application number
KR1020050091137A
Other languages
English (en)
Other versions
KR20070036285A (ko
Inventor
이수진
김정길
김신덕
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020050091137A priority Critical patent/KR100716308B1/ko
Publication of KR20070036285A publication Critical patent/KR20070036285A/ko
Application granted granted Critical
Publication of KR100716308B1 publication Critical patent/KR100716308B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/43—Hardware specially adapted for motion estimation or compensation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/134—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or criterion affecting or controlling the adaptive coding
    • H04N19/136—Incoming video signal characteristics or properties
    • H04N19/137—Motion inside a coding unit, e.g. average field, frame or block difference
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
    • H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
    • H04N19/176—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a block, e.g. a macroblock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
    • H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
    • H04N19/51—Motion estimation or motion compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

본 발명은 가변 블록을 이용한 움직임 추정 장치 및 방법에 관한 것으로서, 가변 블록을 이용한 전역 탐색 움직임 추정 장치에 있어서, 매 클럭 사이클마다 현재 프레임의 매크로블록 및 참조 프레임의 매크로블록의 4x4 블록에 대한 SAD를 미리 설정된 개수만큼 계산하는 4x4 SAD 계산부; n 클럭 사이클-상기 n 클럭 사이클은 상기 현재 및 참조 매크로블록에 대한 최초 4x4 블록 SAD가 입력되는 시점에 해당됨-부터 상기 4x4 SAD 계산부에서 계산된 4x4 블록 SAD를 출력하며, n+1 클럭 사이클부터 상기 4x4 블록 SAD를 조합하여 8x4 및 4x8 블록 SAD 중 적어도 하나를 출력하는 제1 덧셈기, n+2 클럭 사이클부터 상기 8x4 및 4x8 블록 SAD를 조합하여 8x8 블록 SAD를 출력하는 제2 덧셈기 및 상기 제2 덧셈기에서 미리 설정된 개수의 8x8 블록 SAD가 출력되는 클럭 사이클에 16x8, 8x16 및 16x16 블록 SAD를 중 적어도 하나를 출력하는 제3 덧셈기를 포함하는 가변 블록 SAD 발생부; 및 상기 가변 블록 SAD 발생부에서 생성된 가변 블록 SAD를 기 저장된 대응 가변 블록 SAD와 비교하여 최소 SAD를 저장하는 최소 SAD 저장부를 포함하는 가변 블록을 이용한 움직임 추정 장치에 관한 것이다. 본 발명에 따르면, 파이프라인 방식으로 전역 탐색을 수행하기 때문에 화질의 개선 및 움직임 추정치 산출을 빠르게 수행할 수 있는 장점이 있다.
움직임, 매크로블록, 파이프라인, 블록, SAD, 덧셈기, 딜레이 유닛

Description

가변 블록 움직임 추정 방법 및 장치{METHOD AND APPARATUS FOR ESTIMATING VARIABLE BLOCK MOTION}
도 1은 본 발명의 바람직한 일 실시예에 따른 가변 블록 움직임 추정 장치를 나타낸 블록도.
도 2는 본 발명에 따른 SAD를 발생시키기 위한 가변 블록을 도시한 도면.
도 3은 본 발명의 바람직한 일 실시예에 따른 4x4 SAD 계산부의 입력 블록 처리 과정을 도시한 도면.
도 4는 도 3에 도시된 4x4 SAD 계산부에 포함되는 1차원 어레이의 상세 구성을 도시한 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 파이프라인 방식으로 동작하는 가변 블록 SAD 발생부의 상세 구성을 도시한 도면.
도 6은 본 발명의 바람직한 일 실시예에 따른 가변 블록 SAD 발생부가 매 클럭 사이클마다 생성하는 SAD 결과값을 도시한 도면.
도 7은 본 발명의 바람직한 일 실시예에 따른 최소 SAD 저장부의 상세 구성을 도시한 도면.
본 발명은 가변 블록 움직임 추정 방법 및 장치에 관한 것으로서, 보다 상세하게는 복잡한 제어 없이 전역 탐색 움직임 추정 과정을 빠른 시간 내에 수행할 수 있는 가변 블록 움직임 추정 방법 및 장치에 관한 것이다.
데이터의 압축 특히, 동영상 압축의 기본적인 원리는 인접한 프레임 사이의 데이터 중복(redundancy)을 제거하는 것으로서, 이미지에서 동일한 색이나 객체가 반복되는 것과 같은 공간적 중복이나 동영상 프레임에서 시간적으로 인접한 프레임이 거의 변화가 없는 경우와 같은 시간적 중복을 제거하는 것이다.
동영상 압축에서 주로 사용되는 방법은 현재 입력되는 프레임과 기 저장된 참조 프레임을 매크로블록 단위(일반적으로 16x16 픽셀 블록)로 비교하여 참조 프레임에 대한 현재 프레임의 움직임을 추정하며, 움직임 추정에 의해 산출되는 움직임 벡터를 통해 움직임 보상 과정을 수행하여 현재 프레임을 압축하는 과정을 수행하게 된다.
움직임 추정 과정은 동영상 압축을 위한 필수적인 과정으로서, 종래에는 고정된 매크로블록을 이용하여 움직임 추정 과정을 수행하였으나, ITU-T(for Telecommunication Standardization Sector of the International Telecommunications Union)에서 2003년에 제정한 동영상 압축 기술인 H.264/AVC(Advanced Video Coding)는 움직임 추정에 있어서, 미세한 움직임에 대해 보다 선명한 화질을 제공하기 위해 매크로블록을 다양하게 나눈 가변 블록에 대해 움직임을 추정할 수 있도록 하였다.
한편, 가변 블록을 이용한 움직임 추정에 많이 사용되는 방법은 블록 정합 알고리즘(block-matching-algorithm)으로서, 현재 프레임을 여러 개의 매크로블록(기준 블록)으로 분할하고, 참조 프레임의 탐색 영역 안에서 기준 블록과 가장 닮은 블록을 찾아 기준 블록의 상대 위치를 정하는 방법이며, 상대 위치는 움직임 벡터(motion vector)로 표현된다.
여기서, 기준 블록을 참조 프레임의 탐색 영역 내의 모든 블록과 비교하는지 여부에 따라 전역 탐색과 고속 탐색으로 나뉘어진다.
종래에는 움직임 추정 과정을 신속하게 수행하기 위해 탐색 영역 내의 여러 블록 중 일부분에 대해서만 상기한 기준 블록과 비교하는 고속 탐색이 주로 사용되었으나 고속 탐색은 제어가 복잡하고, 또한 하드웨어의 구현이 어렵다는 문제점이 있었으며, 지나친 고속 탐색의 경우, 고정 매크로블록을 이용한 움직임 추정과 유사해 가변 블록 움직임 추정이 제공하는 화질의 개선 및 압축률의 개선이 이루어지지 못하는 문제점이 있었다.
전역 탐색은 기준 블록을 탐색 영역의 모든 블록과 비교하는 방법으로 압축 성능이 우수하고, 데이터 흐름과 제어 회로가 비교적 간단하다는 장점이 있으나, 탐색 영역이 커질 경우 막대한 연산량을 필요로 하는 문제점이 있었으며, 막대한 연산을 처리하기 위해 많은 수의 하드웨어를 추가하는 경우, 자원의 낭비가 커지거나 고속 탐색과 같이 제어가 복잡해지는 문제점이 있었다.
본 발명에서는 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 움직 임 추정에 있어 전역 탐색을 이용하면서도 낭비되는 자원이 없이 효율적으로 움직임 추정 과정을 수행할 수 있는 가변 블록 움직임 추정 방법 및 장치를 제안하고자 한다.
본 발명의 다른 목적은 동영상 압축에 있어 가장 많은 연산량을 차지하는 움직임 추정을 효율적으로 수행하여 동영상 부호화기의 성능을 크게 개선할 수 있는 가변 블록 움직임 추정 방법 및 장치를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 가변 블록을 이용한 전역 탐색 움직임 추정 장치에 있어서, 매 클럭 사이클마다 현재 프레임의 매크로블록 및 참조 프레임의 매크로블록의 4x4 블록에 대한 SAD를 미리 설정된 개수만큼 계산하는 4x4 SAD 계산부; n 클럭 사이클-상기 n 클럭 사이클은 상기 현재 및 참조 매크로블록에 대한 최초 4x4 블록 SAD가 입력되는 시점에 해당됨-부터 상기 4x4 SAD 계산부에서 계산된 4x4 블록 SAD를 출력하며, n+1 클럭 사이클부터 상기 4x4 블록 SAD를 조합하여 8x4 및 4x8 블록 SAD 중 적어도 하나를 출력하는 제1 덧셈기, n+2 클럭 사이클부터 상기 8x4 및 4x8 블록 SAD를 조합하여 8x8 블록 SAD를 출력하는 제2 덧셈기 및 상기 제2 덧셈기에서 미리 설정된 개수의 8x8 블록 SAD가 출력되는 클럭 사이클에 16x8, 8x16 및 16x16 블록 SAD를 중 적어도 하나를 출력하는 제3 덧셈기를 포함하는 가변 블록 SAD 발생부; 및 상기 가변 블록 SAD 발생부에서 생성된 가변 블록 SAD를 기 저장된 대응 가변 블록 SAD와 비교하여 최소 SAD를 저장하는 최소 SAD 저장부를 포함하는 가변 블록을 이용한 움 직임 추정 장치가 제공된다.
상기 현재 매크로블록 및 참조 매크로블록은 16x16 블록으로 이루어지며, 상기 4x4 SAD 계산부는 4개의 1차원 어레이를 포함하여 매 클럭 사이클마다 4개의 4x4 블록 SAD를 계산하여 출력하는 것이 바람직하다.
또한, 상기 1차원 어레이는 16개의 프로세싱 단위 유닛(PE)을 포함하며, 단일 클럭 사이클에 4x4 블록에 포함되는 16개의 픽셀 휘도 차이 절대값을 합산하여 4x4 블록 SAD를 계산할 수 있다.
상기 제1 덧셈기는 상기 4x4 SAD 계산부에서 계산된 4개의 4x4 블록 SAD를 가로 방향으로 조합하여 8x4 블록 SAD를 출력하며, 세로 방향으로 조합하여 4x8 블록 SAD를 출력하며, 상기 제2 덧셈기는 4x4 블록 SAD를 가로 방향으로 조합하는 제1 덧셈기로부터 하나 이상의 8x4 블록 SAD를 수신하고, 이를 조합하여 8x8 블록 SAD를 출력할 수 있다.
본 발명에 따른 움직임 추정 장치는 상기 제2 덧셈기로부터 출력되는 8x8 블록 SAD가 상기 제3 덧셈기로 입력되는 시간을 지연시키는 소정 개수의 딜레이 유닛을 더 포함하되, 상기 제2 덧셈기와 상기 16x8 블록 SAD를 출력하는 제3 덧셈기 사이에는 제1 딜레이 유닛이 제공되며, 상기 제3 덧셈기는 제1 딜레이 유닛에 의해 1 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 16x8 블록 SAD를 출력할 수 있다.
여기서, 상기 제2 덧셈기와 상기 8x16 블록 SAD를 출력하는 제3 덧셈기 사이에는 소정 개수의 제2 딜레이 유닛이 제공되며, 상기 제3 덧셈기는 제2 딜레이 유 닛에 의해 2 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 8x16 블록 SAD를 출력하는 것이 바람직하다.
한편, 상기 제2 덧셈기와 상기 16x16 블록 SAD를 출력하는 제3 덧셈기 사이에는 상기 제3 덧셈기에서 궤환되는 소정 개수의 8x8 블록 SAD이 합산된 결과값을 입력 받아 지연시키는 제3 딜레이 유닛이 제공되며, 상기 제3 덧셈기는 3 클럭 사이클 동안 8x8 블록 SAD를 조합한 결과값과 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 16x16 블록 SAD를 출력할 수 있다.
또한, 상기 가변 블록 SAD 발생부 및 최소 SAD 저장부는 2 비트 카운터에 의해 제어되며, 상기 2 비트 카운터에 의해 상기 제3 딜레이 유닛은 4 클럭 사이클마다 초기화되는 것이 바람직하다.
상기 최소 SAD 저장부는 디먹스를 포함하며, 상기 디먹스는 상기 가변 블록 SAD 발생부가 출력하는 가변 블록에 대한 SAD를 상기 가변 블록에 대해 할당된 저장 공간에 배치할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 가변 블록을 이용한 전역 탐색 움직임 추정 방법에 있어서, 매 클럭 사이클마다 현재 프레임의 매크로블록 및 참조 프레임의 매크로블록의 4x4 블록에 대한 SAD를 미리 설정된 개수만큼 계산하는 단계(a); n 클럭 사이클-상기 n 클럭 사이클은 상기 현재 및 참조 매크로블록에 대한 최초 4x4 블록 SAD가 입력되는 시점에 해당됨-부터 상기 계산된 4x4 블록 SAD를 출력하는 단계(b); n+1 클럭 사이클부터 상기 4x4 블록 SAD를 조합하여 8x4 및 4x8 블록 SAD를 출력하는 단계(c); n+2 클럭 사이클부터 상기 8x4 및 4x8 블록 SAD를 조합하여 8x8 블록 SAD 중 적어도 하나를 출력하는 단계(d); 상기 (d) 단계에서 미리 설정된 개수의 8x8 블록 SAD가 출력되는 클럭 사이클에 16x8, 8x16 및 16x16 블록 SAD를 중 적어도 하나를 출력하는 단계(e); 및 상기 출력된 가변 블록에 대한 SAD를 기 저장된 대응 가변 블록 SAD와 비교하여 최소 SAD를 저장하는 단계(f)를 포함하는 움직임 추정 방법이 제공된다.
이하에서, 첨부된 도면을 참조하여 본 발명에 따른 가변 블록 움직임 추정 방법 및 장치에 관한 바람직한 실시예를 상세하게 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 가변 블록 움직임 추정 장치를 나타낸 블록도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 가변 블록 움직임 추정 장치는 영역 이동 조정부(106), 4x4 SAD 계산부(108), 가변 블록 SAD 발생부(110), 최소 SAD 저장부(112) 및 결과 제어부(114)를 포함할 수 있으며, 움직임 추정 장치에 현재 프레임 및 참조 프레임에 관한 데이터를 제공하는 프레임 버퍼(100), 현재(current) 매크로블록 저장부(102), 참조 매크로블록 저장부(104)가 연결될 수 있다.
도 1을 참조하면, 프레임 버퍼(100)에는 압축이 되어야 하는 현재 프레임 및 참조 프레임이 저장된다.
압축 수행 시, 현재 매크로블록 저장부(102)는 프레임 버퍼(100)로부터 현재 프레임의 매크로블록(기준 블록)을 추출하여 저장하며, 참조 매크로블록 저장부 (104)는 참조 프레임의 매크로블록을 추출하여 저장한다.
전술한 바와 같이, 매크로블록은 16x16 블록으로 이루어질 수 있으며, 도 2의 도면부호 202로 표시되는 것과 같이, 16개의 4x4 블록으로 나누어질 수 있다.
본 발명에 따른 4x4 SAD 계산부(108)는 현재 매크로블록과 참조 매크로블록의 SAD(Sum of Absolute Difference)를 4x4 블록 단위로 계산하는 과정을 수행한다.
전역 탐색 과정에 있어서, 현재 매크로블록과 유사한 참조 매크로블록이 정합 블록이 될 수 있고, 정합 블록을 찾은 경우, 현재 프레임의 움직임 벡터가 결정될 수 있다.
현재 매크로블록과 유사한 정합 블록을 찾아내는 판단기준은 양 매크로블록의 차의 제곱합(SSD : Sum of Squared Difference) 및 차의 절대값 합(SAD)을 포함할 수 있는데, 이중 SAD가 곱셈기를 사용하지 않고, 간단한 하드웨어로 구현할 수 있다는 점에서 움직임 추정에서 주로 사용되고 있다.
도 3은 본 발명의 바람직한 일 실시예에 따른 4x4 SAD 계산부의 입력 블록 처리 과정을 도시한 도면으로서, 본 발명에 따른 4x4 SAD 계산부는 소정 개수의 1차원 어레이(300,302,304,306)를 포함할 수 있다.
바람직하게, 본 발명에 따른 4x4 SAD 계산부(108)는 4개의 1차원 어레이를 포함할 수 있으며, 1 클럭 사이클에서 4개의 4x4 블록에 대한 SAD를 계산할 수 있다.
또한, 현재 매크로블록과 참조 매크로블록이 16개로 분할되었으므로 4 클럭 사이클 동안 현재 매크로블록 및 참조 매크로블록의 차이에 해당하는 SAD를 계산한다.
매 클럭 사이클에 1 차원 어레이에 입력되는 4x4 블록의 순서는 도 3에 도시된 바와 같다.
도 3에서의 4x4 블록의 입력은 도 2의 도면 부호 202로 표시된 16개의 4x4 블록을 4등분한 순서에 따라 이루어진다.
본 발명에 따른 가변 블록에 대한 SAD는 4x4 블록 SAD를 조합하여 결정되는데, 설명의 편의를 위해, 4x4 SAD 계산부(108)에서 출력하는 4x4 블록은 도 2의 도면 부호 202와 같은 식별 부호를 갖는 것으로 하며, 8x4, 4x8, 8x8, 16x8, 8x16 및 16x16 블록 역시 도 2에 도시된 것과 같은 식별 부호를 갖는 것으로 한다.
본 발명에 따른 1차원 어레이는 16개의 프로세싱 단위 유닛(Processing Element, 도 4의 400-1 내지 400-16)을 포함하는 것이 바람직하며, 하나의 4x4 블록에 포함되는 16개의 픽셀을 1 클럭 사이클에서 동시에 처리할 수 있다.
상기한 바와 같이, 4x4 SAD 계산부(108)는 4개의 1차원 어레이 및 각 1차원 어레이가 16개의 프로세싱 단위 유닛을 포함하므로, 1 클럭 사이클에 4개의 4x4 블록 SAD를 계산할 수 있다.
도 4는 4x4 SAD 계산부에 포함되는 1차원 어레이의 상세 구성을 도시한 도면으로서, 하나의 1차원 어레이에 포함되는 프로세싱 단위 유닛 구조를 도시한 도면이다.
도 4를 참조하면, 1차원 어레이에 포함되는 프로세싱 단위 유닛(400-n)은 현 재 매크로블록(C) 및 참조 매크로블록(R)에 상응하는 4x4 블록(도 2의 도면 부호 200 참조)의 각 픽셀 값(C11 및 R11 내지 C44 및 R44)을 입력 받아 이들의 픽셀 차이 절대값(│C-R│)을 출력하게 된다.
여기서, 픽셀 값을 각 픽셀의 휘도 값일 수 있다.
프로세싱 단위 유닛(400-n)에서 출력된 픽셀 차이 절대값은 도 4에 도시된 바와 같이, 덧셈기에 의해 모두 더해지며, 이들이 모두 더해진 4x4 블록 SAD가 출력된다.
상기와 같은 방법으로 현재 및 참조 매크로블록에 대해 16개의 4x4 블록 SAD가 계산되며, 계산된 SAD는 소정 클럭 사이클에 따라 가변 블록 SAD 발생부(110)로 입력된다.
본 발명의 바람직한 일 실시예에 따라 4개의 1차원 어레이 및 각 1차원 어레이가 16개의 프로세싱 단위 유닛을 사용하는 경우, 종래에 비해 제어가 간단해지며, 4x4 SAD 계산부(108)에서 4x4 블록 SAD를 적절한 시점에 출력하므로 가변 블록 SAD 발생부(110)에서 적은 덧셈기 및 딜레이 유닛이 사용될 수 있다.
본 발명에 따른 가변 블록 SAD 발생부(110)는 현재 및 참조 매크로블록에 대한 다양한 가변 블록의 SAD를 발생시키는 것으로서, 16개의 4x4 블록을 다양한 방법으로 조합하여 8x4 블록(204), 4x8 블록(206), 8x8 블록(208), 16x8 블록(210), 8x16 블록(212) 및 16x16 블록(214)에 대한 SAD가 산출될 수 있도록 한다.
본 발명에 따른 가변 블록 SAD 발생부(110)는 다양한 가변 블록에 대한 SAD 를 생성함에 있어 하나의 가변 블록에 대한 SAD가 결정되는 동안 다른 가변 블록에 대한 SAD를 순차적으로 결정하는 파이프라인 방식을 사용한다.
도 5는 본 발명의 바람직한 일 실시예에 따른 파이프라인 방식으로 동작하는 가변 블록 SAD 발생부의 상세 구성을 도시한 도면이다.
도 5를 참조하면, 가변 블록 SAD 발생부(110)는 소정 개수의 덧셈기(500-n)를 포함할 수 있으며, 소정 클럭 사이클마다 12 개의 출력선(Out0 내지 Out11)으로 가변 블록에 대한 SAD가 출력될 수 있도록 한다.
4x4 SAD 계산부(108)는 클럭 사이클마다 4개의 4x4 블록 SAD를 출력하는데, 이는 n 클럭 사이클에 출력선 Out1 내지 Out3을 통해 출력된다.
여기서, n 클럭 사이클은 현재 및 참조 매크로블록에 대한 최초 4x4 블록 SAD가 입력되는 시점으로 이해할 수 있다.
한편, 4개의 4x4 블록 SAD는 n+1 클럭 사이클에 제1 덧셈기(500-1 내지 500-4)에서 서로 더해지며, 더해지는 방법에 따라 8x4 블록 또는 4x8 블록에 대한 SAD로 되어 출력선 Out4 내지 Out7을 통해 출력된다.
도 2의 도면 부호 202을 참조하면, 8x4 블록 SAD는 500-1 및 500-4로 표시되는 제1 덧셈기에서 서로 인접한 가로 방향(예를 들어, 도면 부호 202에서의 식별 부호 0과 1 및 4와 5)으로 조합하여 생성되며, 4x8 블록 SAD는 세로 방향의 2개의 4x4 블록(도면 부호 202에서의 식별 부호 0과 4 및 1과 5)을 500-2 및 500-3로 표시되는 제1 덧셈기에서 조합하여 생성된다.
도 6은 본 발명의 바람직한 일 실시예에 따른 가변 블록 SAD 발생부가 매 클 럭 사이클마다 생성하는 다양한 가변 블록에 대한 SAD를 도시한 도면으로서, 현재 및 참조 매크로블록에 대한 최초 4x4 블록에 대한 SAD가 출력되는 시점(n 클럭 사이클)을 기준으로 하여 매 클럭 사이클마다 출력되는 SAD를 도시한 것이다.
상기한 바와 같이, n 클럭 사이클(도 6의 0 clock)에서 도 3의 SAD 계산부에 최초로 입력된 0, 1, 4 및 5에 해당하는 4x4 블록 SAD가 출력되며, n+1 클럭 사이클에서는 상기한 0과 1 및 4 및 5를 더해서 생성되는 8x4 블록 SAD(a0 및 a1)와 0과 4 및 1과 5를 더해서 생성되는 4x8 블록 SAD(b0 및 b1)가 출력된다. 한편, n+1 클럭 사이클에서는 출력선 Out0 내지 Out3에서 2, 3, 6 및 7에 대한 4x4 블록 SAD가 함께 출력된다.
n+2 클럭 사이클부터 제2 덧셈기(500-5)는 제1 덧셈기(500-1 및 500-4)에서 출력된 8x4 블록 SAD를 조합하여 8x8 블록 SAD(도 2 내지 도 6의 A0,A1,A2,A3)를 출력한다.
또한, n+2 클럭 사이클에서는 8, 9, 12 및 13에 해당하는 4x4 블록 SAD가 출력되며, 제2 덧셈기(500-5)는 이전의 2, 3, 6 및 7에 대한 4x4 블록 SAD를 조합하여 8x4 블록(a2, a3) 및 4x8 블록 SAD(b2, b3)를 출력하게 된다.
한편, 16x8 블록, 8x16 블록 및 16x16 블록 SAD는 제3 덧셈기(500-6 내지 500-8)에서 8x8 블록 SAD의 조합하여 생성될 수 있다.
본 명세서에서는 8x8 블록을 조합하는 덧셈기에 대해 제3 덧셈기라는 용어를 사용하나, 16x8, 8x16 및 16x16 블록 SAD를 생성하는 덧셈기에 대해 별도의 식별 번호를 사용하는 것도 가능하다는 점은 당업자에게 있어 자명할 것이다.
8x8 블록 SAD는 매 클럭 사이클마다 하나의 제2 덧셈기(500-5)에서 출력되므로 제2 덧셈기 및 제3 덧셈기 사이에는 도 5에 도시된 바와 같이, 제3 덧셈기로의 입력을 1 클럭 사이클 만큼 지연시키는 소정 개수의 딜레이 유닛(D, 502-1 내지 502-4)이 제공될 수 있다.
여기서, 제2 덧셈기(500-5)와 500-6으로 표시되는 제3 덧셈기 사이에는 하나의 제1 딜레이 유닛(502-1)이 제공될 있으며, 이에 따라 제3 덧셈기(500-6)는 1 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 16x8 블록 SAD를 출력하게 된다.
예를 들어, 제2 덧셈기(500-5)에서 최초 8x8 블록 SAD인 A0를 출력하는 경우, 이는 제1 딜레이 유닛에 의해 1 클럭 사이클 만큼 지연되며, 1 클럭 사이클이 경과한 경우, 제3 덧셈기(500-6)에는 지연된 A0 및 다음 8x8 블록 SAD인 A1이 입력되므로, 제3 덧셈기(500-6)는 16x8 블록 SAD(B0)를 출력할 수 있다.
한편, 제2 덧셈기(500-5)와 500-7으로 표시되는 제3 덧셈기 사이에는 두 개의 제2 딜레이 유닛(502-2 내지 502-3)이 제공될 수 있으며, 이에 따라 제3 덧셈기는 2 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 8x16 블록 SAD를 출력하게 된다.
예를 들어, 제2 덧셈기(500-5)에서 최초 8x8 블록 SAD인 A0를 출력하는 경우, 이는 딜레이 유닛(502-2 내지 502-3)에 의해 2 클럭 사이클 만큼 지연되며, 2 클럭 사이클이 경과한 경우, 제3 덧셈기(500-7)에는 지연된 A0 및 2 클럭 사이클 경과 후 제2 덧셈기(500-5)가 출력하는 8x8 블록 SAD인 A2이 입력되므로, 제3 덧셈 기(500-7)는 8x16 블록 SAD(C0)를 출력할 수 있다.
상기에서는, 제2 딜레이 유닛이 2 개 제공되는 경우를 설명하였으나, 이는 일 예에 불과하며, 2 클럭 사이클 지연을 위한 다른 개수의 딜레이 유닛이 제공될 수도 있을 것이다.
또한, 상기 제2 덧셈기(500-5)와 500-8로 표시되는 제3 덧셈기 사이에는 제3 덧셈기(500-8)에서 궤환되는 소정 개수의 8x8 블록 SAD이 합산된 결과값을 입력 받아 지연시키는 제3 딜레이 유닛(502-4)이 제공된다.
제3 덧셈기(500-8)에는 제2 덧셈기(500-5)에서 조합한 8x8 블록 SAD(A0 내지 A3)가 순차적으로 입력되는데, 예를 들어, 특정 클럭 사이클에 제3 덧셈기(500-8)로 A0이 입력된 경우, 이는 궤환되어 제3 딜레이 유닛(502-4)에 의해 1 클럭 사이클 지연되고, 다음으로 A1이 입력된 경우, 1 클럭 사이클 지연된 A0과 현재 입력되는 A1를 합산한 결과값(A0+A1)이 다시 제3 딜레이 유닛(502-4)으로 궤환되어 시간 지연된다.
이러한 방법으로 제2 덧셈기(500-5)에서 제3 덧셈기(500-8)로 A3를 출력하는 경우, 제3 덧셈기(500-8)는 이전에 시간 지연된 결과값(A0+A1+A2)과 A3를 합산하여 16x16 블록 SAD를 출력하게 된다.
본 발명의 바람직한 일 실시예에 따르면, 가변 블록 SAD 발생부(110)는 2 비트 카운터의 제어되며, 이에 따라 8x8 블록 SAD를 순차적으로 합산한 결과값을 지연하는 딜레이 유닛(502-4)의 저장된 결과값은 4 클럭 사이클마다 초기화되어 올바른 16x16 블록 SAD가 출력되도록 할 수 있다.
본 발명에 따르면, 가변 블록 SAD 발생부가 4x4 SAD 계산부에서 출력된 4x4 블록 SAD에서 시작하여 매 클럭 사이클마다 다양한 가변 블록에 대한 SAD를 산출하는 파이프라인 방식을 사용하기 때문에 하나의 가변 블록 SAD를 산출하는 동안 다른 가변 블록의 SAD를 결정하기 위한 대기 시간이 발생하지 않기 때문에 자원 낭비가 없이 효율적으로 가변 블록 전체에 대한 SAD를 산출할 수 있게 된다.
가변 블록에 대한 SAD 생성 과정은 탐색 영역의 모든 매크로블록에 대해 수행되며, 본 발명에 따른 최소 SAD 저장부(112)는 가변 블록 SAD 발생부(110)에서 출력하는 각 매크로블록에 대한 다양한 가변 블록 SAD를 수신하고, 기 저장된 대응 가변 블록 SAD와 비교하여 최소 값을 저장하는 과정을 수행한다.
즉, 최소 SAD 저장부(112)는 탐색 영역에 속하는 현재 및 참조 매크로블록 전체에 대한 가변 블록 SAD 중 최소 SAD만이 저장될 수 있도록 한다.
도 7은 본 발명의 바람직한 일 실시예에 따른 최소 SAD 저장부의 상세 구성을 도시한 도면으로서, 도 7에 도시된 바와 같이, 최소 SAD 저장부(112)는 매 클럭 사이클마다 가변 블록 SAD 발생부(110)를 통해 출력되는 각 가변 블록 SAD를 디먹스(demux, 700-n, 702-n 및 704-n)를 통해 미리 설정된 저장 공간에 배치하며, 배치된 SAD와 기 저장된 SAD를 비교하여 최소 SAD를 저장한다.
하기의 도 7을 설명함에 있어, 각 클럭 사이클에서 저장되는 SAD는 도 6에 도시된 표를 참조하면 용이하게 이해될 수 있다.
한편, 최소 SAD 저장부(112)도 역시 2 비트 카운터에 의해 제어되며, 00, 01, 10, 11과 같이 4 클럭 사이클로 하나의 매크로블록에 대한 가변 블록 SAD를 저 장한다.
1 클럭 사이클인 경우(00 비트인 경우), 제1 디먹스(700-1 내지 700-4)는 출력선 Out0 내지 Out3으로부터 0, 1, 4 및 5에 해당하는 4x4 블록 SAD를 4x4 블록 SAD에 할당된 저장 공간에 배치한다.
본 발명에 따른 저장 공간에는 비교 유닛(미도시)이 제공되어 현재 배치된 SAD와 4x4 블록에 대한 이전 SAD를 비교하여 최소값이 저장되도록 한다.
2 클럭 사이클인 경우(즉, 01 비트인 경우), 제 2 디먹스(702-1 내지 702-4)는 출력선 Out4 내지 Out7에 의한 8x4 블록 SAD(a0, a1) 및 4x8 블록 SAD(b0,b1)와 2,3,6 및7에 해당하는 4x4 블록 SAD를 저장 공간에 배치한다.
3 클럭 사이클(10 비트)에서 제3 디먹스(704-1)에는 출력선 Out8에 의한 8x8 블록 SAD(A0)가 입력되며, 제1 디먹스에는 8,9,12 및13에 상응하는 4x4 블록 SAD가, 제2 디먹스에는 2,3,6 및 7에 의해 산출된 8x4 블록 SAD(a2, a3) 및 4x8 블록 SAD(b2,b3)가 입력된다.
이와 같은 과정이 매 클럭 사이클마다 수행되면서 5클럭 사이클에 이르는 경우(두번째, 00 비트에 도달하는 경우), 제4 디먹스(704-2 내지 704-3)에 의해 16x8 블록 SAD(B0)가, 6 클럭 사이클에 이르는 경우에는 8x16 블록 SAD(C0)가 저장된다.
한편, 도 7의 Out9 및 Out10으로부터 입력되는 SAD는 번갈아가면서 필요한 결과값이 저장되는 것을 확인할 수 있는데, 본 발명에 따른 디먹스는 이를 취사 선택하여 필요한 SAD만이 소정의 저장 공간에 저장될 수 있도록 한다.
한편, 7 클럭 사이클에 도달하는 경우(두번째, 10 비트에 도달하는 경우), 제4 출력선에 의한 16x16 블록 SAD가 제5 디먹스(704-4)에 의해 올바른 저장 공간에 저장된다.
본 발명에 따르면, 파이프라인 방식이 사용되기 때문에 특정 매크로블록에 대해 최종적으로 16x16 블록 SAD까지의 저장 과정이 이루어지는 동안에도 각 디먹스는 탐색 영역의 다음 매크로블록에 상응하는 작은 블록의 SAD가 계속 저장되는 과정이 수행되며, 탐색 영역 전체에 대해 상기한 과정을 반복하여 수행한다.
본 발명에 따르면, 탐색 영역 전체에 대한 움직임 추정 과정이 완료된 후, 41개의 최소 SAD가 저장되며, 이는 움직임 보상과 실제 압축을 위한 현재 프레임에 대한 움직임 벡터를 산출하는데 사용된다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 모든 자원이 파이프라인 방식으로 동작함에 따라 낭비되는 자원이 거의 없고, 효율적으로 움직임 추정 과정을 수행할 수 있는 장점이 있다.
또한, 본 발명에 따르면, 가변 블록 SAD를 산출함에 있어 다양한 가변 블록에 대한 SAD가 소정 알고리즘에 따라 순차적으로 저장될 수 있도록 하여 움직임 추정 속도를 개선할 수 있는 장점이 있다.
또한, 본 발명에 따르면, 적은 개수의 덧셈기 또는 딜레이 유닛을 이용하여 가변 블록에 대한 SAD를 저장하기 때문에 복잡한 구조가 없고 간단한 제어 과정으로 움직임 추정 과정을 수행할 수 있는 장점이 있다.
또한, 본 발명에 따르면, 전역 탐색 과정을 통해 SAD를 산출하기 때문에 화질의 개선 및 압축률의 개선을 이룰 수 있는 장점이 있다.

Claims (20)

  1. 가변 블록을 이용한 전역 탐색 움직임 추정 장치에 있어서,
    매 클럭 사이클마다 현재 프레임의 매크로블록 및 참조 프레임의 매크로블록의 4x4 블록에 대한 SAD를 미리 설정된 개수만큼 계산하는 4x4 SAD 계산부;
    n 클럭 사이클-상기 n 클럭 사이클은 상기 현재 및 참조 매크로블록에 대한 최초 4x4 블록 SAD가 입력되는 시점에 해당됨-부터 상기 4x4 SAD 계산부에서 계산된 4x4 블록 SAD를 출력하며, n+1 클럭 사이클부터 상기 4x4 블록 SAD를 조합하여 8x4 및 4x8 블록 SAD 중 적어도 하나를 출력하는 제1 덧셈기, n+2 클럭 사이클부터 상기 8x4 및 4x8 블록 SAD를 조합하여 8x8 블록 SAD를 출력하는 제2 덧셈기 및 상기 제2 덧셈기에서 미리 설정된 개수의 8x8 블록 SAD가 출력되는 클럭 사이클에 16x8, 8x16 및 16x16 블록 SAD를 중 적어도 하나를 출력하는 제3 덧셈기를 포함하는 가변 블록 SAD 발생부; 및
    상기 가변 블록 SAD 발생부에서 생성된 가변 블록 SAD를 기 저장된 대응 가변 블록 SAD와 비교하여 최소 SAD를 저장하는 최소 SAD 저장부를 포함하는 가변 블록을 이용한 움직임 추정 장치.
  2. 제1항에 있어서,
    상기 현재 매크로블록 및 참조 매크로블록은 16x16 블록으로 이루어지며, 상 기 4x4 SAD 계산부는 4개의 1차원 어레이를 포함하여 매 클럭 사이클마다 4개의 4x4 블록 SAD를 계산하여 출력하는 움직임 추정 장치.
  3. 제2항에 있어서,
    상기 1차원 어레이는 16개의 프로세싱 단위 유닛(PE)을 포함하며, 단일 클럭 사이클에 4x4 블록에 포함되는 16개의 픽셀 휘도 차이 절대값을 합산하여 4x4 블록 SAD를 계산하는 움직임 추정 장치.
  4. 제2항에 있어서,
    상기 제1 덧셈기는 상기 4x4 SAD 계산부에서 계산된 4개의 4x4 블록 SAD를 가로 방향으로 조합하여 8x4 블록 SAD를 출력하며, 세로 방향으로 조합하여 4x8 블록 SAD를 출력하는 움직임 추정 장치.
  5. 제4항에 있어서,
    상기 제2 덧셈기는 4x4 블록 SAD를 가로 방향으로 조합하는 제1 덧셈기로부터 하나 이상의 8x4 블록 SAD를 수신하고, 이를 조합하여 8x8 블록 SAD를 출력하는 움직임 추정 장치.
  6. 제1항에 있어서,
    상기 제2 덧셈기로부터 출력되는 8x8 블록 SAD가 상기 제3 덧셈기로 입력되는 시간을 지연시키는 소정 개수의 딜레이 유닛을 더 포함하되,
    상기 제2 덧셈기와 상기 16x8 블록 SAD를 출력하는 제3 덧셈기 사이에는 제1 딜레이 유닛이 제공되며, 상기 제3 덧셈기는 제1 딜레이 유닛에 의해 1 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 16x8 블록 SAD를 출력하는 움직임 추정 장치.
  7. 제6항에 있어서,
    상기 제2 덧셈기와 상기 8x16 블록 SAD를 출력하는 제3 덧셈기 사이에는 소정 개수의 제2 딜레이 유닛이 제공되며, 상기 제3 덧셈기는 제2 딜레이 유닛에 의해 2 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 8x16 블록 SAD를 출력하는 움직임 추정 장치.
  8. 제6항에 있어서,
    상기 제2 덧셈기와 상기 16x16 블록 SAD를 출력하는 제3 덧셈기 사이에는 상 기 제3 덧셈기에서 궤환되는 소정 개수의 8x8 블록 SAD이 합산된 결과값을 입력 받아 지연시키는 제3 딜레이 유닛이 제공되며, 상기 제3 덧셈기는 3 클럭 사이클 동안 8x8 블록 SAD를 조합한 결과값과 현재 상기 제2 덧셈기에서 출력하는 8x8 블록 SAD를 조합하여 16x16 블록 SAD를 출력하는 움직임 추정 장치.
  9. 제8항에 있어서,
    상기 가변 블록 SAD 발생부 및 최소 SAD 저장부는 2 비트 카운터에 의해 제어되며, 상기 2 비트 카운터에 의해 상기 제3 딜레이 유닛은 4 클럭 사이클마다 초기화되는 움직임 추정 장치.
  10. 제1항에 있어서,
    상기 최소 SAD 저장부는 디먹스를 포함하며, 상기 디먹스는 상기 가변 블록 SAD 발생부가 출력하는 가변 블록에 대한 SAD를 상기 가변 블록에 대해 할당된 저장 공간에 배치하는 움직임 추정 장치.
  11. 가변 블록을 이용한 전역 탐색 움직임 추정 방법에 있어서,
    매 클럭 사이클마다 현재 프레임의 매크로블록 및 참조 프레임의 매크로블록 의 4x4 블록에 대한 SAD를 미리 설정된 개수만큼 계산하는 단계(a);
    n 클럭 사이클-상기 n 클럭 사이클은 상기 현재 및 참조 매크로블록에 대한 최초 4x4 블록 SAD가 입력되는 시점에 해당됨-부터 상기 계산된 4x4 블록 SAD를 출력하는 단계(b);
    n+1 클럭 사이클부터 상기 4x4 블록 SAD를 조합하여 8x4 및 4x8 블록 SAD를 출력하는 단계(c);
    n+2 클럭 사이클부터 상기 8x4 및 4x8 블록 SAD를 조합하여 8x8 블록 SAD 중 적어도 하나를 출력하는 단계(d);
    상기 (d) 단계에서 미리 설정된 개수의 8x8 블록 SAD가 출력되는 클럭 사이클에 16x8, 8x16 및 16x16 블록 SAD를 중 적어도 하나를 출력하는 단계(e); 및
    상기 출력된 가변 블록에 대한 SAD를 기 저장된 대응 가변 블록 SAD와 비교하여 최소 SAD를 저장하는 단계(f)를 포함하는 움직임 추정 방법.
  12. 제11항에 있어서,
    상기 현재 매크로블록 및 참조 매크로블록은 16x16 블록으로 이루어지며, 상기 (a) 단계는 매 클럭 사이클마다 4개의 4x4 블록 SAD를 계산하여 출력하는 움직임 추정 방법.
  13. 제12항에 있어서
    상기 (a) 단계는 단일 클럭 사이클에 상기 현재 및 참조 매크로블록의 4x4 블록에 포함되는 16개의 픽셀 휘도 차이 절대값을 합산하여 4x4 블록 SAD를 계산하는 움직임 추정 방법.
  14. 제12항에 있어서
    상기 (c) 단계는 상기 계산된 4개의 4x4 블록 SAD를 가로 방향으로 조합하여 8x4 블록 SAD를 출력하며, 세로 방향으로 조합하여 4X8 블록 SAD를 출력하는 움직임 추정 방법.
  15. 제14항에 있어서
    상기 (d) 단계는 상기 (c) 단계에서 출력하는 하나 이상의 8x4 블록 SAD를 수신하고, 이를 조합하여 8x8 블록 SAD를 출력하는 움직임 추정 방법.
  16. 제11항에 있어서
    상기 (d) 단계에서 출력되는 8x8 블록 SAD를 소정 클럭 사이클 지연시키는 단계(g)를 더 포함하되,
    상기 (e) 단계는 1 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 (d) 단계 에서 출력하는 8x8 블록 SAD를 조합하여 16x8 블록 SAD를 출력하는 움직임 추정 방법.
  17. 제16항에 있어서,
    상기 (e) 단계는 2 클럭 사이클 지연된 8x8 블록 SAD와 현재 상기 (d) 단계에서 출력하는 8x8 블록 SAD를 조합하여 8x16 블록 SAD를 출력하는 움직임 추정 방법.
  18. 제16항에 있어서,
    상기 (g) 단계는 상기 (e) 단계로부터 궤환되는 소정 개수의 8x8 블록 SAD이 합산된 결과값을 입력 받아 지연시키며, 상기 (e) 단계는 3 클럭 사이클 동안 8x8 블록 SAD를 조합한 결과값과 현재 상기 (d) 단계에서 출력하는 8x8 블록 SAD를 조합하여 16x16 블록 SAD를 출력하는 움직임 추정 방법.
  19. 제11항에 있어서,
    상기 (b) 단계 내지 (f) 단계는 2 비트 카운터에 의해 제어되며, 상기 2 비트 카운터에 의해 상기 (e) 단계는 4 클럭 사이클마다 초기화과정을 수행하면서 16x16 블록 SAD를 출력하는 움직임 추정 방법.
  20. 제11항에 있어서,
    상기 (f) 단계는 상기 (b) 단계 내지 (e) 단계에서 출력하는 가변 블록에 대한 SAD를 디먹싱(demuxing)하여 상기 가변 블록에 대해 할당된 저장 공간에 배치하는 움직임 추정 방법.
KR1020050091137A 2005-09-29 2005-09-29 가변 블록 움직임 추정 방법 및 장치 KR100716308B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050091137A KR100716308B1 (ko) 2005-09-29 2005-09-29 가변 블록 움직임 추정 방법 및 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050091137A KR100716308B1 (ko) 2005-09-29 2005-09-29 가변 블록 움직임 추정 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20070036285A KR20070036285A (ko) 2007-04-03
KR100716308B1 true KR100716308B1 (ko) 2007-05-08

Family

ID=38158488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050091137A KR100716308B1 (ko) 2005-09-29 2005-09-29 가변 블록 움직임 추정 방법 및 장치

Country Status (1)

Country Link
KR (1) KR100716308B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100951847B1 (ko) 2007-05-22 2010-04-12 한국전자통신연구원 가변 블록 움직임 추정을 위한 ｓａｄ 계산 방법 및 장치
US8731059B2 (en) 2007-05-22 2014-05-20 Electronics And Telecommunications Research Institute Apparatus and method for calculating sum of absolute differences for motion estimation of variable block

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939917B1 (ko) 2008-03-07 2010-02-03 에스케이 텔레콤주식회사 움직임 예측을 통한 부호화 시스템 및 움직임 예측을 통한부호화 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010033798A (ko) * 1997-12-31 2001-04-25 윌리암 제이. 버크 가변 블록 크기를 이용한 계층적 움직임 추정 장치 및방법
KR20050045746A (ko) * 2003-11-12 2005-05-17 삼성전자주식회사 계층 구조의 가변 블록 크기를 이용한 움직임 추정 방법및 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010033798A (ko) * 1997-12-31 2001-04-25 윌리암 제이. 버크 가변 블록 크기를 이용한 계층적 움직임 추정 장치 및방법
KR20050045746A (ko) * 2003-11-12 2005-05-17 삼성전자주식회사 계층 구조의 가변 블록 크기를 이용한 움직임 추정 방법및 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100951847B1 (ko) 2007-05-22 2010-04-12 한국전자통신연구원 가변 블록 움직임 추정을 위한 ｓａｄ 계산 방법 및 장치
US8731059B2 (en) 2007-05-22 2014-05-20 Electronics And Telecommunications Research Institute Apparatus and method for calculating sum of absolute differences for motion estimation of variable block

Also Published As

Publication number Publication date
KR20070036285A (ko) 2007-04-03

Similar Documents

Publication Publication Date Title
JP4369090B2 (ja) ビデオ情報を符号化し復号化する方法、動き補償ビデオ符号器及び対応する復号器
TWI572196B (zh) 用於次世代視訊編碼之投射式內插預測產生之技術
US6711209B1 (en) Adaptive motion vector field coding
US9516320B2 (en) Method of generating image data
JP3101691B2 (ja) 二次元動画像の連続するピクセルを表わすデータ信号を処理するための方法および回路
JP5490823B2 (ja) 画像の系列を表すストリームを復号化する方法、画像の系列を符号化する方法及び符号化データ構造
EP1228645A1 (en) Adaptive motion vector field coding
JPH04294469A (ja) 相関装置
US8345764B2 (en) Motion estimation device having motion estimation processing elements with adder tree arrays
HU228954B1 (en) Method for interpolation of video coding, video coder, kodek, further terminal equipment and telecommunication system for realizing that method
CN110741641B (zh) 用于视频压缩的方法和装置
JPH08140094A (ja) 動きベクトル探索装置
JPH0865678A (ja) 動画像符号化方式
GB2520002A (en) An improved compression algorithm for video compression codecs
JPH07193822A (ja) 動き予測プロセッサ及び動き予測装置
JP2004120732A (ja) 動画像符号化装置及び動画像復号装置
KR100716308B1 (ko) 가변 블록 움직임 추정 방법 및 장치
KR100640498B1 (ko) 프레임의 오류 은닉 장치 및 방법
JP2005341580A (ja) 動き推定および補償に基づいた画像補間システムのための方法と装置
EP2076047B1 (en) Video motion estimation
KR100723840B1 (ko) 영상 움직임 추정 장치
CN104980737A (zh) 帧间模式选择方法
CN114422779A (zh) 预测单元尺寸决策的方法、装置、电子设备及介质
KR100951847B1 (ko) 가변 블록 움직임 추정을 위한 ｓａｄ 계산 방법 및 장치
CN112055202A (zh) 一种帧间预测方法、视频编码方法及电子设备和存储介质

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120502

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee