KR100714452B1 - Parallel processing structured equalizer for ds-cdma uwb system, and its method - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기 및 그 방법에 관한 것임.The present invention relates to an equalizer of a parallel processing structure for a DS-CDMA UWB system and a method thereof.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명은 병렬처리 구조의 등화기에서 복수(L개)의 필터탭계수 갱신부(WUB)마다 개별적으로 필터탭계수를 갱신하는 기존 방식과 달리, 하나의 필터탭계수 갱신부(WUB)만을 사용하여 필터탭 계수를 갱신하고 그 갱신된 값을 L개의 필터부(FB)에 전달하여 송신 심볼을 추정하게 함으로써, DS-CDMA UWB 모뎀 수신부에 사용되는 등화기의 복잡도 및 전력 소모를 현저히 감소시킬 수 있는, DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기 및 그 방법을 제공하는데 그 목적이 있음.The present invention uses only one filter tap coefficient update unit (WUB), unlike the conventional method of individually updating the filter tap coefficients for each ( L ) filter tap coefficient update unit (WUB) in the parallel processing structure. By updating the filter tap coefficients and passing the updated values to L filter units (FBs) to estimate transmission symbols, the complexity and power consumption of the equalizer used in the DS-CDMA UWB modem receiver can be significantly reduced. The purpose of the present invention is to provide an equalizer and a method of parallel processing for DS-CDMA UWB systems.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은, DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기에 있어서, 상기 등화기가 훈련모드로 동작하면 다수의 입력신호들 중에서 어느 하나의 입력신호(훈련용 입력신호)에 대하여 필터링을 수행하고, 상기 등화기가 심볼결정모드로 동작하면 입력신호 모두에 대하여 병렬적으로 필터링을 수행하기 위한 필터 수단; 상기 훈련모드의 경우에는 상기 필터 수단의 출력값과 훈련심볼로부터 심볼오류값을 구하고, 상기 심볼결정 모드의 경우에는 각각의 입력신호에 대한 상기 필터 수단의 출력값으로부터 해당 송신심볼값을 추정하고 송신심볼값이 추정된 입력신호 들 중에서 어느 하나의 입력신호(심볼오류 산출용 입력신호)에 대해서는 해당 추정 송신심볼값의 오차(심볼오류값)를 구하기 위한 심볼 결정 수단; 및 상기 훈련용 입력신호 또는 상기 심볼오류 산출용 입력신호와 상기 심볼 결정 수단에서 구한 심볼오류값을 이용해서 상기 필터 수단의 필터탭 계수를 갱신하여 상기 필터수단으로 전달하기 위한 필터탭계수 갱신 수단을 포함함.In the equalizer of the parallel processing structure for the DS-CDMA UWB system, the present invention performs filtering on any one input signal (training input signal) among a plurality of input signals when the equalizer operates in the training mode. Filter means for performing filtering on all input signals in parallel when the equalizer operates in a symbol determination mode; In the training mode, the symbol error value is obtained from the output value of the filter means and the training symbol. In the symbol determination mode, the corresponding transmission symbol value is estimated from the output value of the filter means for each input signal, and the transmission symbol value is estimated. Symbol determination means for obtaining an error (symbol error value) of the estimated transmission symbol value with respect to any one of the estimated input signals (signal error calculation input signal); And a filter tap coefficient updating means for updating the filter tap coefficients of the filter means using the training input signal or the symbol error calculation input signal and the symbol error value obtained from the symbol determining means, and transmitting the filter tap coefficients to the filter means. Included.
4. 발명의 중요한 용도4. Important uses of the invention
본 발명은 DS-CDMA UWB 시스템에서의 등화기 등에 이용됨.The present invention is used for equalizers in DS-CDMA UWB systems.
DS-CDMA, UWB, 병렬처리구조, 등화기, 필터탭계수 갱신부, WUB(Weight Update Blcok), 필터부, FB(Filter Block) DS-CDMA, UWB, parallel processing structure, equalizer, filter tap coefficient update unit, WUB (Weight Update Blcok), filter unit, FB (Filter Block)
Description
도 1 은 종래의 일반적인 DS-CDMA UWB 모뎀 수신부의 구성도,1 is a configuration diagram of a conventional general DS-CDMA UWB modem receiver;
도 2 는 DS-CDMA UWB 모뎀 수신부에 적용되는 종래의 병렬처리구조 등화기의 상세구성도,2 is a detailed configuration diagram of a conventional parallel processing structure equalizer applied to a DS-CDMA UWB modem receiver;
도 3 은 본 발명에 따른 DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기의 일실시예 구성도,3 is a configuration diagram of an equalizer of a parallel processing structure for a DS-CDMA UWB system according to the present invention;
도 4 는 본 발명에 따른 병렬처리구조 등화기에서의 필터탭 계수 적응 및 송신심볼 결정 방법에 대한 일실시예 흐름도이다.4 is a flowchart illustrating a filter tap coefficient adaptation and a transmission symbol determination method in a parallel processing structure equalizer according to the present invention.
*도면의 주요부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
21, 31: 지연부 22, 32: 필터부(FB)21, 31:
23, 33: 심볼 결정부 24, 34: 필터탭계수 갱신부(WUB)23, 33: symbol determiner 24, 34: filter tap coefficient update unit (WUB)
본 발명은 DS-CDMA(Direct Sequence - Code Division Multiple Access) UWB(Ultra Wide-Band) 시스템을 위한 병렬처리구조의 등화기 및 그 방법에 관한 것으로, 더욱 상세하게는 병렬처리 구조의 등화기에서 복수(L개)의 필터탭계수 갱신부(WUB)마다 개별적으로 필터탭계수를 갱신하는 기존 방식과 달리, 하나의 필터탭계수 갱신부(WUB)만을 사용하여 필터탭 계수를 갱신하고 그 갱신된 값을 L개의 필터부(FB)에 전달하여 송신 심볼을 추정하게 함으로써, DS-CDMA UWB 모뎀 수신부에 사용되는 등화기의 복잡도 및 전력 소모를 현저히 감소시킬 수 있는, DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기 및 그 방법에 관한 것이다.The present invention relates to an equalizer and a method of a parallel processing structure for a direct sequence-code division multiple access (DS-CDMA) ultra wide-band system. More particularly, the present invention relates to a plurality of equalizers in a parallel processing structure. Unlike the conventional method of updating the filter tap coefficients individually for each of the ( L ) filter tap coefficient updating units (WUB), only one filter tap coefficient updating unit (WUB) is used to update the filter tap coefficients and the updated value. Is transmitted to the L filter units (FB) to estimate the transmission symbol, which can significantly reduce the complexity and power consumption of the equalizer used in the DS-CDMA UWB modem receiver. The equalizer of the structure and a method thereof.
DS-CDMA UWB(Ultra Wide-Band) 시스템은 초광대역의 주파수를 사용해서 신호를 전송하기 때문에 신호 전송시 전송채널의 다중경로에 의한 다중경로 패이딩, 패이즈 옵셋 뿐만 아니라, 송수신부에서 사용하는 클럭 간에 발생하는 주파수 옵셋 등에 의해 신호의 동기 오차가 심하게 발생하게 된다.Since DS-CDMA Ultra Wide-Band (UWB) system transmits signals using ultra-wideband frequencies, it is used not only for multipath fading and phase offset by multipath of transmission channel, but also for transmission and reception. The synchronization error of the signal is severely generated due to frequency offset occurring between clocks.
이와 같은 동기 문제를 해결하기 위해서, 수신단에서는 패킷 동기와 심볼 동기를 맞추기 위한 모듈이 설계되어 장착되고, 또한 데이터 프레임 전송기간동안 변화하는 채널 상황에 효율적으로 대처하기 위해 채널 추정기와 레이크 수신기 등을 사용하여 송신부에서 전송한 데이터를 복원한다. In order to solve this synchronization problem, a receiver is designed and equipped with a module for matching packet synchronization with symbol synchronization, and a channel estimator and a rake receiver are used to efficiently cope with changing channel conditions during data frame transmission. Restores the data sent by the transmitter.
하지만, UWB 채널 특성상 다중경로에 의한 다중경로 패이딩 지연시간이 최대 150~200 nsec이상이어서, 레이크 수신기만으로는 데이터 전송시 발생하는 심볼간 간섭(ISI: Inter-Symbol Interference)을 제거할 수 없기 때문에, UWB 모뎀 수신기의 성능이 저하된다. However, due to the UWB channel characteristics, the multipath fading delay time due to the multipath is more than 150 to 200 nsec or more, so the inter-symbol interference (ISI) generated during data transmission cannot be eliminated by the rake receiver alone. The performance of the UWB modem receiver is degraded.
따라서, 이러한 문제점을 극복하기 위해 DS-CDMA UWB 모뎀 수신부에 등화기를 추가적으로 설계해야 한다.Therefore, to overcome this problem, the equalizer must be additionally designed in the DS-CDMA UWB modem receiver.
DS-CDMA UWB 모뎀의 데이터 프레임 구조에서 정규 프리앰블(Normal Premable) 구간으로는 약 15μs가 할당되어 있으며, 이 중에서도 심볼 간에 발생하는 간섭을 제거하기 위해, 훈련심볼(Training Symbol)을 이용해서 등화기 필터탭 계수를 수렴시키기 위해 할당된 구간은 최초 프리앰블(preamble) 시퀀스가 보내진 이후 10 μs에서부터 15μs에 해당되는 구간이다. 이처럼 UWB 시스템에서는 비교적 짧은 프리앰블(Preamble) 전송기간 내에 훈련심볼을 이용해서 등화기를 수렴시켜야 하고 또한 고속의 데이터 처리를 해야 하므로, 수신부의 등화기를 병렬 처리 구조로 설계하는 것이 요구되고 있는 실정이다.In the DS-CDMA data frame structure of a UWB modem to the normal preamble (Normal Premable) intervals are assigned approximately 15μ s, among these in order to remove interference that occurs between the symbols, the equalizer using training symbols (Training Symbol) group the period allocated to converge the filter tap coefficients is an interval corresponding to 15μ μ s after 10 s from the first preamble (preamble) is sent sequence. As such, in the UWB system, the equalizer must be converged by using a training symbol within a relatively short preamble transmission period, and high-speed data processing is required. Therefore, it is required to design the equalizer of the receiver in a parallel processing structure.
일반적으로 병렬처리를 수행하는 심볼 전송률 선형 등화기(SRLE: Symbol Rate Linear Equalizer)의 필터탭 계수(필터탭 가중치)(Filter Tap Coefficient; Filter Tap Weight)는 잡음에러 경사도(Noisy Error Gradient)의 반대 방향으로 갱신하는 최소평균제곱(LMS: Least Mean-Square) 알고리즘에 의하여 적응된다. l번째 등화기 필터탭 계수의 적응(최적화)은 다음의 [수학식 1]과 같다.In general, the Filter Tap Coefficient (Filter Tap Weight) of the Symbol Rate Linear Equalizer (SRLE) that performs parallel processing is the opposite direction of the Noise Error Gradient. It is adapted by Least Mean-Square (LMS) algorithm. The adaptation (optimization) of the l- th equalizer filter tap coefficient is shown in
여기서, 에러 오률값은 이고, 은 n 번째 심볼전송 시간에 심볼결정기(slicer)의 출력단에서 얻은 값이며, d 는 송신부에서 수신부까지 심볼이 전송될 때의 전체적인 심볼 지연시간을 나타낸다. 는 필터탭 계수 갱신시 사용되는 스텝크기(Step Size)를 나타내고, 는 의 전치행렬을 의미한다. 그리고, l번째 등화기 필터탭 계수에 대한 실수벡터와 l번째 등화기의 입력값에 대한 실수 벡터는 각각 다음 [수학식 2]와 같다.Where the error error rate is ego, Is the value obtained at the output of the symbol determiner at the nth symbol transmission time, and d represents the overall symbol delay time when the symbol is transmitted from the transmitter to the receiver. Indicates the step size used when updating the filter tap coefficients. Is Means transpose of. Then, the real vector for the input vector of the real and l th equalizer for the l-th equalizer filter tap coefficients is equal to each of the following Equation (2).
여기서, N 은 SRLE의 필터탭 계수의 개수를 나타낸다,Where N represents the number of filter tap coefficients of the SRLE,
도 1은 종래의 일반적인 DS-CDMA UWB 모뎀 수신부의 구성도이다. 1 is a block diagram of a conventional general DS-CDMA UWB modem receiver.
DS-CDMA UWB 수신기의 무선 주파수(RF: Radio Frequency) 처리단은 송신기에서 보낸 RF 송신신호를 수신하여 기저대역 신호(Baseband Signal)로 변환하며, 이는 도 1에 도시된 바와 같은 DS-CDMA UWB 모뎀 수신부의 아날로그/디지털 변환기(ADC)(10)로 입력된다.A radio frequency (RF) processing stage of a DS-CDMA UWB receiver receives an RF transmission signal sent from a transmitter and converts the signal into a baseband signal, which is a DS-CDMA UWB modem as shown in FIG. It is input to the analog-to-digital converter (ADC) 10 of the receiver.
그러면, 아날로그/디지털 변환기(ADC)(10)는 아날로그 기저대역신호(101)를 입력받아 디지털 신호(102)로 변환하게 되고, 상관 검출기(Correlator)(11)는 아날로그/디지털 변환기(ADC)(10)로부터 입력되는 M개의 수신 신호(102)에 대하여 상관검출 연산 과정을 수행하고 그 M개의 결과값(복소 상관검출값)(103)을 레이크 수신기(12)로 출력한다.Then, the analog-to-digital converter (ADC) 10 receives the
레이크 수신기(Rake Receiver)(12)는 상관 검출기(11)로부터 전달된 M개의 복소 상관검출 입력값(103)으로부터, 병렬처리구조 등화기(13)로 입력될 L개의 실수 심볼 입력값(104)을 출력한다. 그러면, 병렬처리구조 등화기(L-Parallel Equalizer)(13)는 레이크 수신기(12)로부터 입력되는 L개의 실수 심볼 입력값(104)으로부터 채널의 심볼간 간섭을 제거한 후 L개의 심볼 결정값(105)을 구한다.The
이후, 비터비 복호기(Viterbi Decoder)(14)는 병렬처리구조 등화기(13)의 출력을 이용하여 부호화 이득을 얻는 것으로서, 이는 송신부의 콘볼류션 부호기(Convolutional Encoder)에 맞게 수신부에 설계된 L'개의 출력값(106)을 갖는 복호기이다(여기서 ).Then, the Viterbi Decoder 14 obtains the coding gain by using the output of the parallel
도 2는 종래의 병렬처리구조 등화기의 상세구성도로서, DS-CDMA UWB 모뎀 수신부에 일반적으로 적용되는 병렬처리구조 등화기(L-Parallel Equalizer)(13)를 나타낸다.Fig. 2 is a detailed configuration diagram of a conventional parallel processing structure equalizer, and shows a parallel processing structure equalizer 13 ( L- Parallel Equalizer) 13 which is generally applied to a DS-CDMA UWB modem receiver.
도 2에 도시된 바와 같이, DS-CDMA UWB 모뎀 수신부에 사용되는 등화기는, 등화기 입력값과 심볼 결정기로부터 구해진 심볼 오류값을 이용해서 필터탭 계수를 갱신시키는 L개의 필터탭계수 갱신부(WUB: Weight Update Block)(24)와; 등화기 입 력값을 지연시킴으로써 필터부(FB)(22) 및 심볼 결정부(23)에서 사용될 N개의 입력값을 구하기 위한 지연부(21)(도면에서는 별도의 기능부처럼 표시허였으나, 이는 필터부(22)와 필터탭계수 갱신부(WUB)에 포함되도록 구성할 수도 있음); 필터탭계수 갱신부(WUB)(24)로부터 구해진 필터탭 계수와 등화기 입력값으로부터 심볼 결정기 입력값을 구하기 위한 L개의 필터부(FB: Filter Block)(22)와; 필터부(FB) 결과값으로부터 송신 심볼을 결정하거나 심볼 오류값을 구하는 L개의 심볼 결정부(23)로 구성된다. As shown in FIG. 2, the equalizer used in the DS-CDMA UWB modem receiver includes L filter tap coefficient updating units (WUB) for updating the filter tap coefficients using the equalizer input value and the symbol error value obtained from the symbol determiner. Weight Update Block) 24; Delay section 21 (shown as a separate functional section in the drawing) for obtaining N input values to be used in the filter section (FB) 22 and the symbol decision section 23 by delaying the equalizer input value,
레이크 수신기(12)로부터 출력된 L개의 등화기 입력값 중에서 첫번째 입력값(rn)(201)은 첫번째 필터부(FB)의 입력값으로, 두번째 입력값(rn-1)(205)은 두번째 필터부(FB)의 입력값으로, L번째 입력값(rn-(L-1))(207)은 L번째 필터부(FB)의 입력값으로 사용된다. 종래의 병렬처리구조 등화기는 동일한 구조를 갖는 L개의 등화부로 이루어져 있으며, 그 중 첫번째 등화부는 아래의 설명과 같으며, 나머지 L-1개의 등화부도 동일한 방법으로 구현된다.Of the L equalizer input values output from the
도 2에 도시된 바와 같이, 등화기 입력값(rn)은 N-1개의 D 플립플롭(D filp-flop)(240 내지 242)을 통과함으로써 필터부(FB)(22)와 필터탭계수 갱신부(WUB)(24)에서 사용하게 될 N개의 입력값(rn, rn-L, ... , rn-L(N-1))(201 내지 204)이 된다.As shown in FIG. 2, the equalizer input value r n passes through the N-1 D flip-
필터부(FB)(22)는 필터탭계수 갱신부(WUB)(24)로부터 구해진 N개의 필터탭 계수(cn ,0,0, cn ,0,1... ,cn,0,N-1)(290 내지 293)와 지연부(21)에서 출력되는 N개의 등화기 입력값(rn, rn-L, ... , rn-L(N-1))(201 내지 204)을 각각 곱하는 N개의 곱셈기(230 내지 233)와; 그 곱셈기의 결과값을 더하는 덧셈기(221 내지 223)로 구성되고, 그 덧셈기(221 내지 223)의 결과값은 비트수 조정기(224)를 거쳐 심볼 결정기(225)로 전달된다. The filter unit (FB) 22 is composed of N filter tap coefficients (c n , 0,0 , c n , 0,1 ..., c n, 0, ) obtained from the filter tap coefficient update unit (WUB) 24 . N-1 ) 290 to 293 and N equalizer input values r n , r nL , ..., r nL (N-1) ) 201 to 204 respectively output from the
먼저, 등화기를 '훈련 모드'로 동작시킬 경우에는, 스위치(227)가 아래로 움직임으로써 훈련심볼(Training Symbol)(Sn)(299)이 감산기(226)로 입력된다. 즉, 이 경우에는 훈련심볼이 심볼값으로 취해지는 것이다. 감산기(226)에서는 훈련심볼(Sn)과 심볼 결정기 입력값(yn,0)(228)으로부터 심볼 오류값(en, 0)(229)을 구한다.First, when the equalizer is operated in the 'training mode', the
한편, 등화기를 '심볼결정 모드'로 동작시킬 경우에는, 스위치(227)는 위로 움직임으로써 심볼 결정기(225)에서 구한 심볼값()(295)이 감산기(226)로 입력된다. 따라서, 감산기(226)에서는 심볼 결정기(225)에서 구한 심볼값()(295)과 심볼 결정기 입력값(yn,0)(228)으로부터 심볼 오류값(en, 0)(229)이 출력된다.On the other hand, in the case where the equalizer is operated in the 'symbol determination mode', the
이하에서는 필터탭계수 갱신부(WUB)에 대하여 설명하기로 한다. 병렬처리구조 등화기는 동일한 구조를 갖는 L 개의 필터탭계수 갱신부(WUB)로 이루어진다.Hereinafter, the filter tap coefficient update unit WUB will be described. The parallel processing structure equalizer is composed of L filter tap coefficient update units (WUB) having the same structure.
필터탭계수 갱신부(WUB)(24)는 N개의 곱셈기(250 내지 253), N개의 곱셈기(260 내지 263), N개의 D 플립플롭(D filp-flop)(280 내지 283), N개의 덧셈 기(270 내지 273), N개의 비트수 조정기(285 내지 288)를 포함하여 이루어지며, 이들 각각에 대하여 설명하면, 다음과 같다.The filter tap coefficient updating unit (WUB) 24 includes
N개의 곱셈기(250 내지 253)는 심볼 결정부(23)에서 구해진 심볼 오류값(en, 0)(229)과 N개의 등화기 입력값(rn, rn-L, ... , rn-L(N-1))(201 내지 204)을 곱하는 기능을 수행하며, 곱셈기(260 내지 263)는 필터탭 계수를 매 심볼 구간마다 갱신하기 위해 곱셈기(250 내지 253)의 결과값과 스텝 크기(step size)()(265 내지 268)를 곱하는 연산을 수행한다. 이처럼 도 2에서의 곱셈기(260 내지 263)는 실제 구현시에는 오른쪽 혹은 왼쪽 쉬프트(shift) 연산을 수행하는 쉬프트(shift) 연산기가 될 것이다.The
N개의 덧셈기(270 내지 273) 각각은 D 플립플롭(D filp-flop)(280 내지 283)에 저장되어 있는 이전의 필터탭 계수값과 해당 곱셈기(쉬프트 연산기)(260 내지 263)의 결과값을 더하여 새로운 필터탭 계수값을 얻는다. 여기서, D 플립플롭(D filp-flop)(280 내지 283)은 필터탭 계수값을 계속적으로 갱신하기 위해 그 결과값을 하나의 입력 심볼구간 동안 저장하는 기능을 수행한다. 그리고, 비트수 조정기(285 내지 288)는 필터탭 계수값의 비트수를 조정하는 기능을 수행한다.Each of the
상기와 같은 과정을 통하여 구해진 필터탭 계수값은 '다음 심볼'이 입력되는 경우, 필터부(FB)(22)에서 송신 심볼값을 결정하고 필터탭계수 갱신부(WUB)(24)에서 필터탭 계수값을 갱신하기 위해 재사용된다.The filter tap coefficient value obtained through the above process is determined by the filter unit (FB) 22 when the next symbol is input, and the filter tap coefficient update unit (WUB) 24 determines the filter tap value. It is reused to update the count value.
상기와 같은 종래의 병렬처리구조 등화기에서는 필터탭 계수를 얻기 위해 L 개의 필터탭계수 갱신부(WUB)(24)에서 필터탭 계수를 매번 갱신하고, 이를 L개의 필터부(FB)(22)에 전달하여 송신부에서 보낸 신호(송신신호)를 추정하도록 하기 때문에, 시스템이 복잡하고 그로 인하여 전력소모도 크다는 문제점이 있었다. In the conventional parallel processing structure equalizer as described above, in order to obtain filter tap coefficients, L filter tap coefficient updating units (WUB) 24 update filter tap coefficients each time, and L filter unit (FB) 22 are updated. In order to estimate the signal (transmitted signal) sent by the transmitter to transmit to the system, there is a problem in that the system is complicated and power consumption is high.
한편, 일반적으로 UWB 시스템은 500MHz이상의 초광대역 주파수 대역을 사용하고 있으며, 또한 응용제품 대부분이 댁내에 설치되기 때문에 이동성이 거의 없다. 따라서 UWB 채널의 도플러 주파수 확산(Doppler Frequency Spread)은 "0"에 가깝고 코히어런스 시간(Coherence Time)은 길기 때문에, 수십~수백 Mbps로 동작하는 UWB 시스템에서 몇 개 심볼 전송구간동안 채널의 변화는 거의 없다고 볼 수 있다. 또한, UWB 칩셋은 향후 다양한 디지털 영상기기, PC 제품군, 디지털 개인기기 제품군에 탑재되어 사용될 예정이며, 이를 실현하기 위해서는 모뎀 수신부의 복잡도를 개선하여 UWB 모뎀 칩(CHIP)을 저전력화 및 소형화하는 것이 절실히 요구되고 있다.On the other hand, UWB systems generally use the ultra-wide frequency band of 500MHz or more, and since most of the applications are installed in the home, there is little mobility. Therefore, because the Doppler Frequency Spread of UWB channels is close to "0" and the coherence time is long, the channel change during several symbol transmission periods in UWB systems operating from tens to hundreds of Mbps Almost no. In addition, the UWB chipset will be used in various digital video devices, PC products, and digital personal devices in the future, and to realize this, it is urgent to reduce the power and size of the UWB modem chip (CHIP) by improving the complexity of the modem receiver. It is required.
즉, UWB 시스템과 같이 광대역 주파수를 사용하면서 채널의 변화가 크지 않은 WPAN(Wireless Personal Area Network)용 모뎀 수신부에 적합한 '복잡도가 낮은 등화기 구조'가 필요하다.That is, there is a need for a 'low complexity equalizer structure' suitable for a modem receiver for a WPAN (Wireless Personal Area Network) in which a wide channel frequency is used, such as a UWB system.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 병렬처리 구조의 등화기에서 복수(L개)의 필터탭계수 갱신부(WUB)마다 개별적으로 필터탭계수를 갱신하는 기존 방식과 달리, 하나의 필터탭계수 갱신부(WUB)만을 사용하여 필 터탭 계수를 갱신하고 그 갱신된 값을 L개의 필터부(FB)에 전달하여 송신 심볼을 추정하게 함으로써, DS-CDMA UWB 모뎀 수신부에 사용되는 등화기의 복잡도 및 전력 소모를 현저히 감소시킬 수 있는, DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기 및 그 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems, unlike the conventional method of individually updating the filter tap coefficients for each ( L ) filter tap coefficient update unit (WUB) in an equalizer of a parallel processing structure. The filter tap coefficient is updated using only one filter tap coefficient updating unit (WUB), and the updated value is transmitted to the L filter units (FB) to estimate the transmission symbol, which is used for the DS-CDMA UWB modem receiving unit. It is an object of the present invention to provide an equalizer and a method of a parallel processing structure for a DS-CDMA UWB system, which can significantly reduce the complexity and power consumption of the equalizer.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.Other objects and advantages of the present invention can be understood by the following description, and will be more clearly understood by the embodiments of the present invention. It will also be appreciated that the objects and advantages of the present invention may be realized by the means and combinations thereof indicated in the claims.
상기 목적을 달성하기 위한 본 발명은, DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기에 있어서, 상기 등화기가 훈련모드로 동작하면 다수의 입력신호들 중에서 어느 하나의 입력신호(훈련용 입력신호)에 대하여 필터링을 수행하고, 상기 등화기가 심볼결정모드로 동작하면 입력신호 모두에 대하여 병렬적으로 필터링을 수행하기 위한 필터 수단; 상기 훈련모드의 경우에는 상기 필터 수단의 출력값과 훈련심볼로부터 심볼오류값을 구하고, 상기 심볼결정 모드의 경우에는 각각의 입력신호에 대한 상기 필터 수단의 출력값으로부터 해당 송신심볼값을 추정하고 송신심볼값이 추정된 입력신호들 중에서 어느 하나의 입력신호(심볼오류 산출용 입력신호)에 대해서는 해당 추정 송신심볼값의 오차(심볼오류값)를 구하기 위한 심볼 결정 수단; 및 상기 훈련용 입력신호 또는 상기 심볼오류 산출용 입력신호와 상기 심 볼 결정 수단에서 구한 심볼오류값을 이용해서 상기 필터 수단의 필터탭 계수를 갱신하여 상기 필터수단으로 전달하기 위한 필터탭계수 갱신 수단을 포함한다.The present invention for achieving the above object, in the equalizer of the parallel processing structure for the DS-CDMA UWB system, when the equalizer operates in the training mode any one of a plurality of input signals (training input signal) Filtering means for performing a filtering operation and performing filtering on all input signals in parallel when the equalizer operates in a symbol determination mode; In the training mode, the symbol error value is obtained from the output value of the filter means and the training symbol. In the symbol determination mode, the corresponding transmission symbol value is estimated from the output value of the filter means for each input signal, and the transmission symbol value is estimated. Symbol determination means for obtaining an error (symbol error value) of the estimated transmission symbol value with respect to any one of the estimated input signals (signal error calculation input signal); And a filter tap coefficient updating means for updating the filter tap coefficient of the filter means by using the training input signal or the symbol error calculation input signal and the symbol error value obtained by the symbol determining means and transmitting the filter tap coefficient to the filter means. It includes.
한편, 본 발명은, DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기에 적용되는 병렬처리 등화 방법에 있어서, 다수의 입력신호들 중에서 어느 하나의 입력신호(훈련용 입력신호)에 대하여 필터링을 수행하고, 상기 필터링된 훈련용 입력신호와 소정의 훈련심볼로부터 제 1 심볼오류값을 구하는 훈련 단계; 필터탭 계수가 수렴할 때까지, 상기 제1 심볼오류값과 상기 훈련용 입력신호를 이용하여 상기 훈련 단계에서의 필터링에 사용되는 필터탭 계수를 갱신한 후 상기 훈련단계로 피드백하는 제1 필터탭 갱신 단계; 상기 제1 필터탭 갱신 단계에서의 필터탭 계수가 수렴하면, 상기 제1 필터탭 갱신 단계에서 최종적으로 갱신된 필터탭 계수를 초기 필터탭계수로 하여 상기 입력신호 각각에 대하여 병렬적으로 필터링 과정을 수행하고, 각각의 필터링된 입력신호로부터 해당 송신심볼값을 추정하는 심볼 결정 단계; 데이터 프레임 전송이 종료할 때까지, 상기 심볼 결정 단계에서 송신심볼값이 추정된 입력신호들 중 어느 하나의 입력신호(심볼오류 산출용 입력신호)에 대하여 해당 추정 송신심볼값의 오차(제 2 심볼오류값)을 구하는 심볼오류값 계산 단계; 및 상기 제2 심볼오류값과 상기 심볼오류 산출용 입력신호를 이용하여 상기 심볼 결정 단계에서의 필터링에 사용되는 필터탭 계수를 갱신한 후, 상기 심볼 결정 단계로 피드백하는 제2 필터탭 갱신 단계를 포함한다.On the other hand, the present invention, in the parallel processing equalization method applied to the equalizer of the parallel processing structure for the DS-CDMA UWB system, performing filtering on any one input signal (training input signal) of a plurality of input signals A training step of obtaining a first symbol error value from the filtered training input signal and a predetermined training symbol; Until the filter tap coefficients converge, the first filter tap that updates the filter tap coefficients used for filtering in the training step by using the first symbol error value and the training input signal and feeds back to the training step. An update step; When the filter tap coefficients in the first filter tap updating step converge, the filtering process is performed in parallel on each of the input signals using the filter tap coefficients finally updated in the first filter tap updating step as initial filter tap coefficients. Performing a symbol determination step of estimating a corresponding transmission symbol value from each filtered input signal; Until the data frame transmission is completed, an error (second symbol) of the estimated transmission symbol value with respect to one of the input signals (signal error calculation input signal) among the input signals whose transmission symbol value is estimated in the symbol determination step (second symbol). Calculating a symbol error value; And updating a filter tap coefficient used for filtering in the symbol determining step by using the second symbol error value and the input signal for calculating the symbol error, and then feeding back to the symbol determining step. Include.
본 발명은 고속의 DS-CDMA UWB 모뎀 수신부에 적합한 병렬처리 방식의 등화기와, 등화기의 필터탭 계수를 적응시키는 방법에 관한 것이다. 즉, UWB 시스템과 같이 광대역 주파수를 사용하면서 채널의 변화가 크지 않은 WPAN(Wireless Personal Area Network)용 모뎀 수신부에 적합한 '복잡도가 낮은 등화기 구조'를 제공하고자 하는 것이다.The present invention relates to a parallel processing equalizer suitable for a high speed DS-CDMA UWB modem receiver and a method for adapting filter tap coefficients of the equalizer. That is, to provide a 'low complexity equalizer structure' suitable for a modem receiver for a WPAN (Wireless Personal Area Network) which does not have a large channel change as using a UWB system.
본 발명에서는 L개의 병렬처리 구조로 등화기를 설계할 때, 필터탭 계수를 얻기 위해 L개의 필터탭계수 갱신부(WUB)에서 필터탭을 매번 갱신시키는 기존의 방식을 사용하지 않고, 하나의 필터탭계수 갱신부(WUB)만을 이용하여 필터탭 계수를 갱신시키고 그 값을 L개의 필터부(FB)에 전달하여 송신심볼을 추정하는 방식을 사용한다.In the present invention, when designing an equalizer with L parallel processing structures, one filter tap is used without using the conventional method of updating the filter taps every time in the L filter tap coefficient updating unit (WUB) to obtain filter tap coefficients. The filter tap coefficients are updated using only the coefficient updater WUB and the values are transmitted to the L filter units FB to estimate transmission symbols.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, whereby those skilled in the art may easily implement the technical idea of the present invention. There will be. In addition, in describing the present invention, when it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 은 본 발명에 따른 DS-CDMA UWB 시스템을 위한 병렬처리구조의 등화기의 일실시예 구성도로서, DS-CDMA UWB 모뎀 수신부에 적합한 복잡도가 개선된 병렬처리 구조 등화기를 나타낸다.3 is a block diagram of an equalizer of a parallel processing structure for a DS-CDMA UWB system according to the present invention, and shows a parallel processing structure equalizer with improved complexity suitable for a DS-CDMA UWB modem receiver.
DS-CDMA UWB 모뎀 수신부에 사용되는 병렬처리구조 등화기는, 레이크 수신기(12)로부터 전달된 등화기 입력값과 첫번째 심볼 결정부(33)로부터 구해진 심볼 오류값을 이용해서 필터탭 계수를 갱신시키는 하나의 '필터탭계수 갱신부(WUB)'(34)와; 등화기 입력값을 지연시킴으로써 필터부(FB)(32) 및 심볼 결정부(33)에서 사용될 N개의 입력값을 구하기 위한 지연부(31)(도면에서는 별도의 기능부처럼 표시하였으나, 이는 필터부(22)와 필터탭계수 갱신부(WUB)에 포함되도록 구성할 수도 있음); 필터탭계수 갱신부(WUB)(34)로부터 구해진 필터탭 계수 및 등화기 입력값으로부터 심볼 결정기 입력값을 구하기 위한 L개의 필터부(FB)(32)와; 필터부(FB)(32) 결과값으로부터 송신 심볼을 결정하거나 심볼 오류값을 구하는 L개의 심볼 결정부(33)로 구성된다.The parallel processing structure equalizer used in the DS-CDMA UWB modem receiver is one for updating the filter tap coefficients using the equalizer input value transmitted from the
레이크 수신기(12)로부터 출력된 L개의 등화기 입력값 중에서 첫번째 입력값(rn)(301)은 첫번째 필터부(FB)의 입력값으로, 두번째 입력값(rn-1)(305)은 두번째 필터부(FB)의 입력값으로, L번째 입력값(rn-(L-1))(307)은 L번째 필터부(FB)의 입력값으로 사용된다. Of the L equalizer input values output from the
등화기가 훈련 모드로 동작하는 경우에는 L개의 필터부(FB)중 첫번째 필터부(FB)만 동작하고, 등화기가 심볼 결정모드로 전환되어 동작할 때에는 L개의 필터부(FB)가 모두 동작한다. When the equalizer operates in the training mode, only the first filter unit FB of the L filter units FB operates, and when the equalizer switches to the symbol determination mode, all L filter units FB operate.
본 발명에 따른 병렬처리구조 등화기는 동일한 구조를 갖는 L개의 등화부로 이루어져 있으며, 그 중 첫번째 등화부는 아래의 설명과 같으며, 나머지 L-1개의 등화부도 동일한 방법으로 구현된다.The parallel processing structure equalizer according to the present invention is composed of L equalizing units having the same structure, the first equalizing unit is the same as described below, and the remaining L -1 equalizing units are implemented in the same manner.
도 3에 도시된 바와 같이, 등화기 입력값(rn)은 N-1개의 D 플립플롭(D filp- flop)(340 내지 342)을 통과함으로써 필터부(FB)(32)와 필터탭계수 갱신부(WUB)(34)에서 사용하게 될 N개의 입력값(rn, rn-L, ... , rn-L(N-1))(301 내지 304)이 된다. 여기서, 등화기가 훈련 모드로 동작하는 경우에는 첫번째 필터부(FB)만 동작하기 때문에, 훈련모드시 첫번째 필터부(FB)로 입력되는 신호, 즉 rn을 '훈련용 입력신호'라 하기로 한다. 한편, 등화기가 심볼결정 모드로 동작하는 경우에는 L개의 필터부(FB)가 동작하지만, 필터탭 계수의 갱신에 사용되는 심볼오류값을 산출하는데에는 첫번째 필터부(FB)만이 관여하므로, 심볼결정 모드시에 첫번째 필터부(FB)로 입력되는 신호, 즉 rn은 '심볼오류 산출용 입력신호'라 하기로 한다.As shown in FIG. 3, the equalizer input value r n is passed through the N-1 D flip-flops 340 to 342 to thereby filter the
필터부(FB)(32)는 필터탭계수 갱신부(WUB)(34)로부터 구해진 N개의 필터탭 계수(cn ,0,0, cn ,0,1... ,cn,0,N-1)(390 내지 393)와 지연부(31)에서 출력되는 N개의 등화기 입력값(rn, rn-L, ... , rn-L(N-1))(301 내지 304)을 각각 곱하는 N개의 곱셈기(330 내지 333)와; 그 곱셈기의 결과값을 더하는 덧셈기(321 내지 323)로 구성되고, 그 덧셈기(321 내지 323)의 결과값은 비트수 조정기(324)를 거쳐 심볼 결정기(slicer)(325)로 전달된다.The filter unit (FB) 32 is composed of N filter tap coefficients (c n , 0,0 , c n , 0,1 ..., c n, 0, ) obtained from the filter tap coefficient update unit (WUB) 34 . N-1 ) 390 to 393 and N equalizer input values r n , r nL , ..., r nL (N-1) ) 301 to 304 respectively output from the
본 발명에 따른 병렬처리구조 등화기에서, 첫번째 심볼 결정부(33)는 심볼 오류값(en,0)(329)을 구하여 필터탭계수 갱신부(WUB)(34)로 전달하거나 송신 심볼값()(395)을 결정하는 기능을 수행하고, 나머지 L-1개의 심볼 결정부는 '심볼 결정모드'에서만 동작하며, 심볼 오류값은 구하지 않고 단지 송신 심볼값(396 내지 398)을 결정하는 기능만 수행한다.In the parallel processing structure equalizer according to the present invention, the first symbol determiner 33 obtains a symbol error value (e n, 0 ) 329 and passes it to the filter tap coefficient update unit (WUB) 34 or transmits a symbol value. ( (395), the remaining L -1 symbol determiner operates only in the 'symbol determination mode', and does not obtain a symbol error value but merely determines a transmission symbol value (396 to 398). do.
먼저, 등화기를 '훈련 모드'로 동작시킬 경우에는, 첫번째 심볼 결정부(33)의 스위치(327)가 아래로 움직임으로써 훈련심볼(Training Symbol)(Sn)(399)이 감산기(326)로 입력된다. 즉, 이 경우에는 훈련심볼(Training Symbol)이 심볼값으로 취해지는 것이다. 감산기(326)에서는 훈련심볼(Sn)과 심볼 결정기 입력값(yn,0)(328)으로부터 심볼 오류값(en, 0)(329)을 구한다.First, when the equalizer is operated in the 'training mode', the
한편, 등화기를 '심볼결정 모드'로 동작시킬 경우에는, 스위치(327)는 위로 움직임으로써 심볼 결정기(325)에서 구한 심볼값()(395)이 감산기(326)로 입력된다. 따라서, 감산기(326)에서는 심볼 결정기(325)에서 구한 심볼값()(395)과 심볼 결정기 입력값(yn,0)(328)으로부터 심볼 오류값(en, 0)(329)이 출력된다.On the other hand, when the equalizer is operated in the 'symbol determination mode', the
이하에서는 필터탭계수 갱신부(WUB)에 대하여 설명하기로 한다. 본 발명에 따른 병렬처리구조 등화기는 복잡도를 개선하기 위해, 기존의 등화기(도 2 참조)와 달리, 1개의 필터탭계수 갱신부(WUB)(34)만을 사용한다.Hereinafter, the filter tap coefficient update unit WUB will be described. In order to improve the complexity, the parallel processing structure equalizer according to the present invention uses only one filter tap coefficient updating unit (WUB) 34, unlike the conventional equalizer (see FIG. 2).
필터탭계수 갱신부(WUB)(34)는 N개의 곱셈기(350 내지 353), N개의 곱셈기(360 내지 363), N개의 D 플립플롭(D filp-flop)(380 내지 383), N개의 덧셈기(370 내지 373), N개의 비트수 조정기(385 내지 388)를 포함하여 이루어지며, 이들 각각에 대하여 설명하면, 다음과 같다.The filter tap coefficient updating unit (WUB) 34 includes
N개의 곱셈기(350 내지 353)는 첫번째 심볼 결정부(33)에서 구해진 심볼 오 류값(en, 0)(329)과 N개의 등화기 입력값(rn, rn-L, ... , rn-L(N-1))(301 내지 304)을 곱하는 기능을 수행하며, 곱셈기(360 내지 363)는 필터탭 계수를 매 심볼 구간마다 갱신하기 위해 곱셈기(350 내지 353)의 결과값과 스텝 크기(step size)()(365 내지 368)를 곱하는 연산을 수행한다. 이처럼 도 3에서의 곱셈기(360 내지 363)는 실제 구현시에는 오른쪽 혹은 왼쪽 쉬프트(shift) 연산을 수행하는 쉬프트(shift) 연산기가 될 것이다.The N multipliers 350 to 353 are symbol error values (e n, 0 ) 329 obtained from the first symbol determiner 33 and N equalizer input values (r n , r nL , ..., r nL). (N-1) multiplying (301 to 304), the multipliers (360 to 363) is a result of the multipliers (350 to 353) and step size (step) to update the filter tap coefficient every symbol interval size) ( Multiply by (365 to 368). As such, the
N개의 덧셈기(370 내지 373) 각각은 D 플립플롭(D filp-flop)(380 내지 383)에 저장되어 있는 이전의 필터탭 계수값과 해당 곱셈기(쉬프트 연산기)(360 내지 363)의 결과값을 더하여 새로운 필터탭 계수값을 얻는다. 여기서, D 플립플롭(D filp-flop)(380 내지 383)은 필터탭 계수값을 계속적으로 갱신하기 위해 그 결과값을 하나의 입력 심볼구간 동안 저장하는 기능을 수행한다. 그리고, 비트수 조정기(385 내지 388)는 필터탭 계수값의 비트수를 조정하는 기능을 수행한다.Each of the
상기와 같은 과정을 통하여 구해진 필터탭 계수값은 '다음 심볼'이 입력되는 경우, 필터부(FB)(32)에서 송신 심볼값을 결정하고 필터탭계수 갱신부(WUB)(34)에서 필터탭 계수값을 갱신하기 위해 재사용된다.When the 'next symbol' is input, the filter tap coefficient value obtained through the above process is determined by the filter unit (FB) 32, and the filter tap coefficient update unit (WUB) 34 determines the filter tap value. It is reused to update the count value.
도 4 는 본 발명에 따른 병렬처리구조 등화기에서의 필터탭 계수 적응 및 송신심볼 결정 방법에 대한 일실시예 흐름도로서, DS-CDMA UWB 모뎀 수신부에 적합한 병렬처리구조 등화기의 필터탭 계수를 적응(최적화)시키고 송신부에서 보낸 심볼값을 구하는 과정을 나타낸다. 즉, 등화기에서 한 개의 필터탭계수 갱신부(WUB)와 L 개의 필터부(FB)를 사용하여 심볼값을 결정하는 과정을 나타낸다.4 is a flowchart illustrating an embodiment of a method for adaptive filter tap coefficient adaptation and transmission symbol determination in a parallel processing structure equalizer according to the present invention, in which a filter tap coefficient of a parallel processing structure equalizer suitable for a DS-CDMA UWB modem receiver is adapted. (Optimization) shows the process of obtaining the symbol value sent from the transmitter. That is, the process of determining the symbol value by using one filter tap coefficient update unit WUB and L filter units FB in the equalizer.
먼저, 프리앰블(preamble) 전송기간 동안에는 등화기가 훈련모드(Training Mode)로 동작하며, 이때에는 훈련심볼(Training Symbol)이 사용된다(400). 즉, 훈련모드(Training Mode)에서는 첫번째 심볼 결정부(23)에 있는 스위치(327)가 아래로 스위칭됨으로써, 훈련심볼(Sn)(399)이 심볼값으로 감산기(326)에 입력된다.First, the equalizer operates in a training mode during a preamble transmission period, in which a training symbol is used (400). That is, the training mode is input to the (Training Mode) In the first symbol determining unit being a
훈련모드 기간동안에는, 필터탭계수 갱신부(WUB)(34)와 첫번째 필터부(FB)(32)만 동작시켜 필터탭 계수를 적응시키는데 사용하고, 나머지 L-1개의 필터부(FB)는 동작시키지 않는다(401). 또한, 첫번째 심볼 결정부(33)에서, 훈련심볼(Sn)(399)을 심볼값으로 취하고, 이 값과 첫번째 필터부(FB)(32)로부터 구한 심볼 결정기 입력값(yn,0)(328)으로부터 심볼 오류값(en,0)(329)을 추출하여 필터탭계수 갱신부(WUB)(34)로 전달한다(402). During the training mode, only the filter tap coefficient updating unit (WUB) 34 and the first filter unit (FB) 32 are operated to adapt the filter tap coefficients, and the remaining L- 1 filter units FB are operated. Do not let (401). Further, in the first symbol determiner 33, the training symbol (S n ) 399 is taken as a symbol value, and this value and the symbol determiner input value (y n, 0 ) obtained from the first filter unit (FB) 32 are obtained. The symbol error value (e n, 0 ) 329 is extracted from the
그러면, 필터탭계수 갱신부(WUB)(34)는 첫번째 필터부(FB)(32)로부터 전달받은 심볼 오류값(329)과 등화기 입력값(301 내지 304), 스텝 크기(step size)(365 내지 368)를 사용하여 필터탭 계수값을 갱신하고, 비트수 조정기(385 내지 388)를 거쳐 비트수를 최적화한 후, 첫번째 필터부(FB)(32)로 필터탭 계수값을 전달한다(403).Then, the filter tap coefficient updating unit (WUB) 34 receives the
그리고 나서, WUB 필터탭 계수가 충분히 수렴했는지 여부를 확인하여(410), 필터탭 계수가 충분히 수렴하였으면 등화기를 '심볼 결정모드'로 동작시키고(420), 그렇지 않으면 심볼 오류값을 추출하여 필터탭계수 갱신부(WUB)로 전달하고(402) 필터탭 계수를 갱신시키는(403) 과정을 반복한다. Then, it is checked whether the WUB filter tap coefficients have sufficiently converged (410). If the filter tap coefficients have sufficiently converged, the equalizer is operated in the 'symbol determination mode' (420). Otherwise, the symbol error value is extracted and the filter taps are extracted. The process of transmitting to the coefficient updating unit WUB (402) and updating the filter tap coefficients (403) is repeated.
여기서, 등화기 필터탭 계수의 수렴 여부는 심볼 결정부에서 구한 심볼 오류값(en,0)의 크기와 시뮬레이션을 통해 미리 구한 기준값(Threshold Value)의 크기를 비교하여 확인하는 방식, 또는 시뮬레이션을 통해 등화기 필터탭 계수가 충분히 수렴하는 시간(K)을 미리 계산한 후, 등화기 필터탭 계수를 적응시킨 시간이 미리 계산된 시간(K)을 초과하였는지를 확인하는 방식 등이 있다.Here, whether or not the equalizer filter tap coefficients are converged is determined by comparing the magnitude of the symbol error value (e n, 0 ) obtained by the symbol determiner with the magnitude of the threshold value previously obtained through the simulation, or a simulation. After calculating in advance the time (K) that the equalizer filter tap coefficients sufficiently converge, there is a method of checking whether or not the time for adapting the equalizer filter tap coefficients exceeds the previously calculated time (K).
본 발명에서는 프리앰블(preamble) 전송구간 동안 필터탭계수 갱신부(WUB)의 필터탭 계수값이 충분히 수렴한다고 가정하고, 프리앰블(preamble) 전송구간 동안에는 등화기가 '훈련모드'로 동작되도록 하고 데이터 프레임 전송구간 동안에는 등화기가 '심볼결정 모드'로 되게 한다. 따라서, 본 발명에서의 등화기 수렴 여부는 후자의 방식을 택하였으며, 등화기 필터탭 계수의 수렴시간에 맞게 프리앰블(preamble) 전송기간이 가변할 수 있도록 전체적인 구조를 설계하였다.In the present invention, it is assumed that the filter tap coefficient value of the filter tap coefficient updating unit (WUB) sufficiently converges during the preamble transmission period, and the equalizer is operated in the 'training mode' during the preamble transmission period and data frame transmission is performed. During the interval the equalizer is put into the 'symbol determination mode'. Therefore, in the present invention, the equalizer converges or not, and the overall scheme is designed so that the preamble transmission period can be varied according to the convergence time of the equalizer filter tap coefficients.
상기와 같은 훈련모드에서 최종적으로 갱신된 필터탭 계수는 심볼 결정 모드의 초기 필터탭계수로 사용된다.The filter tap coefficient finally updated in the above training mode is used as the initial filter tap coefficient in the symbol determination mode.
한편, 등화기 필터탭 계수가 수렴할 경우, 즉, 등화기가 데이터 프레임 전송모드로 동작하는 경우, 스위치(327)를 위로 스위칭하여 심볼 결정부(33)로부터 구한 심볼값(395)을 취하는 심볼결정 모드로 동작한다(420). 또한, 필터탭계수 갱신부(WUB)뿐만 아니라 L개의 필터부(FB)를 모두 동작시켜(421) 필터탭 계수를 적응시키고 심볼결정기 입력값을 구하는 기능을 수행하며, 첫번째 심볼 결정부에서 심볼 오류값(329)을 구하여 필터탭계수 갱신부(WUB)(34)로 전달한다. 이어서, L개의 병렬 심볼 결정부는 L개의 병렬 필터부(FB)로부터 각각 전달된 심볼 결정부 입력값을 이용하여 송신 심볼을 추정한 후, 그 추정된 송신 심볼을 비터비 복호기로 전달한다(423). On the other hand, when the equalizer filter tap coefficients converge, that is, when the equalizer operates in the data frame transmission mode, the symbol determination takes the
그리고, 첫번째 심볼 결정부(33)로부터 전달받은 심볼 오류값(329), 등화기 입력값(301 내지 304), 및 스텝 크기(step size)(365 내지 368)를 사용하여 필터탭 계수값을 갱신하고, 비트수 조정기(385 내지 388)를 거쳐 비트수를 최적화한 후, L개의 필터부(FB)로 필터탭 계수값을 전달한다(424).The filter tap coefficient value is updated by using the
다음으로, 데이터 프레임 전송이 완료되었는지 여부를 확인하여(430), 데이터 프레임 전송이 완료되었으면 등화기 동작을 종료하고, 그렇지 않으면 첫번째 심볼 결정부에서 심볼 오류값을 추출하여 필터탭계수 갱신부(WUB)로 전달하고(422), L개의 심볼 결정부에서 추정된 송신 심볼을 비터비 복호기로 전달하고(423), 필터탭 계수값을 갱신시키는(424) 과정을 반복한다.Next, it is checked whether the data frame transmission is completed (430). If the data frame transmission is completed, the equalizer operation is terminated. Otherwise, the symbol error value is extracted from the first symbol determination unit to update the filter tap coefficient (WUB). In
요컨대, 본 발명은, 상기와 같이 DS-CDMA UWB 모뎀 수신부에 적합한 병렬처리구조 등화기에 관한 것으로서, 프리앰블 전송기간 동안에는 훈련심볼을 사용하여 훈련모드(training mode)로 등화기를 동작시키고, 데이터 프레임 전송모드인 경우 심볼결정 모드로 등화기를 동작시켜서 도 4에 도시된 방식에 따라 송신부에서 보낸 심볼값을 구하는 것을 특징으로 한다.In short, the present invention relates to a parallel processing structure equalizer suitable for a DS-CDMA UWB modem receiver as described above, wherein the equalizer is operated in a training mode using a training symbol during a preamble transmission period, and a data frame transmission mode. In this case, the equalizer is operated in a symbol determination mode to obtain a symbol value sent from the transmitter according to the method shown in FIG.
상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 롬, 플로피 디스크, 하드 디스크, 광자기 디 스크 등)에 저장될 수 있다. 이러한 과정은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있으므로 더 이상 상세히 설명하지 않기로 한다.As described above, the method of the present invention may be implemented as a program and stored in a recording medium (CD-ROM, RAM, ROM, floppy disk, hard disk, magneto-optical disk, etc.) in a computer-readable form. Since this process can be easily implemented by those skilled in the art will not be described in more detail.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited by the drawings.
상기와 같은 본 발명은, 기존의 등화기 설계 방식에 비해 40%이상의 하드웨어 복잡도를 절감하고, 소모 전력도 현저히 절감할 수 있게 하는 효과가 있다.The present invention as described above has the effect of reducing the hardware complexity of 40% or more, and the power consumption significantly compared to the conventional equalizer design method.
즉, 본 발명은, L개의 필터탭계수 갱신부(WUB)와 L개의 필터부(FB)로 구성되어 기존의 등화기와 달리 1개의 필터탭계수 갱신부(WUB)와 L개의 필터부(FB)로 구성되어 있으며, 심볼 프리앰블(preamble) 전송 구간동안에는 훈련심볼을 사용하고 1개의 필터탭계수 갱신부(WUB)와 1개의 필터부(FB)를 동작시켜 등화기 필터탭을 수렴시키며, 데이터 전송 모드에서는 등화기의 동작을 심볼 결정모드로 전환하고 1개의 필터탭계수 갱신부(WUB)와 L개의 필터부(FB)를 모두 동작시켜 송신부에서 전달한 신호를 추정하게 함으로써 수신 시스템의 복잡도를 현저히 줄일 수 있으며, 이로 인하여 전력소모도 현저히 감소시키는 효과가 있다.That is, the present invention is composed of L filter tap coefficient updating units (WUB) and L filter units (FB), unlike the conventional equalizer, one filter tap coefficient updating unit (WUB) and L filter units (FB). During the symbol preamble transmission period, the training symbol is used and one filter tap coefficient update unit (WUB) and one filter unit (FB) are operated to converge the equalizer filter taps, and the data transmission mode Reduces the complexity of the receiving system by switching the equalizer operation to the symbol decision mode and operating both the filter tap coefficient updating unit (WUB) and the L filter units (FB) to estimate the signal transmitted from the transmitter. This has the effect of significantly reducing the power consumption.
이하, 본 발명에 따른 병렬처리구조 등화기(도 3, 4 참조)와 기존의 병렬처 리구조 등화기(도 2 참조)의 하드웨어 복잡도를 구체적으로 비교하면, 다음의 [표 1]과 같다.Hereinafter, the hardware complexity of the parallel processing structure equalizer (see FIGS. 3 and 4) and the conventional parallel processing structure equalizer (see FIG. 2) according to the present invention will be described in detail.
일반적으로 등화기에서 필터탭계수 갱신부(WUB)에서 사용되는 곱셈기의 비트수가 필터부(FB)에서 사용되는 곱셈기의 비트수보다 더 크게 설계하여 사용한다는 점을 감안한다면, 본 발명에 따른 등화기 구조는 기존의 등화기보다 40%이상 복잡도를 현저히 절감하는 효과가 있다. 또한 본 발명은 훈련모드에서 등화기를 동작시킬 때 필터부(FB)와 심볼 결정기를 각각 한개씩만 동작시키기 때문에, 소모 전력도 현저히 절감시키는 효과가 있다.In general, the equalizer according to the present invention is designed in that the number of bits of the multiplier used in the filter tap coefficient updating unit WUB is designed to be larger than the number of bits of the multiplier used in the filter unit FB. The structure significantly reduces the complexity by more than 40% compared to the conventional equalizer. In addition, since the present invention operates only one filter unit FB and one symbol determiner when the equalizer is operated in the training mode, power consumption is also significantly reduced.
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/635,937 US8009728B2 (en) | 2005-12-09 | 2006-12-08 | Parallel equalizer for DS-CDMA UWB system and method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20050121108 | 2005-12-09 | ||
KR1020050121108 | 2005-12-09 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100714452B1 true KR100714452B1 (en) | 2007-05-04 |
Family
ID=38269683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060059468A KR100714452B1 (en) | 2005-12-09 | 2006-06-29 | Parallel processing structured equalizer for ds-cdma uwb system, and its method |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100714452B1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950026276A (en) * | 1994-02-24 | 1995-09-18 | 배순훈 | Equalizer with shorter convergence time due to parallel processing of taps |
KR20050058372A (en) * | 2002-08-21 | 2005-06-16 | 퀄컴 인코포레이티드 | Communication receiver with virtual parallel equalizers |
-
2006
- 2006-06-29 KR KR1020060059468A patent/KR100714452B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950026276A (en) * | 1994-02-24 | 1995-09-18 | 배순훈 | Equalizer with shorter convergence time due to parallel processing of taps |
KR20050058372A (en) * | 2002-08-21 | 2005-06-16 | 퀄컴 인코포레이티드 | Communication receiver with virtual parallel equalizers |
Non-Patent Citations (2)
Title |
---|
1019950026276 |
1020050058372 |
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