KR100708860B1 - Plasma display device and driving method thereof - Google Patents

Plasma display device and driving method thereof Download PDF

Info

Publication number
KR100708860B1
KR100708860B1 KR1020050134207A KR20050134207A KR100708860B1 KR 100708860 B1 KR100708860 B1 KR 100708860B1 KR 1020050134207 A KR1020050134207 A KR 1020050134207A KR 20050134207 A KR20050134207 A KR 20050134207A KR 100708860 B1 KR100708860 B1 KR 100708860B1
Authority
KR
South Korea
Prior art keywords
voltage
address
electrodes
data
turned
Prior art date
Application number
KR1020050134207A
Other languages
Korean (ko)
Inventor
정제석
송영규
남현석
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020050134207A priority Critical patent/KR100708860B1/en
Application granted granted Critical
Publication of KR100708860B1 publication Critical patent/KR100708860B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/001—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection limiting speed of change of electric quantities, e.g. soft switching on or off
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/023—Power management, e.g. power saving using energy recovery or conservation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것으로, 어드레스 구동 회로에서, 전력 회수용 커패시터와 패널 커패시터 사이에 연결된 스위치가 턴온되는 시간을 조절한다. 따라서, 하드 스위칭에 의해 어드레스 전압이 상승 또는 하강할 때 소모되는 전력의 크기를 줄임으로써, 플라즈마 표시 장치의 소비 전력의 효율을 높일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display device and a driving method thereof, and in an address driving circuit, controls a time for turning on a switch connected between a power recovery capacitor and a panel capacitor. Therefore, the power consumption of the plasma display device can be increased by reducing the amount of power consumed when the address voltage rises or falls by hard switching.

플라즈마 표시 장치, 어드레스 전력, 어드레스 구동 회로, 데이터 변화량, 패널 커패시터 Plasma display device, address power, address driving circuit, data variation, panel capacitor

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}Plasma display device and driving method thereof {PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 평면도이다. 1 is a schematic plan view of a plasma display device according to an exemplary embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 어드레스 전극 구동부(300)를 나타낸 도면이다. 2 is a diagram illustrating an address electrode driver 300 according to an exemplary embodiment of the present invention.

도 3은 어드레스 전극에 인가되는 구동 파형을 생성하기 위한 어드레스 전력 회수 회로의 신호 타이밍을 나타낸 도면이다. 3 is a diagram illustrating signal timing of an address power recovery circuit for generating a drive waveform applied to an address electrode.

도 4a 내지 도 4d 는 각각 도 2의 어드레스 전력 회수 동작을 나타낸 도면이다. 4A to 4D are diagrams illustrating the address power recovery operation of FIG. 2, respectively.

도 5는 도 1에 도시된 제어부(200)의 동작을 나타낸 도면이다. 5 is a diagram illustrating an operation of the controller 200 illustrated in FIG. 1.

본 발명은 플라즈마 표시 장치에 관한 것으로, 특히 플라즈마 표시 장치의 어드레스 전력을 제어하는 방법 및 그 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display device, and more particularly, to a method and apparatus for controlling address power of a plasma display device.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 표시 패널은 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀(이하, "셀"이라 함)이 매트릭스 형태로 배열되어 있다.A plasma display device is a flat display device that displays characters or images by using plasma generated by gas discharge. The display panel may have tens to millions or more of discharge cells (hereinafter, referred to as "cells") depending on its size. Arranged in matrix form.

일반적으로 플라즈마 표시 장치는 1 프레임을 각각의 가중치를 가지는 복수의 서브필드로 나누고 이를 시분할 제어하여 계조를 구현한다. 각 서브필드는 어드레스 기간 및 유지 기간으로 이루어진다. 어드레스 기간은 어드레스 방전을 통하여 복수의 셀 중에서 켜질 셀과 켜지지 않을 셀을 구분하는 기간이다. 즉, 어드레스 기간에서는 복수의 주사 전극에 순차적으로 주사 펄스가 인가되고, 어드레스 전극에 어드레스 펄스가 인가된다. 이때, 주사 펄스와 어드레스 펄스가 동시에 인가된 셀에서 어드레스 방전이 일어난다. 유지 기간에서는 켜질 셀에서 해당 서브필드의 가중치에 대응하는 횟수만큼 유지 방전이 일어나서 화상이 표시된다.In general, the plasma display device divides one frame into a plurality of subfields having respective weights, and time-division controls them to implement gray scale. Each subfield consists of an address period and a sustain period. The address period is a period for distinguishing cells to be turned on from cells not to be turned on among the plurality of cells through address discharge. That is, in the address period, scan pulses are sequentially applied to the plurality of scan electrodes, and address pulses are applied to the address electrodes. At this time, address discharge occurs in a cell to which a scan pulse and an address pulse are simultaneously applied. In the sustain period, sustain discharge occurs as many times as the number corresponding to the weight of the corresponding subfield in the cell to be turned on to display an image.

한편, 켜질 셀과 켜지지 않을 셀을 구분하기 위해 어드레스 동작을 수행하는데 있어서, 어드레스 방전을 위한 전력 이외에 커패시턴스에 소정의 전압을 발생시키는 무효 전력이 많이 필요하다. 이때, 어드레스 전극에 어드레스 데이터를 인가하기 위한 스위치의 스위칭 회수가 많은 경우에는 더욱더 어드레스 전력이 소비된다. On the other hand, in performing an address operation to distinguish between a cell to be turned on and a cell not to be turned on, in addition to the power for address discharge, a lot of reactive power for generating a predetermined voltage in capacitance is required. At this time, when the number of switching of the switch for applying address data to the address electrode is large, the address power is consumed even more.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 어드레스 소비 전력의 효율을 높이는 플라즈마 표시 장치 및 그 구동 방법을 제공하기 위한 것이다. Accordingly, an object of the present invention is to solve the above-mentioned problems and to provide a plasma display device and a driving method thereof for improving the efficiency of address power consumption.

상기한 목적을 달성하기 위한 본 발명의 한 특징에 따르면, 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 복수의 어드레스 전극; 제1 전압을 공급하는 제1 전원과 상기 복수의 어드레스 전극 사이에 각각 연결되어 있으며, 대응하는 어드레스 전극에 온 데이터가 인가되는 경우에 턴온되는 복수의 제1 스위치; 상기 제1 전압과 다른 제2 전압을 공급하는 제2 전원과 상기 복수의 어드레스 전극 사이에 각각 연결되어 있으며, 대응하는 어드레스 전극에 오프 데이터가 인가되는 경우에 턴온되는 복수의 제2 스위치; 전력 회수용 전원과 상기 복수의 어드레스 전극 사이에 각각 연결되어 있으며, 대응하는 어드레스 전극의 데이터가 변경될 때, 제1 기간 동안 턴온된 후 턴오프되는 복수의 제3 스위치; 및 적어도 하나의 서브필드 동안 상기 복수의 어드레스 전극에 인가될 데이터의 변화량이 임계값보다 클 때의 상기 제1 기간의 길이를 상기 임계값보다 작을 때의 상기 제1 기간의 길이보다 길게 설정하는 제어부를 포함한다.According to one aspect of the present invention for achieving the above object, there is provided a plasma display device. The plasma display device includes a plurality of address electrodes; A plurality of first switches connected between a first power supply for supplying a first voltage and the plurality of address electrodes, respectively, and turned on when on data is applied to a corresponding address electrode; A plurality of second switches connected between a second power supply for supplying a second voltage different from the first voltage and the plurality of address electrodes, respectively, and turned on when off data is applied to a corresponding address electrode; A plurality of third switches connected between a power recovery power source and the plurality of address electrodes, each of which is turned on for a first period and then turned off when data of a corresponding address electrode is changed; And a controller configured to set the length of the first period when the amount of change of data to be applied to the plurality of address electrodes during the at least one subfield is greater than a threshold value to be longer than the length of the first period when the threshold value is smaller than the threshold value. It includes.

본 발명의 다른 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극; 상기 복수의 제1 전극에 교차하는 방향으로 형성되어 있는 복수의 제2 전극; 상기 복수의 제1 전극과 상기 복수의 제2 전극이 교차하는 영역에 각각 형성되어 있는 복수의 방전 셀; 상기 복수의 제1 전극에 선택적으로 주사 펄스를 인가하는 제1 구동부; 상기 주사 펄스가 인가되는 제1 전극에 형성되는 복수의 방전 셀 중 켜질 방전 셀의 제2 전극에 제1 전압을 인가하고 켜지지 않을 방전 셀의 제2 전극에 제2 전압을 인가하는 제2 구동부; 상기 복수의 제2 전극과 전력 회수용 전원 사이에 각각 연결되어 각각 대응하는 제2 전극의 전압이 변경될 때 턴온되는 복수의 제1 스위치; 상기 복수의 제1 스위치가 턴온되는 총 횟수가 제1 횟수인 서브필드에서의 상기 복수의 제1 스위치의 턴온 시간을 상기 제1 횟수보다 적은 제2 횟수인 서브필드에서의 상기 턴온 시간보다 길게 설정하는 제어부를 포함한다.According to another aspect of the present invention, a plasma display device includes a plurality of first electrodes; A plurality of second electrodes formed in a direction crossing the plurality of first electrodes; A plurality of discharge cells respectively formed in regions where the plurality of first electrodes and the plurality of second electrodes cross each other; A first driver selectively applying a scan pulse to the plurality of first electrodes; A second driver configured to apply a first voltage to a second electrode of a discharge cell to be turned on and to apply a second voltage to a second electrode of a discharge cell not to be turned on among a plurality of discharge cells formed at the first electrode to which the scan pulse is applied; A plurality of first switches respectively connected between the plurality of second electrodes and a power recovery power source and turned on when the voltages of the corresponding second electrodes are changed; The turn-on time of the plurality of first switches in the subfield in which the total number of times the plurality of first switches are turned on is a first number is set longer than the turn-on time in the subfield that is a second number less than the first number. It includes a control unit.

본 발명의 다른 특징에 따르면, 복수의 어드레스 전극, 상기 각 어드레스 전극에 형성되어 있는 복수의 방전 셀, 커패시터 및 상기 커패시터와 상기 복수의 어드레스 전극 사이에 각각 연결되어 있는 복수의 스위치를 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 상기 복수의 어드레스 전극에 각각 온 데이터 또는 오프 데이터를 인가하는 단계; 상기 복수의 어드레스 전극 중 직전에 인가된 데이터와 현재 인가될 데이터가 다른 어드레스 전극에 연결된 상기 스위치를 제1 기간동안 턴온한 후 턴오프하는 단계; 및 적어도 하나의 서브필드 동안 상기 어드레스 전극에 인가될 데이터의 변화량이 임계값보다 클 때의 상기 제1 기간의 길이를 상기 임계값보다 작을 때의 상기 제1 기간의 길이보다 길게 설정하는 단계를 포함한다.According to another feature of the present invention, a plasma display includes a plurality of address electrodes, a plurality of discharge cells formed on each address electrode, a capacitor, and a plurality of switches connected between the capacitors and the plurality of address electrodes, respectively. A method of driving an apparatus is provided. The driving method includes applying on data or off data to the plurality of address electrodes, respectively; Turning on and then turning off the switch connected to another address electrode to which data to be immediately applied and data to be applied immediately before the plurality of address electrodes are applied; And setting the length of the first period when the amount of change of data to be applied to the address electrode during at least one subfield is greater than a threshold is greater than the length of the first period when the threshold is less than the threshold. do.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였 다. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. A plasma display device and a driving method thereof according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 평면도이다. 1 is a schematic plan view of a plasma display device according to an exemplary embodiment of the present invention.

도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.As shown in FIG. 1, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, a controller 200, an address electrode driver 300, a scan electrode driver 400, and a sustain electrode driver 500. It includes.

플라즈마 표시 패널(100)은 세로 방향으로 뻗어 있는 복수의 어드레스 전극(A1∼Am), 그리고 가로 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1∼Xn) 및 주사 전극(Y1∼Yn)을 포함한다. 유지 전극(X1∼Xn)은 각 주사 전극(Y1∼Yn)에 대응해서 형성되어 있다. 이때, 어드레스 전극(A1∼Am)과 유지 및 주사 전극(X1∼Xn, Y1∼Yn)의 교차부에 있는 방전 공간이 방전 셀을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.The plasma display panel 100 includes a plurality of address electrodes A1 to Am extending in the vertical direction, and a plurality of sustain electrodes X1 to Xn and scan electrodes Y1 to Yn extending in pairs in the horizontal direction. Include. The sustain electrodes X1 to Xn are formed corresponding to the scan electrodes Y1 to Yn. At this time, the discharge space at the intersection of the address electrodes A1 to Am and the sustain and scan electrodes X1 to Xn and Y1 to Yn forms a discharge cell. The structure of the plasma display panel 100 is an example, and a panel having another structure to which the driving waveform described below may be applied may also be applied to the present invention.

제어부(200)는 외부로부터 영상신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동되도록 제어하며, 이 서브필드의 가중치의 조합에 의해 계조가 표현된다. The controller 200 receives an image signal from the outside and outputs an address electrode driving control signal, a sustain electrode driving control signal, and a scan electrode driving control signal. The controller 200 controls to drive a frame by dividing a frame into a plurality of subfields, and the gray level is expressed by a combination of weights of the subfields.

어드레스 전극 구동부(300)는 제어부(200)로부터 어드레스 전극 구동 제어신 호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.The address electrode driver 300 receives an address electrode driving control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode.

주사 전극 구동부(400)는 제어부(200)로부터 주사 전극 구동 제어 신호를 수신하여 주사 전극에 구동 전압을 인가한다.The scan electrode driver 400 receives a scan electrode driving control signal from the controller 200 and applies a driving voltage to the scan electrode.

유지 전극 구동부(500)는 제어부(200)로부터 유지 전극 구동 제어 신호를 수신하여 유지 전극에 구동 전압을 인가한다.The sustain electrode driver 500 receives the sustain electrode driving control signal from the controller 200 and applies a driving voltage to the sustain electrode.

도 2는 본 발명의 실시예에 따른 어드레스 전극 구동부(300)를 나타낸 도면이다. 2 is a diagram illustrating an address electrode driver 300 according to an exemplary embodiment of the present invention.

도 2에 도시한 바와 같이, 어드레스 전극 구동부(300)는 복수의 어드레스 전극에 각각 연결되는 복수의 어드레스 구동 회로(310)와 전력 회수용 커패시터(C1)를 포함한다. 도 2에서는 설명의 편의상 하나의 어드레스 전극에 연결되어 있는 어드레스 구동 회로(310)만을 도시하였으며, 어드레스 전극과 주사 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 그리고 복수의 어드레스 구동 회로(310) 중에서 소정 개수의 어드레스 구동 회로는 하나의 집적 회로(integrated circuit,IC) 형태로 제작될 수 있다.As shown in FIG. 2, the address electrode driver 300 includes a plurality of address driving circuits 310 and power recovery capacitors C1 connected to the plurality of address electrodes, respectively. In FIG. 2, only an address driving circuit 310 connected to one address electrode is illustrated for convenience of description, and a capacitive component formed by the address electrode and the scan electrode is illustrated as a panel capacitor Cp. A predetermined number of address driving circuits among the plurality of address driving circuits 310 may be manufactured in the form of one integrated circuit (IC).

그리고 각 어드레스 구동 회로(310)는 스위치(S1, S2, S3)를 포함한다. 도 2에서는 스위치(S1. S2, S3)를 각각 전계 효과 트랜지스터, 절연 게이트 바이폴라 트랜지스터 등으로 형성할 수 있다. 이때, 트랜지스터에는 각각 바디 다이오드가 형성될 수 있다. 그리고 스위치(S3)에 바디 다이오드가 형성되는 경우에는 바디 다이오드로 인한 경로를 차단하기 위해 스위치(S3)를 백투백 형태로 연결된 트랜지스 터들로 형성할 수도 있다.Each address driving circuit 310 includes switches S1, S2, and S3. In FIG. 2, the switches S1, S2, and S3 may be formed of a field effect transistor, an insulated gate bipolar transistor, or the like, respectively. In this case, body diodes may be formed in the transistors. When the body diode is formed in the switch S3, the switch S3 may be formed of transistors connected in a back-to-back form to block a path caused by the body diode.

스위치(S1)는 어드레스 전압(Va)을 공급하는 Va 전원과 패널 커패시터(Cp)의 어드레스 전극 사이에 연결되어 있다. 스위치(S2)는 어드레스 전압보다 낮은 전압을 공급하는 전원(도 2에서는 접지 전압을 공급하는 접지단)과 패널 커패시터(Cp)의 어드레스 전극 사이에 연결되어 있다.The switch S1 is connected between the Va power supply for supplying the address voltage Va and the address electrode of the panel capacitor Cp. The switch S2 is connected between a power supply for supplying a voltage lower than the address voltage (a ground terminal for supplying a ground voltage in FIG. 2) and an address electrode of the panel capacitor Cp.

한편, 어드레스 전극에 온 데이터가 인가되는 경우. 스위치(S1)를 턴온시키는 신호가 스위치(S1)의 제어 단자로 입력되고, 오프 데이터가 인가되는 경우, 스위치(S2)를 턴온시키는 신호가 스위치(S1)의 제어 단자로 입력된다. 또한, 스위치(S3)는 패널 커패시터(Cp)의 어드레스 전극과 전력 회수용 커패시터(C1) 사이에 연결되어 있다. On the other hand, when on data is applied to the address electrode. A signal for turning on the switch S1 is input to the control terminal of the switch S1, and when off data is applied, a signal for turning on the switch S2 is input to the control terminal of the switch S1. In addition, the switch S3 is connected between the address electrode of the panel capacitor Cp and the power recovery capacitor C1.

그리고 적어도 하나의 커패시터(C1)가 복수의 어드레스 전극(A1~Am)에 공통으로 연결될 수도 있으며, 소정 개수의 어드레스 전극마다 별개의 커패시터(C1)가 연결될 수도 있다. 이때, 커패시터(C1)의 크기가 패널 커패시터(Cp)에 비해서 커서, 스위치(S3)가 턴온될 때, 패널 커패시터(Cp)에서 충전 또는 방전되는 전류에 의한 커패시터(C1)의 전압 변화가 작은 것으로 가정한다. 그리고 커패시터(C1)는 Va 전압과 0V 사이의 전압, 특히 Va/2 전압 근처의 전압을 공급하는 것으로 가정한다.At least one capacitor C1 may be commonly connected to the plurality of address electrodes A1 to Am, and a separate capacitor C1 may be connected to each predetermined number of address electrodes. At this time, since the size of the capacitor C1 is larger than that of the panel capacitor Cp, when the switch S3 is turned on, the voltage change of the capacitor C1 due to the current charged or discharged in the panel capacitor Cp is small. Assume In addition, it is assumed that capacitor C1 supplies a voltage between Va voltage and 0V, especially a voltage near Va / 2 voltage.

다음으로, 도 2의 어드레스 전극 구동부(300)의 동작에 대해서 도 3, 도 4a 내지 도 4d를 참조하여 상세하게 설명한다.Next, the operation of the address electrode driver 300 of FIG. 2 will be described in detail with reference to FIGS. 3 and 4A to 4D.

도 3은 어드레스 전극(A)에 인가되는 구동 파형을 생성하기 위한 어드레스 구동 회로(310)의 신호 타이밍을 나타낸 도면이며, 도 4a 내지 도 4d 는 각각 도 2의 어드레스 전극 구동부(300)의 어드레스 전력 회수 동작을 나타낸 도면이다. 3 is a diagram illustrating signal timing of an address driving circuit 310 for generating a driving waveform applied to the address electrode A, and FIGS. 4A to 4D are address power of the address electrode driver 300 of FIG. 2, respectively. It is a figure which shows the collection | recovery operation.

한편, 도 3에 나타낸 구동 파형은 도 3과 같이 데이터가 1에서 0, 0에서 1로 어드레스 데이터량이 계속 변화하는 도트 패턴을 가지는 것으로 가정하였다.Meanwhile, it is assumed that the driving waveform shown in FIG. 3 has a dot pattern in which data continuously changes from 1 to 0 and 0 to 1 as shown in FIG. 3.

먼저 모드 1(M1)이 시작되기 전에, 스위치(S2)가 턴온되어 어드레스 전극(A)에 오프 데이터 신호가 인가되어 있다고 가정한다.First, before the mode 1 M1 starts, it is assumed that the switch S2 is turned on so that an off data signal is applied to the address electrode A. FIG.

도 3 및 도 4a 를 보면, 모드 1(M1) 에서는 스위치(S2)가 턴오프되고, 스위치(S3)가 턴온되어, 도 4a 에 나타낸 바와 같이, 전력 회수용 커패시터(C1), 스위치(S3) 및 패널 커패시터(Cp)의 경로(①)를 형성한다. 이때 경로(①)에 의해 전력 회수용 커패시터(C1)에 충전되었던 전압이 패널 커패시터(Cp)로 충전되어, 패널 커패시터(Cp)의 전압은 0V 에서 Va/2 전압 근처까지 증가한다. 이때, 어드레스 전극 구동부(300)는 전력 회수용 커패시터(C1)와 패널 커패시터(Cp) 사이에 인덕터를 포함하지 않아, 공진을 일으키지 않으므로, 최대한으로 전압을 상승시키더라도 Va/2 전압까지만 상승하게 된다.3 and 4A, in mode 1 M1, the switch S2 is turned off, the switch S3 is turned on, and as shown in FIG. 4A, the power recovery capacitor C1 and the switch S3. And a path 1 of the panel capacitor Cp. At this time, the voltage charged in the power recovery capacitor C1 by the path ① is charged to the panel capacitor Cp, so that the voltage of the panel capacitor Cp increases from 0V to near the Va / 2 voltage. In this case, the address electrode driver 300 does not include an inductor between the power recovery capacitor C1 and the panel capacitor Cp, and thus does not cause resonance, so that the address electrode driver 300 only rises to the Va / 2 voltage even when the voltage is increased to the maximum. .

다음, 모드 2(M2)에서 스위치(S3)가 턴오프되고, 스위치(S1)가 턴온되어, 도 4b 에 나타낸 바와 같이, Va 전원, 스위치(S1) 및 패널 커패시터(Cp)의 경로(②)가 형성된다. 따라서, 경로(②)를 통해 패널 커패시터(Cp)의 어드레스 전극(A)에는 하드 스위칭에 의해 Va 전압이 인가된다.Next, in mode 2 (M2), the switch S3 is turned off and the switch S1 is turned on, as shown in FIG. 4B, the path (2) of the Va power source, the switch S1 and the panel capacitor Cp. Is formed. Therefore, Va voltage is applied to the address electrode A of the panel capacitor Cp by hard switching through the path ②.

다음, 모드 3(M3)에서 스위치(S1)가 턴오프되고, 스위치(S3)가 턴온되어, 도 4c 에 나타낸 바와 같이, 패널 커패시터(Cp), 스위치(S3) 및 전력 회수용 커패시터 (C1)의 경로(③)가 형성된다. 이때 경로(③)에 의해 패널 커패시터(Cp)에 충전되었던 전압이 전력 회수용 커패시터(C1)로 회수되어, 패널 커패시터(Cp)의 전압은 Va 에서 Va/2 전압 근처까지 감소한다. 이때, 전압을 하강할 때와 마찬가지로 어드레스 전극 구동부(300)는 전력 회수용 커패시터(C1)와 패널 커패시터(Cp) 사이에 인덕터를 포함하지 않아, 공진을 일으키지 않으므로, 최대한으로 하강시키더라도 Va/2 전압까지만 하강하게 된다.Next, in the mode 3 M3, the switch S1 is turned off and the switch S3 is turned on, as shown in FIG. 4C, the panel capacitor Cp, the switch S3 and the power recovery capacitor C1. The path (③) is formed. At this time, the voltage charged to the panel capacitor Cp by the path ③ is recovered to the power recovery capacitor C1, so that the voltage of the panel capacitor Cp decreases from Va to near the Va / 2 voltage. At this time, the address electrode driver 300 does not include an inductor between the power recovery capacitor C1 and the panel capacitor Cp as in the case of a voltage drop, and thus does not cause resonance. Only voltage drops.

다음, 모드 4(M4)에서 스위치(S3)가 턴오프되고, 스위치(S2)가 턴온되어, 도 4d 에 나타낸 바와 같이, 패널 커패시터(Cp), 스위치(S2) 및 접지 전원의 경로(④)를 형성한다. 따라서, 경로(④)를 통해 패널 커패시터(Cp)의 어드레스 전극(A)에는 하드 스위칭에 의해 0V 전압이 인가된다.Next, in mode 4 (M4), switch S3 is turned off, switch S2 is turned on, and as shown in FIG. 4D, the path ④ of panel capacitor Cp, switch S2 and ground power source. To form. Accordingly, the 0 V voltage is applied to the address electrode A of the panel capacitor Cp through the hard path ④ by hard switching.

이와 같이, 모드 1(M1)은 무효 소비 전력을 전력 회수용 커패시터(C1)로부터 패널 커패시터(Cp)에 공급하는 기간이며, 모드 3(M3)은 무효 소비 전력을 패널 커패시터(Cp)로부터 전력 회수용 커패시터(C1)로 다시 회수하는 기간이다. 또한 모드 2(M2)는 스위치(S1)의 하드 스위칭(Hard switching)을 통해 패널 커패시터(Cp)의 어드레스 전극(A)의 전압을 Va 전압으로 상승시키는 기간이며, 모드 4(M4)는 스위치(S2)의 하드 스위칭을 통해 어드레스 전극(A)의 전압을 0V로 하강시키는 기간이다. As described above, mode 1 (M1) is a period in which reactive power is supplied from the power recovery capacitor (C1) to the panel capacitor (Cp), and mode 3 (M3) is a power cycle from the panel capacitor (Cp). It is a period of recovery to the accommodating capacitor C1 again. In addition, mode 2 (M2) is a period of raising the voltage of the address electrode (A) of the panel capacitor (Cp) to Va voltage through hard switching of the switch (S1), mode 4 (M4) is a switch ( This is a period of decreasing the voltage of the address electrode A to 0V through hard switching of S2).

한편, 도 4의 모드 1(M1)에서 어드레스 전극(A)의 전압이 상승하는데 걸리는 시간(Tr)과 모드 3(M3)에서 어드레스 전극(A)의 전압이 하강하는데 걸리는 시간(Tf)은 일반적으로 온 저항과 패널 커패시터(Cp)의 크기에 비례한다.On the other hand, the time Tr for the voltage of the address electrode A to rise in the mode 1 (M1) of FIG. 4 and the time Tf for the voltage of the address electrode A to fall in the mode 3 (M3) are generally general. This is proportional to the on-resistance and the size of the panel capacitor (Cp).

즉, 어드레스 전력 회수 동작에 의해 어드레스 전극(A)의 전압이 상승 또는 하강하는데 걸리는 시간(Tr,Tf)은 다음의 수학식 1에 나타낸 바와 같이 스위치(Y3)의 양단의 온 저항(Rds)과 데이터가 변경되는 패널 커패시터(Cp)의 크기의 곱인 시정수(τ)에 의해 결정된다.That is, the time (Tr, Tf) taken for the voltage of the address electrode A to rise or fall by the address power recovery operation is equal to the on-resistance (Rds) of both ends of the switch Y3 as shown in the following equation (1). It is determined by the time constant τ, which is the product of the size of the panel capacitor Cp whose data is changed.

Figure 112005078052461-pat00001
Figure 112005078052461-pat00001

이때, 스위치(S3) 양단의 온 저항(Rds)은 고정된 값이므로, 어드레스 전력 회수 동작에 의해 어드레스 전극(A)의 전압이 상승 또는 하강하는데 걸리는 시간(Tr,Tf)은 패널 커패시터(Cp)에 의해서 결정된다.At this time, since the on resistance Rds across the switch S3 is a fixed value, the time (Tr, Tf) taken for the voltage of the address electrode A to rise or fall by the address power recovery operation is determined by the panel capacitor Cp. Determined by

그런데, 패널 커패시터(Cp)의 크기는 어드레스 데이터의 변화량에 비례한다. 즉, 어드레스 데이터의 변화량에 비례하여 패널 커패시터(Cp)의 크기가 변하므로, 어드레스 전극(A)의 전압이 상승 또는 하강하는데 걸리는 시간(Tr,Tf)은 어드레스 데이터의 변화량에 의해 결정된다.However, the size of the panel capacitor Cp is proportional to the amount of change in the address data. That is, since the size of the panel capacitor Cp changes in proportion to the change amount of the address data, the time Tr and Tf for the voltage of the address electrode A to rise or fall is determined by the change amount of the address data.

이때, 스위치(S3)가 턴온되는 시간이 고정되어 있을 경우, 커패시터(C1)의 충방전량이 달라질 수 있으므로, 어드레스 전력 회수 동작에 의하여 어드레스 전극(A)의 전압이 상승 또는 하강하는데 걸리는 시간이 달라질 수 있다.In this case, when the time for which the switch S3 is turned on is fixed, the charge / discharge amount of the capacitor C1 may vary, so that the time taken for the voltage of the address electrode A to rise or fall by the address power recovery operation varies. Can be.

따라서, 전력 회수의 효율성을 증가시키기 위하여, 본 발명의 실시예에 따른 제어부(200)에서는 도 5와 같이, 스위치(S3)가 턴온되는 시간을 조절한다.Therefore, in order to increase the efficiency of power recovery, the controller 200 according to the embodiment of the present invention adjusts the time that the switch S3 is turned on as shown in FIG. 5.

도 5는 도 1에 도시된 제어부(200)의 동작을 나타낸 도면이다. 5 is a diagram illustrating an operation of the controller 200 illustrated in FIG. 1.

도 5에 나타낸 바와 같이, 제어부(200)는 입력된 영상 데이터를 이용하여 서브필드 별로 어드레스 데이터 변화량을 측정한다(S210~S220).As shown in FIG. 5, the controller 200 measures an amount of change of address data for each subfield using the input image data (S210 to S220).

즉, 제어부(200)는 서브필드마다 각 어드레스 전극에 순차적으로 상기 온 데이터 또는 상기 오프 데이터를 대응시키며, 적어도 하나의 서브필드 동안 상기 각 어드레스 전극에 순차적으로 대응되는 데이터 중에서 인접한 두 데이터의 차이의 총합을 계산한다. 이와 같은 방법으로 얻은 총합을 복수의 어드레스 전극에 대해서 합산하여 어드레스 데이터의 변화량을 구하여, 소정의 임계값과 비교한다(S230).That is, the controller 200 sequentially associates the on data or the off data with each address electrode for each subfield, and the control unit 200 performs the difference between two adjacent data among the data sequentially corresponding to the address electrodes during at least one subfield. Calculate the total. The sum obtained in this manner is added to a plurality of address electrodes to obtain a change amount of address data, and the comparison is made with a predetermined threshold value (S230).

이때, 측정된 서브필드별 어드레스 데이터 변화량의 총합이 임계값보다 클 경우, 스위치(S3)의 턴온 시간을 T1 시간으로 설정하는 제어 신호가 인가되고, 임계값보다 작을 경우, 턴온 시간을 T1 보다 짧은 T2 시간으로 설정하는 제어 신호가 인가된다(S240, S250). At this time, if the total sum of the change amount of the address data for each subfield is larger than the threshold value, a control signal for setting the turn-on time of the switch S3 to T1 time is applied, and if it is smaller than the threshold value, the turn-on time is shorter than T1. The control signal set to the time T2 is applied (S240, S250).

이때, 임계값은 반드시 하나일 필요는 없으며, 임계값을 여러 개 사용하는 경우, 서브필드별 어드레스 데이터 변화량에 따라서 스위치(S3)가 턴온되는 시간을 더욱 다양하게 설정할 수 있다.In this case, the threshold value does not necessarily need to be one, and when a plurality of threshold values are used, the time for which the switch S3 is turned on may be more variously set according to the change amount of address data for each subfield.

이때, T1 시간은 해당하는 서브필드에서 어드레스 데이터 변화량의 총합에 대해, 어드레스 전력 회수 동작에 의하여 어드레스 전극(A)의 전압이 상승 또는 하강하는데 걸리는 시간(Tr,Tf)보다 길도록 설정된다.At this time, the T1 time is set to be longer than the time (Tr, Tf) taken for the voltage of the address electrode A to rise or fall by the address power recovery operation with respect to the sum of the change amounts of the address data in the corresponding subfield.

즉, 서브필드별 어드레스 데이터 변화량의 총합이 임계값보다 크다는 것은, 어드레스 전극(A)의 전압이 상승 또는 하강하는데 걸리는 시간(Tr,Tf)이 스위치 (S3)가 턴온되어 있는 시간보다 오래 걸린다는 것을 의미하므로, 스위치(S3)가 턴온되는 시간을 T1 시간까지 늘림으로써, 어드레스 전력 회수 동작에 의해 어드레스 전극(A)의 전압이 Va/2 전압 근처까지 완전히 상승 또는 하강하도록 한다.That is, the sum of the change amount of the address data for each subfield is larger than the threshold means that the time (Tr, Tf) for the voltage of the address electrode A to rise or fall takes longer than the time for which the switch S3 is turned on. Therefore, by increasing the time that the switch S3 is turned on to T1 time, the voltage of the address electrode A is raised or lowered to near the Va / 2 voltage by the address power recovery operation.

반면, 서브필드별 어드레스 데이터 변화량의 총합이 임계값보다 작다는 것은, 어드레스 전극(A)의 전압이 상승 또는 하강하는데 걸리는 시간(Tr,Tf)이 스위치(S3)가 턴온되어 있는 시간보다 짧게 걸린다는 것을 의미하므로, 어드레스 전극(A)의 전압이 Va/2 전압 근처까지 완전히 상승 또는 하강하게 된다. 따라서, T2 시간은 T1 시간보다 짧고, 어드레스 전력 회수 동작을 할 수 있는 최소 스위치 턴온시간보다는 길도록 설정된다.On the other hand, if the sum of the change amounts of the address data for each subfield is smaller than the threshold value, the time (Tr, Tf) taken for the voltage of the address electrode A to rise or fall takes shorter than the time for which the switch S3 is turned on. Therefore, the voltage of the address electrode A is fully raised or lowered to near the Va / 2 voltage. Therefore, the T2 time is set to be shorter than the T1 time and longer than the minimum switch turn-on time capable of performing the address power recovery operation.

이와 같이, 스위치(S3)가 턴온되는 시간을 조절함으로써, 최대한 하드 스위칭에 의한 어드레스 소비 전력의 소모를 줄임으로써, 플라즈마 표시 장치의 전체 소비 전력을 줄일 수 있다.As such, by adjusting the time for which the switch S3 is turned on, the total power consumption of the plasma display device can be reduced by reducing the power consumption of the address by hard switching as much as possible.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the invention defined in the following claims are also provided. It belongs to the scope of rights.

이상에서 설명한 바와 같이, 본 발명에 따르면, 어드레스 구동 회로에있어서, 어드레스 전력 회수 동작을 일으키는 시간을 조절함으로써, 어드레스 전력 회수 효율을 높여, 플라즈마 표시 장치의 구동시에 무효 소비 전력을 줄일 수 있다.As described above, according to the present invention, by adjusting the time for causing the address power recovery operation in the address driving circuit, the address power recovery efficiency can be increased, and the reactive power consumption can be reduced when the plasma display device is driven.

Claims (13)

복수의 어드레스 전극; A plurality of address electrodes; 제1 전압을 공급하는 제1 전원과 상기 복수의 어드레스 전극 사이에 각각 연결되어 있으며, 대응하는 어드레스 전극에 온 데이터가 인가되는 경우에 턴온되는 복수의 제1 스위치;A plurality of first switches connected between a first power supply for supplying a first voltage and the plurality of address electrodes, respectively, and turned on when on data is applied to a corresponding address electrode; 상기 제1 전압과 다른 제2 전압을 공급하는 제2 전원과 상기 복수의 어드레스 전극 사이에 각각 연결되어 있으며, 대응하는 어드레스 전극에 오프 데이터가 인가되는 경우에 턴온되는 복수의 제2 스위치;A plurality of second switches connected between a second power supply for supplying a second voltage different from the first voltage and the plurality of address electrodes, respectively, and turned on when off data is applied to a corresponding address electrode; 전력 회수용 전원과 상기 복수의 어드레스 전극 사이에 각각 연결되어 있으며, 대응하는 어드레스 전극의 데이터가 변경될 때, 제1 기간 동안 턴온된 후 턴오프되는 복수의 제3 스위치; 및A plurality of third switches connected between a power recovery power source and the plurality of address electrodes, each of which is turned on for a first period and then turned off when data of a corresponding address electrode is changed; And 적어도 하나의 서브필드 동안 상기 복수의 어드레스 전극에 인가될 데이터의 변화량이 임계값보다 클 때의 상기 제1 기간의 길이를 상기 임계값보다 작을 때의 상기 제1 기간의 길이보다 길게 설정하는 제어부를 포함하는 플라즈마 표시 장치.A controller configured to set the length of the first period when the amount of change of data to be applied to the plurality of address electrodes during the at least one subfield is greater than the threshold is longer than the length of the first period when the threshold value is smaller than the threshold value; Plasma display device comprising. 제1항에 있어서,The method of claim 1, 상기 제1 전압은 상기 제2 전압보다 높으며,The first voltage is higher than the second voltage, 상기 제1 기간 전에 턴온되어 있는 상기 제1 스위치에 연결되어 있는 상기 어드레스 전극의 전압은 상기 제1 기간 동안 상기 제3 스위치의 턴온에 의해 감소 하며,The voltage of the address electrode connected to the first switch turned on before the first period is reduced by the turn on of the third switch during the first period, 상기 제1 기간 전에 턴온되어 있는 상기 제2 스위치에 연결되어 있는 상기 어드레스 전극의 전압은 상기 제1 기간 동안 상기 제3 스위치의 턴온에 의해 증가하는 플라즈마 표시 장치.And a voltage of the address electrode connected to the second switch turned on before the first period increases by turning on the third switch during the first period. 제2항에 있어서,The method of claim 2, 상기 전력 회수용 전원은 상기 제1 전압과 상기 제2 전압 사이에 해당하는 제3 전압을 충전하고 있는 적어도 하나의 커패시터를 포함하는 플라즈마 표시 장치.The power recovery power supply includes at least one capacitor charged with a third voltage corresponding to the first voltage and the second voltage. 제3항에 있어서,The method of claim 3, 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.And the second voltage is a ground voltage. 제1항에 있어서,The method of claim 1, 상기 임계값은 복수개인 플라즈마 표시 장치.And a plurality of thresholds. 제1항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 5, 상기 제어부는 서브필드마다 각 어드레스 전극에 순차적으로 상기 온 데이터 또는 상기 오프 데이터를 대응시키며,The controller sequentially associates the on data or the off data with each address electrode for each subfield. 상기 적어도 하나의 서브필드 동안 상기 각 어드레스 전극에 순차적으로 대 응되는 데이터 중에서 인접한 두 데이터의 차이의 총합을 계산하고, 상기 총합을 상기 복수의 어드레스 전극에 대해서 합산하여 상기 데이터의 변화량을 계산하는 플라즈마 표시 장치.A plasma for calculating a total of a difference between two adjacent data among data corresponding to each address electrode sequentially during the at least one subfield, and adding the total to the plurality of address electrodes to calculate a change amount of the data Display device. 복수의 제1 전극; A plurality of first electrodes; 상기 복수의 제1 전극에 교차하는 방향으로 형성되어 있는 복수의 제2 전극;A plurality of second electrodes formed in a direction crossing the plurality of first electrodes; 상기 복수의 제1 전극과 상기 복수의 제2 전극이 교차하는 영역에 각각 형성되어 있는 복수의 방전 셀;A plurality of discharge cells respectively formed in regions where the plurality of first electrodes and the plurality of second electrodes cross each other; 상기 복수의 제1 전극에 선택적으로 주사 펄스를 인가하는 제1 구동부;A first driver selectively applying a scan pulse to the plurality of first electrodes; 상기 주사 펄스가 인가되는 제1 전극에 형성되는 복수의 방전 셀 중 켜질 방전 셀의 제2 전극에 제1 전압을 인가하고 켜지지 않을 방전 셀의 제2 전극에 제2 전압을 인가하는 제2 구동부;A second driver configured to apply a first voltage to a second electrode of a discharge cell to be turned on and to apply a second voltage to a second electrode of a discharge cell not to be turned on among a plurality of discharge cells formed at the first electrode to which the scan pulse is applied; 상기 복수의 제2 전극과 전력 회수용 전원 사이에 각각 연결되어 각각 대응하는 제2 전극의 전압이 변경될 때 턴온되는 복수의 제1 스위치;A plurality of first switches respectively connected between the plurality of second electrodes and a power recovery power source and turned on when the voltages of the corresponding second electrodes are changed; 상기 복수의 제1 스위치가 턴온되는 총 횟수가 제1 횟수인 서브필드에서의 상기 복수의 제1 스위치의 턴온 시간을 상기 제1 횟수보다 적은 제2 횟수인 서브필드에서의 상기 턴온 시간보다 길게 설정하는 제어부를 포함하는 플라즈마 표시 장치.The turn-on time of the plurality of first switches in the subfield in which the total number of times the plurality of first switches are turned on is a first number is set longer than the turn-on time in the subfield that is a second number less than the first number. A plasma display device comprising a control unit. 제7항에 있어서,The method of claim 7, wherein 턴온되는 상기 제1 스위치에 연결된 제2 전극의 전압은 상기 제1 전압과 상기 제2 전압의 사이에 해당하는 제3 전압으로 변경되는 플라즈마 표시 장치.The voltage of the second electrode connected to the first switch to be turned on is changed to a third voltage corresponding to the first voltage and the second voltage. 제8항에 있어서,The method of claim 8, 상기 복수의 제2 전극과 상기 제1 전압을 공급하는 제1 전원 사이에 각각 연결되어, 턴온시에 각각 대응하는 제2 전극에 상기 제1 전압을 인가하는 복수의 제2 스위치,A plurality of second switches connected between the plurality of second electrodes and a first power supply for supplying the first voltage, respectively, for applying the first voltage to corresponding second electrodes when turned on; 상기 복수의 제2 전극과 상기 제2 전압을 공급하는 제2 전원 사이에 각각 연결되어, 턴온시에 각각 대응하는 제2 전극에 상기 제2 전압을 인가하는 복수의 제3 스위치를 더 포함하는 플라즈마 표시 장치.A plurality of third switches connected between the plurality of second electrodes and a second power supply for supplying the second voltage, respectively, for applying the second voltage to corresponding second electrodes at turn-on; Display device. 제8항에 있어서,The method of claim 8, 상기 전력 회수용 전원은 상기 제1 전압과 상기 제2 전압 사이에 해당하는 제5 전압을 충전하고 있는 적어도 하나의 커패시터를 포함하는 플라즈마 표시 장치.The power recovery power supply includes at least one capacitor charged with a fifth voltage corresponding to the first voltage and the second voltage. 제10항에 있어서,The method of claim 10, 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.And the second voltage is a ground voltage. 복수의 어드레스 전극, 상기 각 어드레스 전극에 형성되어 있는 복수의 방전 셀, 커패시터 및 상기 커패시터와 상기 복수의 어드레스 전극 사이에 각각 연결되어 있는 복수의 스위치를 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,A method of driving a plasma display device comprising a plurality of address electrodes, a plurality of discharge cells formed on each address electrode, a capacitor, and a plurality of switches connected between the capacitors and the plurality of address electrodes, respectively. 상기 복수의 어드레스 전극에 각각 온 데이터 또는 오프 데이터를 인가하는 단계;Applying on data or off data to the plurality of address electrodes, respectively; 상기 복수의 어드레스 전극 중 직전에 인가된 데이터와 현재 인가될 데이터가 다른 어드레스 전극에 연결된 상기 스위치를 제1 기간동안 턴온한 후 턴오프하는 단계; 및Turning on and then turning off the switch connected to another address electrode to which data to be immediately applied and data to be currently applied among the plurality of address electrodes are connected for a first period; And 적어도 하나의 서브필드 동안 상기 어드레스 전극에 인가될 데이터의 변화량이 임계값보다 클 때의 상기 제1 기간의 길이를 상기 임계값보다 작을 때의 상기 제1 기간의 길이보다 길게 설정하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.Setting the length of the first period when the amount of change of data to be applied to the address electrode for at least one subfield is greater than a threshold is longer than the length of the first period when the threshold is less than the threshold value; A method of driving a plasma display device. 제12항에 있어서,The method of claim 12, 상기 데이터의 변화량은, 서브필드마다 각 어드레스 전극에 순차적으로 상기 온 데이터 또는 상기 오프 데이터를 대응시키며, 상기 적어도 하나의 서브필드 동안 상기 각 어드레스 전극에 순차적으로 대응되는 데이터 중에서 인접한 두 데이터의 차이의 총합을 계산하고, 상기 총합을 상기 복수의 어드레스 전극에 대해서 합산하여 얻는 플라즈마 표시 장치의 구동 방법.The amount of change of the data corresponds to the on data or the off data sequentially to each address electrode for each subfield, and the difference between two adjacent data among the data corresponding to each address electrode sequentially during the at least one subfield. A driving method of a plasma display device, which calculates a total and adds the total to the plurality of address electrodes.
KR1020050134207A 2005-12-29 2005-12-29 Plasma display device and driving method thereof KR100708860B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134207A KR100708860B1 (en) 2005-12-29 2005-12-29 Plasma display device and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134207A KR100708860B1 (en) 2005-12-29 2005-12-29 Plasma display device and driving method thereof

Publications (1)

Publication Number Publication Date
KR100708860B1 true KR100708860B1 (en) 2007-04-17

Family

ID=38181668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134207A KR100708860B1 (en) 2005-12-29 2005-12-29 Plasma display device and driving method thereof

Country Status (1)

Country Link
KR (1) KR100708860B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001005423A (en) * 1999-06-24 2001-01-12 Matsushita Electric Ind Co Ltd Method of driving plasma display panel
KR20020005691A (en) * 1999-05-07 2002-01-17 와다 아끼히로 Exhaust emission control device of internal combustion engine
KR20030001769A (en) 2001-06-27 2003-01-08 엘지전자 주식회사 Method of Driving Plasma Display Panel
KR20040047558A (en) 2002-11-28 2004-06-05 후지츠 히다찌 플라즈마 디스플레이 리미티드 Capacitive load drive recovery circuit, capacitive load drive circuit and plasma display apparatus using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020005691A (en) * 1999-05-07 2002-01-17 와다 아끼히로 Exhaust emission control device of internal combustion engine
JP2001005423A (en) * 1999-06-24 2001-01-12 Matsushita Electric Ind Co Ltd Method of driving plasma display panel
KR20030001769A (en) 2001-06-27 2003-01-08 엘지전자 주식회사 Method of Driving Plasma Display Panel
KR20040047558A (en) 2002-11-28 2004-06-05 후지츠 히다찌 플라즈마 디스플레이 리미티드 Capacitive load drive recovery circuit, capacitive load drive circuit and plasma display apparatus using the same

Similar Documents

Publication Publication Date Title
KR100551051B1 (en) Driving apparatus of plasma display panel and plasma display device
KR100739640B1 (en) Plasma display device and driving device thereof
KR20080040145A (en) Plasma display and driving method thereof
KR100831010B1 (en) Plasma display and control method thereof
KR100708860B1 (en) Plasma display device and driving method thereof
KR100830977B1 (en) Plasma display and voltage generator thereof
KR100831015B1 (en) Plasma display device and driving method thereof
KR100831018B1 (en) Plasma display and control method thereof
KR100839373B1 (en) Plasma display device and driving method thereof
KR100670183B1 (en) Plasma display device and driving method thereof
KR20080033776A (en) Plasma display device and driving method thereof
KR100830992B1 (en) Plasma display device and driving method thereof
KR100786876B1 (en) Plasma display and driving method thereof
KR101056437B1 (en) Plasma display
KR100823481B1 (en) Plasma display device and voltage generator thereof
KR100778455B1 (en) Plasma display device and driving apparatus thereof
KR20090050690A (en) Plasma display device and driving apparatus thereof
KR100869809B1 (en) Plasma display
KR100778510B1 (en) Plasma display device and driving method thereof
KR20090014793A (en) Plasma display and driving method thereof
WO2010058447A1 (en) Plasma display device
KR100824846B1 (en) Plasma display device and driving method thereof
KR20090119199A (en) Plasma display and driving method thereof
KR100749491B1 (en) Driving method of plasma display to reduce power consumption
KR100649191B1 (en) Plasma display device and driving method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee