KR100705249B1 - Leadframe for manufacturing semiconductor package - Google Patents
Leadframe for manufacturing semiconductor package Download PDFInfo
- Publication number
- KR100705249B1 KR100705249B1 KR1020000073053A KR20000073053A KR100705249B1 KR 100705249 B1 KR100705249 B1 KR 100705249B1 KR 1020000073053 A KR1020000073053 A KR 1020000073053A KR 20000073053 A KR20000073053 A KR 20000073053A KR 100705249 B1 KR100705249 B1 KR 100705249B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor package
- line
- lead
- singulation
- lead frame
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은 반도체 패키지 제조용 리드프레임에 관한 것으로서, 종래에 몰딩공정후 싱귤레이션 공정시, 코너쪽에 타이바와 함께 커팅되는 몰딩수지면이 커팅수단에 의하여 중복 커팅되어, 뜯기거나 단락됨에 따라 반도체 패키지의 불량을 초래하던 점을 해결하기 위하여, 반도체 패키지의 싱귤레이션 공정시, 코너쪽 싱귤레이션 라인을 따라 타이바와 몰딩수지면을 1차 커팅한 후, X축 및 Y축의 싱귤레이션 라인을 따라 2차 커팅시, 1차 커팅된 몰딩수지면에 커팅수단이 닿지 않도록 하여, 코너쪽 몰딩수지면의 탈락과 흡집을 방지할 수 있도록 한 구조의 반도체 패키지 제조용 리드프레임을 제공하고자 한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame for manufacturing a semiconductor package. In the past, in a singulation process after a molding process, a molding resin surface which is cut together with a tie bar at a corner thereof is cut by the cutting means, and thus defects in the semiconductor package are caused by tearing or short circuit. To solve this problem, during the singulation process of the semiconductor package, first cut the tie bar and the molding surface along the corner singulation line, and then cut the second along the singulation lines of the X and Y axes. The present invention is to provide a lead frame for manufacturing a semiconductor package having a structure to prevent the cutting means from contacting the first cut molding resin surface, thereby preventing the corner molding resin surface from falling off and collecting.
리드프레임, 연장부, 싱귤레이션, 커팅수단, 리드, 내부리드, 외부리드Lead frame, extension, singulation, cutting means, lead, inner lead, outer lead
Description
도 1은 본 발명에 따른 반도체 패키지 제조용 리드프레임의 일실시예를 나타내는 저면도,1 is a bottom view showing an embodiment of a lead frame for manufacturing a semiconductor package according to the present invention;
도 2a,2b는 도 1의 리드프레임을 이용하여 제조된 반도체 패키지를 싱귤레이션하는 공정을 나타내는 평면도 및 저면도,2A and 2B are plan and bottom views illustrating a process of singulating a semiconductor package manufactured using the lead frame of FIG. 1;
도 3a,3b는 도 1의 리드프레임을 이용하여 반도체 패키지를 제조함에 있어서, 싱귤레이션 공정을 마친 상태를 나타내는 사시도,3A and 3B are perspective views illustrating a state in which a singulation process is completed in manufacturing a semiconductor package using the lead frame of FIG. 1;
도 4은 본 발명에 따른 반도체 패키지 제조용 리드프레임의 다른 실시예를 나타내는 저면도,Figure 4 is a bottom view showing another embodiment of a lead frame for manufacturing a semiconductor package according to the present invention,
도 5a,5b는 도 3의 리드프레임을 이용하여 제조된 반도체 패키지의 싱귤레이션 공정을 나타내는 평면도 및 저면도,5A and 5B are plan and bottom views illustrating a singulation process of a semiconductor package manufactured using the lead frame of FIG. 3;
도 6a,6b는 도 4의 리드프레임을 이용하여 반도체 패키지를 제조함에 있어서, 싱귤레이션 공정을 마친 상태를 나타내는 사시도,6A and 6B are perspective views illustrating a state in which a singulation process is completed in manufacturing a semiconductor package using the lead frame of FIG. 4;
도 7은 종래의 리드프레임 구조를 나타내는 저면도,7 is a bottom view showing a conventional lead frame structure,
도 8a,8b는 종래의 리드프레임을 이용하여 제조된 반도체 패키지를 싱귤레이 션하는 공정을 나타내는 평면도 및 저면도,8A and 8B are plan and bottom views illustrating a process of singulating a semiconductor package manufactured using a conventional lead frame;
도 9a,9b는 싱귤레이션 공정을 마친, 종래의 반도체 패키지를 나타내는 사시도.9A and 9B are perspective views showing a conventional semiconductor package after a singulation process.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 리드프레임 12 : 리드10: lead frame 12: lead
14 : 내부리드 16 : 외부리드14: inside lead 16: outside lead
18 : 연장부 20 : 타이바18: extension 20: tie bar
22 : 칩탑재판 24 : 사이드레일22: chip mounting plate 24: side rail
26 : 댐바 28 : 수지26: dam bar 28: resin
30 : 커팅수단 T : 상부몰딩라인30: cutting means T: upper molding line
P : 반도체 패키지 라인 및 싱귤레이션 라인P: semiconductor package line and singulation line
HE : 하프에칭
HE: Half Etching
본 발명은 반도체 패키지 제조용 리드프레임에 관한 것으로서, 더욱 상세하게는 리드프레임의 타이바와 인접한 리드의 구조를 개선하여, 싱귤레이션 공정시 커팅수단에 의한 코너쪽 몰딩수지면의 손상을 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임에 관한 것이다. The present invention relates to a lead frame for manufacturing a semiconductor package, and more particularly, to improve a structure of a lead adjacent to a tie bar of a lead frame, thereby preventing a damage to a corner molding resin surface by a cutting means during a singulation process. The present invention relates to a lead frame for manufacturing a package.
통상적으로 반도체 패키지 제조용 리드프레임은 폭과 두께 그리고 길이, 반도체 패키지 영역의 면적, 리드의 길이, 칩탑재판의 면적등을 달리하여 여러가지 형태로 제작되고 있고 개발중에 있다.In general, a lead frame for manufacturing a semiconductor package is manufactured in various forms by varying a width and a thickness and a length, an area of a semiconductor package region, a lead length, and an area of a chip mounting plate.
상기와 같이 제작되는 리드프레임중 소위 마이크로 리드프레임이라 하여, 반도체 패키지 영역을 임의적인 설계에 따라 3×4, 4×4, 4×5등의 매트릭스 배열이 되도록 제작하고 있는 바, 이 리드프레임의 구조를 첨부한 도 7을 참조로 간략히 설명하면 다음과 같다.Among the lead frames manufactured as described above, the so-called micro lead frames are manufactured so that the semiconductor package region is arranged in a matrix arrangement of 3x4, 4x4, 4x5, etc. according to an arbitrary design. Briefly described with reference to Figure 7 attached the structure as follows.
상기 리드프레임(10)은 크게 외곽 골격을 이루는 사이드 레일(24)과, 반도체 칩이 실장되는 칩탑재판(22)과, 상기 칩탑재판(22)의 각 사방 코너와 상기 사이드레일(24)간을 일체로 연결하면서 칩탑재판(22)을 잡아주는 타이바(20)와, 상기 사이드레일(24)의 각 안쪽면에 일체로 성형되어 그 끝단이 칩탑재판(22)의 사방면에 인접되게 위치되는 다수의 리드(12)와, 이 리드(12)간을 연결하며 리드의 흔들림 방지와 몰딩시 수지의 외부흐름을 차단하는 댐바(26)로 구성되어 있다.The
첨부한 도 7에서 도면부호 "T"는 상부 몰딩라인을, "P"는 반도체 패키지 영역 라인을 나타내는 바, 상기 반도체 패키지 영역 라인(P)을 기준으로 상기 리드의 구조를 세분화시켜 보다 상세하게 설명하면 다음과 같다.In FIG. 7, reference numeral “T” denotes an upper molding line and “P” denotes a semiconductor package region line, and the structure of the lead is further described in detail based on the semiconductor package region line P. FIG. Is as follows.
상기 반도체 패키지 영역라인(P)을 기준으로 사이드레일(24)쪽에 일체로 연결된 바깥쪽 부분은 외부리드(16)이고, 안쪽 부분은 내부리드(14)로서, 이 내부리드(14)의 안쪽 저면은 하프에칭(HE)으로 처리되어 있다.The outer portion integrally connected to the
또한, 상기 내부리드(14)의 하프에칭되지 않은 저면은 반도체 패키지 몰딩공 정후 외부로 노출되는 랜드면이 되고, 상기 상부 몰딩라인(T)과 반도체 패키지 영역라인(P) 사이의 내부리드(14) 상면도 외부로 노출되는 랜드면이 된다.In addition, the bottom surface, which is not half-etched, of the
여기서 상기 칩탑재판과 타이바의 구조에 대하여 보다 상세하게 설명하면 다음과 같다.Herein, the structure of the chip mounting plate and the tie bar will be described in more detail.
상기 칩탑재판(22)의 사방 테두리 저면이 하프에칭(HE) 처리되어 있고, 중앙 저면은 하프에칭 처리되지 않아 몰딩공정후 외부로 노출되어, 반도체 칩에서 발생되는 열을 방출하는 역할을 하게 된다.The bottom edges of the
또한, 상기 타이바(20)는 상부몰딩라인(T)에서 칩탑재판(22)까지의 길이만큼 그 저면이 하프에칭(HE) 처리되어 있고, 상부몰딩라인(T)과 반도체 패키지 영역라인(P) 사이의 저면은 하프에칭 처리되지 않아 몰딩공정후 외부로 노출된다.In addition, the bottom of the
여기서, 상기와 같은 구조로 이루어진 종래의 리드프레임을 이용하여, 반도체 패키지를 제조하는 공정을 순서대로 설명하면 다음과 같다.Here, a process of manufacturing a semiconductor package using a conventional lead frame having the above structure will be described below in order.
먼저, 상기 리드프레임(10)의 칩탑재판(22)에 반도체 칩을 부착하는 공정과, 내부리드(14)의 본드핑거와 반도체 칩의 본딩패드간을 와이어로 본딩하는 공정과, 상기 반도체 칩과 와이어와 내부리드(14)등을 외부로부터 보호하기 위하여 수지(28)로 몰딩하는 공정과, 상기 외부리드(16)를 반도체 패키지 영역라인(P)을 따라 싱귤레이션하는 공정등을 거쳐, 첨부한 도 9a,9b에 도시한 바와 같은 구조의 반도체 패키지(100)로 제조된다.First, a process of attaching a semiconductor chip to the
상기 몰딩공정에 있어서, 첨부한 도 8a, 8b에 도시한 바와 같이 댐바(26)의 안쪽으로 수지(28)가 채워지게 되면, 상기 칩탑재판(22)의 저면과 하프에칭되지 않 은 내부리드(14)의 저면이 외부로 노출되고, 상부몰딩라인(T)과 반도체 패키지 영역라인(P) 사이에 채워지는 수지(28)는 각 내부리드(14)의 사이 공간에만 채워지게 된다.In the molding step, when the
그에따라, 상술한 바와 같이 내부리드(14)의 하프에칭되지 않은 저면이 입출력 단자용 랜드로서 외부로 노출되고, 상기 상부 몰딩라인(T)과 반도체 패키지 영역라인(P) 사이의 내부리드(14) 상면도 외부로 노출되는 랜드면이 된다.Accordingly, as described above, the bottom surface, which is not half-etched, of the
이때, 상기 반도체 패키지 영역라인(P)은 싱귤레이션 라인이 된다.In this case, the semiconductor package region line P becomes a singulation line.
여기서 상기 몰딩공정후에 실시되는 싱귤레이션 공정과 그에따른 문제점을 첨부한 도 8a,8b에 의거하여 상세하게 설명한다.Herein, the singulation process performed after the molding process and the problems thereof will be described in detail with reference to FIGS. 8A and 8B.
상기 싱귤레이션 라인을 따라 커팅수단(30)을 사용하여 낱개의 반도체 패키지로 싱귤레이션하는 공정에 있어서, 첨부한 도 8a,8b에 도시한 바와 같이, 먼저 코너쪽 싱귤레이션라인(P)을 따라 타이바(20)와, 타이바(20)의 주변 몰딩수지(28)면을 1차 커팅하고, 다음으로 X축과 Y축의 싱귤레이션 라인(P)을 따라 상기 외부리드(16)와, 외부리드(16) 사이의 몰딩수지(28)면을 2차로 커팅함으로써, 첨부한 도 9a,9b에 도시한 반도체 패키지(100)로 싱귤레이션된다.In the process of singulating into a single semiconductor package using the cutting means 30 along the singulation line, as shown in FIGS. 8A and 8B, first, a tie along the corner side singulation line P is used. First cutting the
이때, 상기 싱귤레이션 라인(P)의 코너쪽 라인과, X축 또는 Y축라인이 서로 둔각을 이루면서 싱귤레이션되는 바, 이 둔각을 이루는 부분의 몰딩수지(28)면이 커팅수단(30)에 의하여 중복 커팅되어, 뜯기거나 단락되는 문제점이 발생되었다.At this time, the corner line of the singulation line (P) and the X-axis or Y-axis line is singulated while forming an obtuse angle with each other, the molding resin 28 surface of the obtuse portion is formed on the cutting means (30) Thereby, the problem is that the overlapped cutting, tearing or short circuit.
좀 더 상세하게는, 상기 코너쪽 싱귤레이션 라인을 따라 타이바와 그 주변의 몰딩수지면을 1차 커팅하고, 다음으로 X축과 Y축의 싱귤레이션 라인을 따라 다수의 외부리드와 그 주변의 몰딩수지면을 2차 커팅하게 되는 바, 1차 커팅시에 커팅된 몰딩수지면의 양끝부분이 2차 커팅시에 중복 커팅되는 충격으로 뜯겨지거나 탈락되어, 반도체 패키지의 불량을 초래하는 문제점이 있었다.More specifically, the first cutting of the tie bar and the molding surface around the corner along the corner side singulation line, and then the plurality of external leads and the molding surface around the X-axis and Y-axis along the singulation line When the second cut is performed, both ends of the molding resin surface cut during the first cutting are broken or dropped due to the impact of the double cut during the second cutting, resulting in a defect of the semiconductor package.
이와 같은 문제점을 야기시키는 다른 이유로는 상기 반도체 패키지의 코너 부분은 리드프레임의 타이바와 몰딩수지가 서로 인위적인 힘에 의하여 결합된 상태로서, 상기 타이바와 인접된 리드간의 거리가 멀기 때문에 타이바와 몰딩수지간의 결합력이 약한 구조를 이루고 있기 때문에 발생하게 된다.Another reason for causing such a problem is that the corner portion of the semiconductor package is a state in which the tie bars of the lead frame and the molding resin are coupled to each other by an artificial force, and thus the distance between the tie bars and the molding resin is long because the distance between the tie bars and the adjacent leads is far. This occurs because the bonding force is a weak structure.
즉, 서로 가깝게 인접된 다수의 리드와 몰딩수지가 결합된 상태인 패키지의 측면 부분보다 구조적으로 취약하여, 싱귤레이션 수단등과 같은 외부의 충격에 상기 타이바와 결합된 몰딩수지가 쉽게 떨어지게 된다.
That is, the structural resin is weaker than the side portion of the package in which a plurality of leads and molding resins adjacent to each other are coupled to each other, so that the molding resin combined with the tie bar is easily separated from external shocks such as singulation means.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 반도체 패키지의 싱귤레이션 공정시, 코너쪽 싱귤레이션 라인을 따라 타이바와 몰딩수지면을 1차 커팅후, X축 및 Y축의 싱귤레이션 라인을 따라 2차 커팅시, 1차 커팅된 몰딩수지면에 커팅수단이 닿지 않도록 하여, 코너쪽 몰딩수지면의 탈락과 흡집을 방지할 수 있도록 한 구조의 반도체 패키지 제조용 리드프레임을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problems, the present invention, during the singulation process of the semiconductor package, after first cutting the tie bar and the molding resin along the corner side singulation line, along the singulation lines of the X-axis and Y-axis It is an object of the present invention to provide a lead frame for manufacturing a semiconductor package having a structure that prevents the cutting means from contacting the first cut molding resin surface to prevent the dropping and collection of the corner molding resin surface.
이하, 본 발명을 첨부도면을 참조로 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
상기한 목적을 달성하기 위한 본 발명은: 외곽 골격을 이루는 사이드 레일과, 반도체 칩이 실장되는 칩탑재판과, 상기 칩탑재판의 각 구석과 상기 사이드레일에 일체로 연결되어 칩탑재판을 잡아주는 타이바와, 상기 사이드레일의 각 안쪽면에 일체로 성형되어 상기 칩탑재판의 사방면에 인접되게 위치되는 다수의 리드로 구성된 반도체 패키지 제조용 리드프레임에 있어서,
상기 다수의 리드중 타이바의 양쪽에 바로 인접된 각 리드의 일측에 타이바쪽으로 연장되되 타이바에 닿지 않을 정도로 연장된 연장부를 일체로 형성한 것을 특징으로 하는 반도체 패키지 제조용 리드프레임를 제공한다.The present invention for achieving the above object: a side rail forming an outer skeleton, a chip mounting plate on which a semiconductor chip is mounted, and each corner of the chip mounting plate and the side rails integrally connected to hold a chip mounting plate In the lead frame for manufacturing a semiconductor package comprising a tie bar and a plurality of leads integrally formed on each inner surface of the side rail and positioned adjacent to four sides of the chip mounting plate,
It provides a lead frame for manufacturing a semiconductor package, characterized in that the extension portion is formed integrally extending to the tie bar on one side of each lead immediately adjacent to both sides of the tie bar so as not to touch the tie bar.
삭제delete
특히, 상기 연장부는 싱귤레이션 라인의 코너쪽 라인과 X축 또는 Y축 라인이 서로 둔각을 이루는 부분이 포함되도록 형성된 것을 특징으로 한다.In particular, the extension portion is characterized in that it is formed so that the corner line of the singulation line and the X-axis or Y-axis line includes an obtuse angle.
바람직한 구현예로서, 상기 연장부의 저면은 하프에칭 처리된다.In a preferred embodiment, the bottom of the extension is half etched.
여기서 본 발명의 실시예를 첨부한 도면에 의거하여 더욱 상세하게 설명하면 다음과 같다.Hereinafter, the embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도 1은 본 발명에 따른 반도체 패키지 제조용 리드프레임의 일실시예를 나타내는 저면도이고, 도 2a,2b는 도 1의 리드프레임을 이용하여 제조된 반도체 패키지의 싱귤레이션 공정을 나타내는 평면도 및 저면도이다.1 is a bottom view illustrating an embodiment of a lead frame for manufacturing a semiconductor package according to the present invention, and FIGS. 2A and 2B are plan and bottom views illustrating a singulation process of a semiconductor package manufactured using the lead frame of FIG. 1. It is also.
상기 리드프레임(10)은 4×4등의 배열을 이루고 있는 반도체 패키지 영역이 다시 일방향으로 연속 배열된 스트립 구조를 이루고 있지만, 도 1에는 하나의 반도체 패키지 영역만을 도시하여 보여주고 있다.
Although the
상기 각 반도체 패키지 영역은 도 1에 도시한 바와 같이, 골격을 이루는 사이드레일(24)과, 반도체 칩이 실장되는 칩탑재판(22)과, 상기 칩탑재판(22)의 각 코너와 상기 사이드레일(24)간을 일체로 연결하면서 칩탑재판(22)을 잡아주는 타이바(20)와, 상기 사이드레일(24)의 각 안쪽면에 일체로 성형되어 그 끝단이 상기 칩탑재판(22)의 사방면에 인접되게 위치되는 다수의 리드(12)로 구성되어 있다.As shown in FIG. 1, each of the semiconductor package regions includes a
특히, 상기 리드(12)는 첨부한 도 1에 나타낸 바와 같이, 반도체 패키지 영역라인(P)을 기준으로 하여, 사이드레일(24)쪽에 일체로 연결된 바깥쪽 부분은 외부리드(16)이고, 안쪽 부분은 내부리드(14)로서, 이 내부리드(14)의 안쪽 저면은 하프에칭(HE)으로 처리되어 있다.Particularly, as shown in FIG. 1, the
또한, 상기 칩탑재판(22)의 사방 테두리 저면이 하프에칭 처리되어 있고, 상기 타이바(20)는 상부몰딩라인(T)에서 칩탑재판(22)까지 길이만큼 그 저면이 하프에칭 처리되어 있다.In addition, the bottom edge of the four-sided edge of the
여기서, 상기 타이바(20)와 인접된 리드(12)의 일면에 타이바(20)쪽으로 그 면적을 증대시킨 연장부(18)를 일체로 형성하되, 이 연장부(18)의 형상은 제한되지 않고, 첨부한 도 1 및 도 2에서 보는 바와 같이 싱귤레이션 라인(P)의 코너쪽 라인과 X축 및 Y축 라인이 서로 둔각을 이루며 만나는 지점이 포함되는 형상으로 형성하는 것이 바람직하다.
즉, 상기 연장부(18)는 타이바(20)쪽으로 면적이 증대되는 구조로 연장되며 형성되되, 싱귤레이션 라인(P)의 코너쪽 라인과 X축 및 Y축 라인이 서로 둔각을 이루며 만나는 지점까지 연장되는 형상으로 형성된다.Here, the
That is, the
여기서, 상기와 같은 구조로 이루어진 본 발명의 리드프레임을 이용하여 반도체 패키지 제조공정을 설명하되, 몰딩공정과 싱귤레이션 공정을 위주로 설명하면 다음과 같다. Here, the semiconductor package manufacturing process will be described using the lead frame of the present invention having the structure as described above, with reference to the molding process and the singulation process as follows.
상기 칩탑재판(22)에 반도체 칩을 부착하는 공정과, 반도체 칩의 본딩패드와 상기 인너리드의 본드핑거간을 와이어로 본딩하는 공정과, 상기 반도체 칩과 와이어와, 칩탑재판(22)등을 몰딩하는 공정을 진행하게 되면, 도 2a에 도시한 바와 같이 댐바(26)의 안쪽으로 수지(28)가 채워지게 되고, 이때 상기 칩탑재판(22)의 저면과 하프에칭되지 않은 내부리드(14)의 저면이 외부로 노출되고, 상부몰딩라인(T)과 반도체 패키지 영역라인(P) 사이에 채워지는 수지(28)는 각 내부리드(14)의 사이공간에만 채워지게 된다.Attaching a semiconductor chip to the
그에따라, 상술한 바와 같이 내부리드(14)의 하프에칭되지 않은 저면이 입출력 단자용 랜드로서 외부로 노출되고, 상기 상부 몰딩라인(T)과 반도체 패키지 영역라인(P)사이의 내부리드(14) 상면도 도 2b에 나타낸 바와 같이 외부로 노출되는 랜드면이 된다.Accordingly, as described above, the bottom surface, which is not half-etched, of the
특히, 상기 리드(12)의 연장부(18) 상하면도 외부로 노출된 상태가 된다. In particular, the upper and lower surfaces of the
이때, 상기 반도체 패키지 영역라인(P)은 낱개의 반도체 패키지로 소잉하는 싱귤레이션 라인(P)과 동일한 라인이다.At this time, the semiconductor package region line P is the same line as the singulation line P sawing into individual semiconductor packages.
다음으로, 상기 싱귤레이션 라인(P)을 따라 커팅수단(30)을 사용하여 싱귤레이션을 진행하게 되는 바, 상기 커팅수단(30)이 싱귤레이션 라인(P)의 코너쪽 라인을 따라 먼저 1차 커팅하게 되고, X축 및 Y축의 싱귤레이션 라인을 따라 2차 커팅을 하게 된다.Next, the singulation is performed by using the cutting means 30 along the singulation line P. The cutting means 30 firstly follows the line on the corner of the singulation line P. A second cut is made along the singulation lines of the X and Y axes.
그 결과로, 상기 1차 커팅시 코너쪽의 타이바(20)와, 이 타이바(20) 양쪽의 몰딩수지(28)면과, 상기 타이바(20)와 인접된 리드(12)의 연장부(18) 일부가 1차로 커팅되고, 상기 2차 커팅시에는 다수의 외부리드(16)와, 상기 1차 커팅된 연장부(18)의 나머지 부분이 커팅되어짐으로써, 도 3a,3b에 도시한 구조의 반도체 패키지(100)로 싱귤레이션이 이루어진다.As a result, the
즉, 상기 리드(12)의 연장부(18)에 싱귤레이션 라인의 코너쪽 라인과 X,Y축의 라인이 둔각을 이루는 지점이 포함되어 있기 때문에, 상기 리드의 연장부(18)는 1차 커팅과 2차 커팅으로 나누어져 커팅되어진다.That is, since the
그에따라, 상기 싱귤레이션 라인(P)의 코너쪽 라인을 따라 1차 커팅만을 진행하여도, 코너쪽의 몰딩수지(28)면이 한 번에 커팅되기 때문에, 종래에 2차에 걸쳐 중복 커팅됨에 따라 몰딩수지(28)면이 단락되거나 뜯겨지는 현상을 방지할 수 있게 된다.Accordingly, even if only the first cutting is performed along the corner side line of the singulation line P, since the
여기서, 첨부한 도 4과 5a,5b를 참조로 본 발명의 다른 실시예를 설명하면 다음과 같다.Herein, another embodiment of the present invention will be described with reference to FIGS. 4 and 5A and 5B.
다른 실시예로서, 상기 리드(12)의 연장부(18)는 그 저면이 도 4에 도시한 바와 같이 하프에칭 처리됨을 그 특징으로 한다.In another embodiment, the
따라서, 몰딩공정이 끝난 상태를 보면, 하프에칭된 리드(12)의 연장부(18) 저면은 도 5b에서 보는 바와 같이 수지(28)로 몰딩되어 외부로 노출되지 않게 되고, 리드(12)의 연장부(18) 상면은 도 5a에서 보는 바와 같이 외부로 노출되어진다.Accordingly, when the molding process is finished, the bottom surface of the extended
다음으로, 싱귤레이션 라인(P)을 따라 커팅수단(30)으로 싱귤레이션하는 공정을 진행하는 바, 소위 데드 버그(Dead bug)라 하여 반도체 패키지의 일면에 몰딩 된 수지(28)면이 위쪽을 향하게 안착시켜 싱귤레이션 공정을 실시하게 된다.Next, a process of singulating with the cutting means 30 along the singulation line P is performed. The surface of the
즉, 하프에칭되어 수지로 몰딩된 리드(12)의 연장부(18) 저면이 상면쪽을 향하게 하고, 하프에칭되지 않아 외부로 노출된 리드(12)의 연장부(18) 상면이 저면쪽을 향하도록 안착시킨 다음, 싱귤레이션을 실시하게 된다.That is, the bottom surface of the
따라서, 싱귤레이션 라인(P)의 코너쪽 라인을 따라, 1차 커팅을 진행하게 되면, 상기 타이바(20)와, 타이바(20)의 주변의 몰딩수지(28)면과, 리드(12)의 연장부(18) 일부와, 이 연장부(18)의 하프에칭된 면을 몰딩하고 있는 수지(28)면이 커팅되어진다.Accordingly, when the first cutting is performed along the corner line of the singulation line P, the
다음으로, 상기 싱귤레이션 라인(P)의 X축 및 Y축 라인을 따라, 2차로 커팅하게 되면, 다수의 외부리드(16)와, 1차 커팅된 리드(12)의 연장부(18)의 나머지 부분과, 이 연장부(18)의 하프에칭된 면을 몰딩하고 있는 수지(28)의 나머지면이 커팅되어져, 첨부한 도 6a,6b에 도시한 바와 같은 구조의 반도체 패키지(100)로 싱귤레이션된다.Next, when the secondary cutting along the X-axis and Y-axis line of the singulation line P, the plurality of
이때, 상기 싱귤레이션 공정시, 외부로 노출된 리드(12)의 연장부(18)가 저면쪽으로 향하며 안착된 상태이기 때문에, 타이바(20)와 인접된 몰딩수지(28)와, 연장부(18)의 하프에칭된 면에 몰딩된 수지(28)는 상기 연장부(18)에 의하여 밑에서 받쳐진 상태가 되어, 그 커팅면에서 몰딩수지(28)의 입자가 쉽게 떨어지지 않게 된다.At this time, during the singulation process, since the
한편, 상기 싱귤레이션 공정후, 반도체 패키지(100)의 저면을 보면 상기 칩탑재판(22)의 하프에칭되지 않은 저면과, 상기 내부리드(14)의 하프에칭되지 않은 저면과, 상기 타이바(20)의 하프에칭되지 않은 저면이 현재 제조되고 있는 구조와 같이 외부로 노출되기 때문에, 마더보드에 대한 실장설계를 별도로 변경하지 않아도 된다.On the other hand, after the singulation process, the bottom surface of the
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조용 리드프레임에 의하면, 타이바와 인접된 리드의 일면에 타이바쪽으로 연장시킨 연장부를 일체로 형성함으로써, 반도체 패키지의 싱귤레이션 공정시, 코너쪽 싱귤레이션 라인을 따라 타이바와 몰딩수지면을 1차 커팅후, X축 및 Y축의 싱귤레이션 라인을 따라 2차 커팅시에 1차 커팅된 몰딩수지면에 커팅수단이 재차 닿지 않게 되어, 코너쪽 몰딩수지면의 탈락과 흡집을 방지할 수 있고, 결국 반도체 패키지 불량을 방지할 수 있는 장점을 제공하게 된다.As described above, according to the lead frame for manufacturing a semiconductor package according to the present invention, by forming an extension part extending toward the tie bar on one surface of the lead adjacent to the tie bar, the singular side regulation is performed during the singulation process of the semiconductor package. After the first cutting of the tie bar and molding surface along the line, and the second cutting along the X- and Y-axis singulation lines, the cutting means does not touch the first-cut molding surface again. Absorption can be prevented, resulting in an advantage of preventing a semiconductor package failure.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000073053A KR100705249B1 (en) | 2000-12-04 | 2000-12-04 | Leadframe for manufacturing semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000073053A KR100705249B1 (en) | 2000-12-04 | 2000-12-04 | Leadframe for manufacturing semiconductor package |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020043393A KR20020043393A (en) | 2002-06-10 |
KR100705249B1 true KR100705249B1 (en) | 2007-04-06 |
Family
ID=27679426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000073053A KR100705249B1 (en) | 2000-12-04 | 2000-12-04 | Leadframe for manufacturing semiconductor package |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100705249B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100722758B1 (en) * | 2005-07-04 | 2007-05-30 | 주식회사 삼우테크 | lead- frame and manufacture method |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940001366A (en) * | 1992-06-25 | 1994-01-11 | 김광호 | Semiconductor Package and Semiconductor Leadframe Devices |
KR19990008626A (en) * | 1997-07-02 | 1999-02-05 | 이대원 | Lead frame and manufacturing method |
-
2000
- 2000-12-04 KR KR1020000073053A patent/KR100705249B1/en active IP Right Grant
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940001366A (en) * | 1992-06-25 | 1994-01-11 | 김광호 | Semiconductor Package and Semiconductor Leadframe Devices |
KR19990008626A (en) * | 1997-07-02 | 1999-02-05 | 이대원 | Lead frame and manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
KR20020043393A (en) | 2002-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6483180B1 (en) | Lead frame design for burr-free singulation of molded array packages | |
US5723899A (en) | Semiconductor lead frame having connection bar and guide rings | |
US6617197B1 (en) | Multi row leadless leadframe package | |
US7485955B2 (en) | Semiconductor package having step type die and method for manufacturing the same | |
KR100477020B1 (en) | Multi chip package | |
JP4068336B2 (en) | Semiconductor device | |
JP2001320007A (en) | Frame for resin sealed semiconductor device | |
US6838753B2 (en) | Lead-frame strip and method of manufacturing semiconductor packages using the same | |
KR100705249B1 (en) | Leadframe for manufacturing semiconductor package | |
KR100379089B1 (en) | leadframe and semiconductor package using it | |
US20020140064A1 (en) | Semiconductor chip package and lead frame structure thereof | |
JP2002359338A (en) | Lead frame, and semiconductor device using it, and its manufacturing method | |
JP2005116687A (en) | Lead frame, semiconductor device and its manufacturing process | |
US6897549B2 (en) | Frame for semiconductor package | |
JP3855478B2 (en) | Semiconductor device | |
EP0477937B1 (en) | Lead frame for semiconductor device of the resin encapsulation type | |
KR0137068B1 (en) | Lead frame | |
KR102586967B1 (en) | Lead frame including grooved lead | |
CN219759578U (en) | Lead frame, chip package product and electronic equipment | |
US6677667B1 (en) | Leadless leadframe package design that provides a greater structural integrity | |
KR100998037B1 (en) | Lead frame and semiconductor package therewith | |
US20240055327A1 (en) | Pre-plated lead tip for wettable flank leadframe | |
KR100819794B1 (en) | Lead-frame and method for manufacturing semi-conductor package using such | |
KR19990034731A (en) | Lead-on chip lead frames and packages using them | |
KR20070078593A (en) | Array type leadframe package, semiconductor package using array type leadframe package, and method for manufacturing the semiconductor package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130305 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20140304 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20150303 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20160303 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20180313 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20190313 Year of fee payment: 13 |