KR100699845B1 - Semiconductor memory device having low active area size - Google Patents

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KR100699845B1
KR100699845B1 KR1020050049715A KR20050049715A KR100699845B1 KR 100699845 B1 KR100699845 B1 KR 100699845B1 KR 1020050049715 A KR1020050049715 A KR 1020050049715A KR 20050049715 A KR20050049715 A KR 20050049715A KR 100699845 B1 KR100699845 B1 KR 100699845B1
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Abstract

입출력 패드에 연결되는 ESD(Electro-Static Discharge) 보호회로 및 드라이버 회로의 레이아웃(layout)을 개선하여, 커패시터스 성분을 감소시키고 액티브 영역의 레이아웃 면적을 감소시킬 수 있는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는, 입출력 패드, 게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로 및 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비한다. 또한, 상기 드라이버 회로에 구비되는 상기 저항성분은, 상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 한다.Disclosed is a semiconductor memory device capable of improving the layout of an electro-static discharge (ESD) protection circuit and a driver circuit connected to an input / output pad, thereby reducing a capacitor component and reducing a layout area of an active region. The semiconductor memory device may include an ESD protection circuit including an input / output pad, a gate electrode, a drain region formed on an active region of a semiconductor substrate and connected to the input / output pad, and a source region formed on the active region and connected to a ground voltage. And a driver circuit having a circuit and a predetermined resistance component, the driver circuit including one or more transistor elements connected to the input / output pads to control a signal transmitted through the input / output pads. The resistance component provided in the driver circuit may include an active resistor formed using the active region included in the ESD protection circuit.

Description

액티브 영역의 면적을 감소시킨 반도체 메모리 장치{Semiconductor memory device having low active area size}Semiconductor memory device having low active area size

도 1은 종래의 반도체 메모리 장치의 ESD 보호회로 및 드라이버 회로를 나타내는 회로도이다. 1 is a circuit diagram illustrating an ESD protection circuit and a driver circuit of a conventional semiconductor memory device.

도 2는 도 1의 회로를 구현하기 위한 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다.FIG. 2 is a diagram illustrating a layout of a semiconductor memory device for implementing the circuit of FIG. 1.

도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다.3 is a diagram illustrating a layout of a semiconductor memory device according to a first embodiment of the present invention.

도 4a,b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다.4A and 4B illustrate an equivalent circuit of a layout and a resistance of a semiconductor memory device according to a second embodiment of the present invention.

도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다.5 is a diagram illustrating a layout of a semiconductor memory device according to a third embodiment of the present invention.

도 6a,b는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다. 6A and 6B illustrate an equivalent circuit of a layout and a resistance of a semiconductor memory device according to a fourth embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10: 입출력 패드 20: ESD 보호회로10: input / output pad 20: ESD protection circuit

21: 액티브 영역 22a: 제1 도전성 라인21: active region 22a: first conductive line

22b: 제2 도전성 라인 22c: 액티브 저항22b: second conductive line 22c: active resistance

23: 소스 영역 24: 게이트 전극23: source region 24: gate electrode

30: 드라이버 회로 30: driver circuit

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 상세하게는 입출력 패드에 연결되는 ESD(Electro-Static Discharge) 보호회로 및 드라이버 회로의 레이아웃(layout)을 개선한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having improved layout of an electro-static discharge (ESD) protection circuit connected to an input / output pad and a driver circuit.

일반적으로 반도체 메모리 장치는 정전기 방전(ESD, Electro-Static Discharge) 보호회로를 구비한다. 상기 ESD란, 물체간의 마찰 등에 의해 발생된 정전기가 방전되는 현상을 말한다. 반도체 메모리 장치에 있어서도, 전자 제품들의 제조 과정이나 사용 과정에서 발생되는 정전기가 반도체 메모리 장치를 통해 순간적으로 방전되어 상기 반도체 메모리 장치의 내부 소자를 파괴하는 문제점이 야기될 수 있다. In general, a semiconductor memory device includes an electro-static discharge (ESD) protection circuit. The ESD refers to a phenomenon in which static electricity generated by friction between objects is discharged. Also in a semiconductor memory device, static electricity generated during a manufacturing process or a use process of electronic products may be instantaneously discharged through the semiconductor memory device, thereby causing a problem of destroying an internal element of the semiconductor memory device.

한편, 상기 반도체 메모리 장치는 다양한 용도에 따라 저항을 포함하는 회로를 구비하는데, 상기 저항을 만드는 방법으로 일반적으로 폴리(poly)를 이용한다. 예를 들면, 셀 플레이트(Cell Plate)를 만드는 플레이트 폴리(Plate Poly)를 저항으로 이용할 수 있으며, 또는 저항 전용 레이어(Resister Poly)를 저항으로 이용할 수 있다. Meanwhile, the semiconductor memory device includes a circuit including a resistor according to various uses. In general, poly is used as a method of making the resistor. For example, a plate poly to make a cell plate may be used as a resistor, or a resistor-only layer may be used as a resistor.

그러나, 원가를 절감하기 위하여 상기 저항을 액티브 또는 게이트 폴리(Gate Poly)를 이용하여 구현할 수 있는데, 특히 상기 액티브로 이루어지는 액티브 저항은 일반적으로 커패시턴스가 커지게 된다. However, in order to reduce the cost, the resistor may be implemented using active or gate poly. In particular, an active resistor made of the active generally has a large capacitance.

상술한 ESD 보호회로 및 소정의 저항성분을 포함하는 회로에 대하여 도 1을 참조하여 설명한다. A circuit including the above-described ESD protection circuit and a predetermined resistance component will be described with reference to FIG. 1.

도 1은 종래의 반도체 메모리 장치의 ESD 보호회로 및 드라이버 회로를 나타내는 회로도이다. 반도체 메모리 장치는 일반적으로 복수 개의 입출력 패드를 구비하며, 각 입출력 패드(1)에는 하나 이상의 ESD 보호회로(T1) 및 하나 이상의 드라이버 회로들을 구비한다. 1 is a circuit diagram illustrating an ESD protection circuit and a driver circuit of a conventional semiconductor memory device. The semiconductor memory device generally includes a plurality of input / output pads, and each input / output pad 1 includes one or more ESD protection circuits T1 and one or more driver circuits.

상기 도 1에는 일반적인 MOS 트랜지스터를 이용한 ESD 보호회로(T1)가 도시되어 있다. 상기 ESD 보호회로(T1)의 일전극은 상기 입출력 패드(1)에 연결되며, 타전극은 소정의 기준전압에 연결된다. 상기 소정의 기준전압으로서 접지전압(GND)가 적용된 경우가 도시된다. 1 shows an ESD protection circuit T1 using a general MOS transistor. One electrode of the ESD protection circuit T1 is connected to the input / output pad 1, and the other electrode is connected to a predetermined reference voltage. The case where the ground voltage GND is applied as the predetermined reference voltage is shown.

특히 도 1에 도시된 상기 ESD 보호회로(T1)는, 게이트 전극이 접지된 NMOS 트랜지스터(GGNMOS, Grounded Gate NMOS)가 적용된 경우를 나타내며, 상기 GGNMOS 트랜지스터는, 일반적인 NMOS 트랜지스터와 같이 채널형성에 의해 턴온되어 동작하는 것이 아니라 브레이크 다운(breakdown) 현상에 의해 내부 NPN 구조가 BJT처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다. In particular, the ESD protection circuit T1 illustrated in FIG. 1 represents a case where a NMOS transistor (GGNMOS) having a gate electrode grounded is applied, and the GGNMOS transistor is turned on by channel formation like a general NMOS transistor. The internal NPN structure behaves like BJT by a breakdown phenomenon, so that a large amount of current flows.

상술한 바와 같이 구성됨으로써 ESD 펄스가 인가될 때 하나 이상의 ESD 보호회로가 동시에 턴온되어 큰 전류를 한꺼번에 통과시킴으로써 ESD 보호기능을 수행 하게 된다. As described above, when the ESD pulse is applied, one or more ESD protection circuits are simultaneously turned on to perform ESD protection by passing large currents at once.

한편, 상기 입출력 패드(1)에는 상기 ESD 보호회로(T1)와 별도로 하나 이상의 드라이버 회로가 연결되어진다. 각 드라이버 회로는 소정의 저항성분을 구비하며, 상기 입출력 패드(1)를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 구비한다. Meanwhile, at least one driver circuit is connected to the input / output pad 1 separately from the ESD protection circuit T1. Each driver circuit has a predetermined resistance component and has one or more transistor elements for controlling a signal transmitted through the input / output pad 1.

상기 도 1에는 저항성분 R1 및 트랜지스터 소자(T2)를 구비하는 드라이버 회로와, 저항성분 R2 및 트랜지스터 소자(T3)를 구비하는 드라이버 회로가 도시되어 있다. 상기 각 드라이버 회로의 트랜지스터 소자의 일전극은 저항성분을 거쳐 상기 입출력 패드(1)와 연결되며, 상기 트랜지스터 소자의 타전극은 접지전압(GND)에 연결되어 있다. FIG. 1 shows a driver circuit including a resistive component R1 and a transistor element T2 and a driver circuit comprising a resistive component R2 and a transistor element T3. One electrode of the transistor element of each driver circuit is connected to the input / output pad 1 through a resistance component, and the other electrode of the transistor element is connected to the ground voltage GND.

상기 입출력 패드(1)에 연결된 드라이버 회로들은 출력 드라이버류(Dout driver)로서, 그 일예로 OCD(Off Chip Driver) 또는 ODT(On-Die Termination) 드라이버 등이 적용될 수 있다. The driver circuits connected to the input / output pad 1 may be an output driver (Dout driver). For example, an Off Chip Driver (OCD) or an On-Die Termination (ODT) driver may be applied.

상술한 입출력 패드(1) 및 이에 연결되는 ESD 보호회로와 드라이버 회로를 구현하는 반도체 메모리 장치의 레이아웃(layout)을 도 2를 참조하여 설명하면 다음과 같다. A layout of a semiconductor memory device implementing the above-described input / output pad 1 and an ESD protection circuit and a driver circuit connected thereto will be described with reference to FIG. 2.

도 2는 도 1의 회로를 구현하기 위한 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다. 도시된 바와 같이 입출력 패드(1)에는 ESD 보호회로(2)와 소정의 드라이버 회로(3)가 연결된다. FIG. 2 is a diagram illustrating a layout of a semiconductor memory device for implementing the circuit of FIG. 1. As shown in the figure, an ESD protection circuit 2 and a predetermined driver circuit 3 are connected to the input / output pad 1.

상기 ESD 보호회로(2)는, 반도체 기판의 액티브 영역(2a)상에 형성되며 상기 입출력 패드(1)에 연결되는 드레인 영역(2b)과, 상기 액티브 영역(2a)상에 형성되며 소정의 기준전압에 연결되는 소스 영역(2c)을 구비한다. 상기 소정의 기준전압은 접지전압(GND)으로 이루어지는 것이 바람직하다. The ESD protection circuit 2 is formed on the active region 2a of the semiconductor substrate and is connected to the input / output pad 1 and the drain region 2b formed on the active region 2a. A source region 2c is connected to the voltage. Preferably, the predetermined reference voltage is a ground voltage GND.

또한, 상기 소스 영역(2c)과 연결된 게이트 전극(2d)을 더 구비하는데, 상기 게이트 전극(2d)이 그라운드 전압(GND)에 연결되도록 하여, 상술한 바와 같은 GGNMOS 트랜지스터를 구현한다. Further, a gate electrode 2d connected to the source region 2c is further provided, and the gate electrode 2d is connected to the ground voltage GND, thereby implementing the GGNMOS transistor as described above.

한편, 소정의 저항성분을 포함하는 드라이버 회로(3)는 하나 이상의 트랜지스터 소자를 구비하며, 상기 트랜지스터 소자는 액티브 영역(3a) 상에 형성된 드레인 영역(3b) 및 소스 영역(3c)을 구비한다. 또한, 게이트 전극(3d)으로 소정의 제어신호를 인가하는 제어라인(3e)이 연결되어, 상기 제어신호에 응답하여 트랜지스터 소자의 온/오프를 제어한다. On the other hand, the driver circuit 3 including a predetermined resistance component includes one or more transistor elements, and the transistor elements include a drain region 3b and a source region 3c formed on the active region 3a. In addition, a control line 3e for applying a predetermined control signal to the gate electrode 3d is connected to control the on / off of the transistor element in response to the control signal.

도 2에서는 상기 드라이버 회로(3)에 구비되는 소정의 저항성분으로서 액티브 저항을 이용한 경우를 나타낸다. 도시된 바와 같이 상기 드라이버 회로(3)에 구비되는 트랜지스터의 드레인 영역과 입출력 패드(1) 사이에 존재하는 액티브 영역(3f)이 저항으로서 작용하게 된다. 2 illustrates a case where an active resistor is used as a predetermined resistance component included in the driver circuit 3. As shown, the active region 3f existing between the drain region of the transistor provided in the driver circuit 3 and the input / output pad 1 acts as a resistor.

그러나, 상술하였던 종래의 반도체 메모리 장치의 경우에는, 각 드라이버 회로마다 별도의 액티브 저항을 사용함으로써 액티브 영역이 증가하게 되며, 이에 따라 상기 입출력 패드의 입력 커패시턴스 값이 저항 전용 레이어(Resister Poly)를 사용할 때보다 커지게 되는 문제가 발생하게 된다. However, in the above-described conventional semiconductor memory device, the active area is increased by using a separate active resistor for each driver circuit, so that the input capacitance value of the input / output pad uses a resistive layer. There is a problem that becomes larger than ever.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 입출력 패드에 연결되는 ESD(Electro-Static Discharge) 보호회로 및 드라이버 회로의 레이아웃(layout)을 개선함으로써, 입출력 패드의 입력 커패시턴스 증가에 따른 문제를 개선할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.The present invention is to solve the above problems, by improving the layout of the electrostatic discharge (ESD) protection circuit and the driver circuit connected to the input and output pads, thereby improving the problem caused by the input capacitance of the input and output pads An object of the present invention is to provide a semiconductor memory device capable of doing so.

상기와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는, 입출력 패드와, 게이트 전극, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로 및 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며, 상기 드라이버 회로에 구비되는 상기 저항성분은, 상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 한다.In order to achieve the above object, a semiconductor memory device according to a preferred embodiment of the present invention, an input / output pad, a gate electrode, a drain region formed on an active region of a semiconductor substrate and connected to the input / output pad, the active region An ESD protection circuit formed on and having a source region connected to a ground voltage and having at least one resistive component, the at least one transistor device being connected to the input / output pad and controlling a signal transmitted through the input / output pad; A driver circuit is provided, wherein the resistance component included in the driver circuit is formed of an active resistor formed using the active region provided in the ESD protection circuit.

상기 ESD 보호회로는, 상기 입출력 패드와 상기 드레인 영역을 연결하는 제1 도전성 라인, 상기 드라이버 회로에 구비되는 상기 트랜지스터와 상기 드레인 영역을 전기적으로 연결하는 제2 도전성 라인 및 상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드와 상기 제2 도전성 라인과 상기 드레인 영역의 접합 노드간의 액티브 저항을 더 구비할수 있다.The ESD protection circuit may include a first conductive line connecting the input / output pad and the drain region, a second conductive line electrically connecting the transistor and the drain region included in the driver circuit, and the first conductive line and the An active resistor may be further provided between the junction node of the drain region and the second conductive line and the junction node of the drain region.

또는, 상기 ESD 보호회로는, 상기 입출력 패드와 연결되고 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인, 병렬로 연결되는 상기 복수 개의 접합 노드들간의 액티브 저항들 및 상기 드라이버 회로에 구비되는 상기 트랜지스터와 상기 복수 개의 액티브 저항들 중 하나 이상의 액티브 저항을 전기적으로 연결시키는 제2 도전성 라인을 더 구비할 수 있다. Alternatively, the ESD protection circuit may include a first conductive line connected to the input / output pad and connected through the drain region and a plurality of junction nodes, active resistors between the plurality of junction nodes connected in parallel, and the driver circuit. The display device may further include a second conductive line that electrically connects the transistor provided with at least one active resistor among the plurality of active resistors.

한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 입출력 패드, 게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로 및 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며, 상기 드라이버 회로에 구비되는 상기 트랜지스터 소자의 드레인 영역은, 상기 ESD 보호회로에 구비되는 드레인 영역을 공유하는 형태로 배치되는 것을 특징으로 한다.Meanwhile, a semiconductor memory device according to another embodiment of the present invention may include an input / output pad, a gate electrode, a drain region formed on an active region of a semiconductor substrate, and a drain region connected to the input / output pad, and formed on a ground voltage. An ESD protection circuit having a source region connected thereto, and a driver circuit having a predetermined resistance component, the driver circuit including at least one transistor element connected to the input / output pad to control a signal transmitted through the input / output pad, The drain region of the transistor element included in the driver circuit may be arranged in a manner of sharing the drain region provided in the ESD protection circuit.

상기 저항성분은, 상기 ESD 보호회로에 구비되는 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지도록 하는 것이 바람직하다.The resistance component may be made of an active resistor formed by using an active region included in the ESD protection circuit.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다. 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10), ESD 보호회로(20) 및 드라이버 회로(30)를 구비한다. 상기 입출력 패드(10), ESD 보호회로(20) 및 드라이버 회로(30) 등은 바람직하게 복수 개가 구비되나, 상기 도 3에서는 편의상 하나만을 도시한다. 3 is a diagram illustrating a layout of a semiconductor memory device according to a first embodiment of the present invention. As shown, the semiconductor memory device according to the first embodiment of the present invention includes an input / output pad 10, an ESD protection circuit 20, and a driver circuit 30. Preferably, the input / output pad 10, the ESD protection circuit 20, the driver circuit 30, and the like are provided in plural numbers, but only one is shown in FIG.

상기 ESD 보호회로(20)는, 반도체 기판의 액티브 영역(21)상에 형성되며 상기 입출력 패드(10)에 연결되는 드레인 영역, 상기 액티브 영역(21)상에 형성되며 소정의 전원전압에 연결되는 소스 영역(23) 및 상기 소스 영역(23)과 연결된 게이트 전극(24)을 구비한다. The ESD protection circuit 20 is formed on the active region 21 of the semiconductor substrate and is connected to the input / output pad 10, and is formed on the active region 21 and connected to a predetermined power supply voltage. A source region 23 and a gate electrode 24 connected to the source region 23 are provided.

상기 소스 영역(23)에 연결되는 소정의 기준전압은 접지전압(GND)으로 이루어지는 것이 바람직하다. 또한, 상기 게이트 전극(24)은 상기 소스 영역(23)에 연결되도록 하여, 상기 게이트 전극(24)으로 접지전압(GND)이 인가되도록 한다. 이에 따라 상기 ESD 보호회로(20)로 사용되는 트랜지스터를 GGNMOS 트랜지스터로 구현한다. The predetermined reference voltage connected to the source region 23 may be a ground voltage GND. In addition, the gate electrode 24 is connected to the source region 23 so that the ground voltage GND is applied to the gate electrode 24. Accordingly, the transistor used as the ESD protection circuit 20 is implemented as a GGNMOS transistor.

또한, 상기 ESD 보호회로(20)는, 제1 도전성 라인(22a), 제2 도전성 라인(22b) 및 액티브 저항(22c)을 더 구비하는 것이 바람직하다. 상기 제1 도전성 라인(22a)은 상기 입출력 패드(10)와 상기 드레인 영역을 연결하며, 상기 제2 도전성 라인(22b)은 상기 드라이버 회로(30)에 연결된다. 또한, 상기 액티브 저항(22c)은, 상기 제1 도전성 라인(22a)과 상기 드레인 영역의 접합 노드와, 상기 제2 도전성 라인(22b)과 상기 드레인 영역의 접합 노드간의 액티브 영역에 의해 형성된다. In addition, the ESD protection circuit 20 preferably further includes a first conductive line 22a, a second conductive line 22b, and an active resistor 22c. The first conductive line 22a connects the input / output pad 10 and the drain region, and the second conductive line 22b is connected to the driver circuit 30. The active resistor 22c is formed by an active region between the junction node of the first conductive line 22a and the drain region and the junction node of the second conductive line 22b and the drain region.

한편, 상기 드라이버 회로(30)는, 소정의 저항성분 및 하나 이상의 트랜지스터 소자를 구비한다. 도 3에서는 하나의 트랜지스터 소자를 도시하고 있으며, 상기 트랜지스터 소자는 일전극으로서 액티브 영역(31) 상에 형성되는 드레인 영역(32)을 구비하며, 타전극으로서 상기 액티브 영역(31) 상에 형성되며 소정의 기준전압이 인가되는 소스 영역(33)을 구비한다. 또한, 게이트 전극(34)으로 소정의 제어신호를 인가하는 제어라인(35)이 연결되어, 상기 제어신호에 응답하여 트랜지스터 소자의 온/오프를 제어한다. On the other hand, the driver circuit 30 includes a predetermined resistance component and one or more transistor elements. In FIG. 3, one transistor device is shown. The transistor device includes a drain region 32 formed on the active region 31 as one electrode, and is formed on the active region 31 as another electrode. A source region 33 to which a predetermined reference voltage is applied is provided. In addition, a control line 35 for applying a predetermined control signal to the gate electrode 34 is connected to control the on / off of the transistor element in response to the control signal.

상기 드라이버 회로(30)는 소정의 저항성분 및 트랜지스터 소자를 구비하며, 상기 트랜지스터 소자는 상기 입출력 패드(10)에 연결되어 상기 입출력 패드(10)를 통해 전달되는 신호를 제어하는데, 본 발명의 목적을 달성하기 위하여 상기 드라이버 회로(30)의 저항성분은 상기 ESD 보호회로(20)의 액티브 영역(21)을 이용하며, 상기 트랜지스터 소자의 드레인 영역(32)은 상기 ESD 보호회로(20)의 드레인 영역과 연결되도록 한다. The driver circuit 30 includes a predetermined resistance component and a transistor element, and the transistor element is connected to the input / output pad 10 to control a signal transmitted through the input / output pad 10. In order to achieve the resistance, the resistive component of the driver circuit 30 uses the active region 21 of the ESD protection circuit 20, and the drain region 32 of the transistor element drains the ESD protection circuit 20. Make sure that you are connected to the area.

상술한 바와 같이 동작하도록 하기 위하여, 본 발명에 따른 반도체 메모리 장치를 레이아웃(layout) 하는데 있어서, 상기 ESD 보호회로(20)의 제2 도전성 라인(22b)은, 상기 드라이버 회로(30)의 드레인 영역(32)과 상기 ESD 보호회로(20)의 드레인 영역을 연결하도록 한다. 도시된 바와 같이 상기 드라이버 회로(30)는 그 일전극이, 제2 도전성 라인(22b), 액티브 저항(22c) 및 제1 도전성 라인(22a) 통해 상기 입출력 패드(10)와 연결되어진다. In order to operate as described above, in the layout of the semiconductor memory device according to the present invention, the second conductive line 22b of the ESD protection circuit 20 is a drain region of the driver circuit 30. And the drain region of the ESD protection circuit 20. As illustrated, the driver circuit 30 has one electrode connected to the input / output pad 10 through a second conductive line 22b, an active resistor 22c, and a first conductive line 22a.

또한, 상기 드라이버 회로(30)에 구비되는 소정의 저항성분은, 상기 ESD 보 호회로(20)의 드레인 영역에 형성되는 액티브 저항(22c)을 이용하게 되므로, 상기 드라이버 회로(30)에 별도의 저항을 구비하기 위해 추가적인 액티브 영역을 필요로 하지 않는다. 따라서 전체적으로 액티브 영역을 감소시킬 수 있으므로 상기 입출력 패드(10)의 입력 커패시턴스 값을 감소시킬 수 있게 된다. In addition, since a predetermined resistance component provided in the driver circuit 30 uses the active resistor 22c formed in the drain region of the ESD protection circuit 20, a separate resistor is provided to the driver circuit 30. No additional active area is needed to provide a resistor. Therefore, since the active area can be reduced as a whole, the input capacitance value of the input / output pad 10 can be reduced.

도 4a,b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다. 도 4a의 경우, 도 3에 도시된 반도체 메모리 장치에서 ESD 보호회로의 드레인 영역상에 도전성 라인과 액티브 영역간의 접합 노드의 개수가 줄어드는 점을 보강할 수 있다. 4A and 4B illustrate an equivalent circuit of a layout and a resistance of a semiconductor memory device according to a second embodiment of the present invention. In the case of FIG. 4A, the number of junction nodes between the conductive line and the active region is reduced on the drain region of the ESD protection circuit in the semiconductor memory device illustrated in FIG. 3.

상기 도 4a에 도시된 바와 같이 본 발명의 제2 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10), ESD 보호회로(50) 및 드라이버 회로(30)를 구비한다. 상기 ESD 보호회로(50)는 액티브 영역(51)상에 형성되는 드레인 영역 및 소스 영역(53)을 구비하며, 게이트 전극(54)는 상기 소스 영역(53)에 연결된다. 또한, 상기 소스 영역(53)이 접지전압(GND)에 연결됨은 상술하였던 경우와 동일하다. As shown in FIG. 4A, the semiconductor memory device according to the second exemplary embodiment includes an input / output pad 10, an ESD protection circuit 50, and a driver circuit 30. The ESD protection circuit 50 includes a drain region and a source region 53 formed on the active region 51, and a gate electrode 54 is connected to the source region 53. In addition, the source region 53 is connected to the ground voltage GND as described above.

특히 본 실시예의 특징에서, 상기 ESD 보호회로(50)는 상기 입출력 패드(10)와 연결되고 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인(52a)과, 상기 복수 개의 접합 노드들간에 형성되는 액티브 저항들(52b)을 구비한다. 상기 도 4a에 도시된 바와 같이, 상기 제1 도전성 라인(52a)과 상기 드레인 영역의 접합 노드간의 액티브 저항들(52b)은 서로 병렬로 연결되는 것이 바람직하다.In particular, in the present embodiment, the ESD protection circuit 50 may include a first conductive line 52a connected to the input / output pad 10 and connected to the drain region through a plurality of junction nodes, and the plurality of junction nodes. And active resistors 52b formed therebetween. As shown in FIG. 4A, the active resistors 52b between the first conductive line 52a and the junction node of the drain region are preferably connected in parallel with each other.

또한, 상기 반도체 메모리 장치에는 제2도전성 라인(60)을 더 구비하며, 상 기 제2 도전성 라인(60)은, 상기 드라이버 회로(30)에 구비되는 트랜지스터 소자의 드레인 영역(32)과 상기 복수 개의 액티브 저항들(52b) 중 하나 이상의 액티브 저항을 연결시킨다. The semiconductor memory device may further include a second conductive line 60, and the second conductive line 60 may include a drain region 32 and a plurality of drain elements of the transistor device included in the driver circuit 30. One or more active resistors of the two active resistors 52b are connected.

상기 도 4a와 같이 구성됨에 따라, 상기 ESD 보호회로(50)의 드레인 영역의 도전성 라인을 보강할 수 있으며, 상기 도전성 라인과 드레인 영역간에 접합 노드의 개수를 보강할 수 있다. 또한, 상기 드라이버 회로(30)의 드레인 영역(32)은, 상기 제2 도전성 라인(60), 액티브 저항들(52b) 및 제1 도전성 라인(52a) 등을 통해 상기 입출력 패드(10)와 연결된다. 이에 따라, 상기 드라이버 회로(30)에 추가적인 액티브 영역을 필요로 하지 않고 소정의 저항성분의 구현이 가능하다.As shown in FIG. 4A, the conductive line in the drain region of the ESD protection circuit 50 may be reinforced, and the number of junction nodes may be reinforced between the conductive line and the drain region. In addition, the drain region 32 of the driver circuit 30 is connected to the input / output pad 10 through the second conductive line 60, the active resistors 52b, the first conductive line 52a, and the like. do. Accordingly, it is possible to implement a predetermined resistance component without requiring an additional active region in the driver circuit 30.

도 4b는 상기 도 4a에 도시된 저항성분을 등가회로도로 나타낸 것이다. 도시된 바와 같이, 입출력 패드(10)와 연결된 제3 도전성 라인을 통해 복수 개의 저항들이 병렬로 연결된다. 특히 4R의 저항값을 갖는 네 개의 액티브 저항이 서로 병렬로 연결되어진다.  4B illustrates an equivalent circuit diagram of the resistance component illustrated in FIG. 4A. As illustrated, a plurality of resistors are connected in parallel through a third conductive line connected to the input / output pad 10. In particular, four active resistors with a resistance of 4R are connected in parallel with each other.

한편, 드라이버 회로에 구비되는 트랜지스터 소자(T20)은 제2 도전성 라인을 통해 상기 저항들과 연결되며, 이 경우 상기 저항들의 합성 저항값은 R이 된다. 따라서, 상기 드라이버 회로에 구비되는 저항성분의 저항값을 R로 유지하면서, 상기 ESD 보호회로(50)의 도전성 라인 및 접합 노드의 수를 보강할 수 있다. Meanwhile, the transistor element T20 included in the driver circuit is connected to the resistors through a second conductive line, and in this case, the combined resistance value of the resistors is R. Accordingly, the number of conductive lines and junction nodes of the ESD protection circuit 50 can be reinforced while maintaining the resistance value of the resistance component provided in the driver circuit at R. FIG.

도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다. 도시된 바와 같이 본 발명의 제3 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10)와 연결된 ESD 보호회로(70) 및 드라이버 회로 (80)를 구비한다. 5 is a diagram illustrating a layout of a semiconductor memory device according to a third embodiment of the present invention. As illustrated, the semiconductor memory device according to the third embodiment of the present invention includes an ESD protection circuit 70 and a driver circuit 80 connected to the input / output pad 10.

상기 ESD 보호회로(70)는 액티브 영역(71)상에 형성되는 드레인 영역 및 소스 영역(73)을 구비하며, 상기 소스 영역(73)은 접지전압(GND)에 연결된다. 또한, 게이트 전극(74)이 상기 소스 영역(73)에 연결된다. The ESD protection circuit 70 includes a drain region and a source region 73 formed on the active region 71, and the source region 73 is connected to the ground voltage GND. In addition, a gate electrode 74 is connected to the source region 73.

또한, 상기 드라이버 회로(80)는 액티브 영역(81) 상에 형성되는 소스 영역(83) 및 게이트 전극(84)을 구비하며, 상기 게이트 전극(84)은 제어라인(85)에 연결되어 상기 제어라인(85)으로부터 소정의 제어신호를 인가받는다. In addition, the driver circuit 80 includes a source region 83 and a gate electrode 84 formed on the active region 81, and the gate electrode 84 is connected to a control line 85 to control the control. A predetermined control signal is applied from line 85.

특히 상기 ESD 보호회로(70) 및 드라이버 회로(80)의 드레인 영역이, 액티브 영역과 소정 개수의 접합 노드를 통해 연결되는 도전성 라인으로 이루어지는 점에 착안하여, 상기 드라이버 회로(80)의 드레인 영역이 상기 ESD 보호회로(70)의 드레인 영역을 공유하는 형태로 배치될 수 있다. In particular, the drain region of the ESD protection circuit 70 and the driver circuit 80 is made of a conductive line connected to the active region through a predetermined number of junction nodes, the drain region of the driver circuit 80 The ESD protection circuit 70 may be disposed to share the drain region of the ESD protection circuit 70.

상기 도 5는 상술한 바와 같이 상기 드라이버 회로(80)의 드레인 영역이 상기 ESD 보호회로(70)의 드레인 영역을 공유하는 형태로 레이아웃(layout)되는 반도체 메모리 장치를 도시하고 있다. 상기 ESD 보호회로(70)는, 상기 입출력 패드(10)와 상기 ESD 보호회로(70)의 드레인 영역을 연결하는 제1 도전성 라인(72a), 상기 드라이버 회로(80)에 구비되는 상기 트랜지스터 소자와 드레인 영역을 공유하는 영역에 형성되는 제2 도전성 라인(72b) 및 상기 제1 도전성 라인(72a)과 상기 드레인 영역의 접합노드와 상기 제2 도전성 라인(72b)과 상기 드레인 영역의 접합노드간의 액티브 저항(72c)으로 이루어진다. FIG. 5 illustrates a semiconductor memory device in which the drain region of the driver circuit 80 is laid out in the form of sharing the drain region of the ESD protection circuit 70 as described above. The ESD protection circuit 70 may include a first conductive line 72a connecting the input / output pad 10 and the drain region of the ESD protection circuit 70, and the transistor device provided in the driver circuit 80. Active between the second conductive line 72b and the junction node of the first conductive line 72a and the drain region and the junction node of the second conductive line 72b and the drain region formed in the region sharing the drain region. It consists of a resistor 72c.

상술한 바와 같이 구성됨에 따라 상기 드라이버 회로(80)의 드레인 영역 및 소정의 저항성분은, 상기 ESD 보호회로(70)의 드레인 영역 및 액티브 저항을 이용하여 형성되므로, 액티브 영역의 감소 및 이에 따른 입출력 패드(10)의 입력 커패시턴스를 감소할 수 있다. As described above, since the drain region and the predetermined resistance component of the driver circuit 80 are formed using the drain region and the active resistor of the ESD protection circuit 70, the active region is reduced and thus the input / output The input capacitance of the pad 10 can be reduced.

한편, 도 6a,b는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다. 도 6a에 도시된 반도체 메모리 장치는, 도 5의 경우와는 달리 접합 노드의 개수를 보강하기 위하여, 상기 액티브 저항을 병렬로 구성한 경우를 나타낸다. 6A and 6B illustrate an equivalent circuit of a layout and a resistance of a semiconductor memory device according to a fourth embodiment of the present invention. Unlike the case of FIG. 5, the semiconductor memory device illustrated in FIG. 6A illustrates a case in which the active resistors are configured in parallel to reinforce the number of junction nodes.

상기 도 6a에 도시된 바와 같이 본 발명의 제4 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10), ESD 보호회로(90) 및 드라이버 회로(80)을 구비한다. 상기 ESD 보호회로(90)에 구비되는 액티브 영역(91), 소스 영역(93) 및 게이트 전극(94)의 배치 및 기능은 앞서 언급한 바와 동일하다. As shown in FIG. 6A, the semiconductor memory device according to the fourth exemplary embodiment includes an input / output pad 10, an ESD protection circuit 90, and a driver circuit 80. The arrangement and function of the active region 91, the source region 93, and the gate electrode 94 included in the ESD protection circuit 90 are the same as described above.

상기 ESD 보호회로(90)는, 상기 입출력 패드(10)와 연결되는 제1 도전성 라인(92a)을 구비한다. 상기 제1 도전성 라인(92a)은 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결된다. The ESD protection circuit 90 includes a first conductive line 92a connected to the input / output pad 10. The first conductive line 92a is connected to the drain region through a plurality of junction nodes.

또한, 상기 ESD 보호회로(90)는, 상기 드레인 영역과 접합 노드를 통해 연결되는 제2 도전성 라인(92b)을 더 구비한다. 또한, 상기 제1 도전성 라인(92a)과 상기 드레인 영역의 접합 노드들과, 상기 제2 도전성 라인(92b)과 상기 드레인 영역의 접합노드간에 형성되는 복수 개의 액티브 저항들(92c)을 더 구비한다. In addition, the ESD protection circuit 90 further includes a second conductive line 92b connected to the drain region through a junction node. The semiconductor device may further include a plurality of active resistors 92c formed between the first conductive line 92a and the junction nodes of the drain region and the second conductive line 92b and the junction node of the drain region. .

상기 복수 개의 액티브 저항(92c)들은 서로 병렬로 연결된다. 상기 도 6a에 도시된 바와 같이 제1 도전성 라인(92a)은 드레인 영역과 복수 개의 접합노드들을 통해 연결된다. 별도로 도시되지는 않았으나, 도면상 상하에 도시되는 제1 도전성 라인(92a)은 서로 연결되도록 레이아웃(layout)함으로써, 상기 제1 도전성 라인(92a)과 상기 드레인 영역간의 접합 노드들이 서로 공통노드가 되도록 한다. 이에 따라 상기 복수 개의 액티브 저항(92c)들은 서로 병렬로 연결할 수 있다. The plurality of active resistors 92c are connected to each other in parallel. As shown in FIG. 6A, the first conductive line 92a is connected to the drain region through a plurality of junction nodes. Although not separately illustrated, the first conductive lines 92a shown in the upper and lower parts of the drawing are laid out so as to be connected to each other, such that the junction nodes between the first conductive lines 92a and the drain regions are common to each other. do. Accordingly, the plurality of active resistors 92c may be connected in parallel with each other.

도 6b는 상기 도 6a에 도시된 저항성분을 등가회로도로 나타낸 것이다. 도시된 바와 같이, 2R의 저항값을 갖는 두 개의 액티브 저항들이 병렬로 연결된다. 또한 드라이버 회로의 저항성분은 상기 병렬로 연결되는 두 개의 액티브 저항들로 이루어진다. 도시된 트랜지스터(T10)은 ESD 보호회로(90)의 등가회로, 트랜지스터(T21)은 상기 드라이버 회로에 구비되는 트랜지스터 소자를 나타낸다. FIG. 6B shows an equivalent circuit diagram of the resistance component shown in FIG. 6A. As shown, two active resistors with a resistance value of 2R are connected in parallel. The resistive component of the driver circuit also consists of two active resistors connected in parallel. The transistor T10 illustrated is an equivalent circuit of the ESD protection circuit 90, and the transistor T21 represents a transistor device provided in the driver circuit.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기한 바와 같은 본 발명의 따르면, 소정의 드라이버 회로에 구비되는 저항성분 또는 트랜지스터 소자의 일부를 ESD(Electro-Static Discharge) 보호회로와 공유하도록 하므로, 필요로 하는 액티브 영역을 감소시킬 수 있으며 이에 따라 입출력 패드의 입력 커패시턴스를 감소시킬 수 있는 효과가 있다.According to the present invention as described above, the portion of the resistor or transistor element provided in the predetermined driver circuit is shared with the electro-static discharge (ESD) protection circuit, thereby reducing the active area required. The input capacitance of the input / output pad can be reduced.

Claims (11)

입출력 패드;Input and output pads; 게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로; 및An ESD protection circuit having a gate electrode, a drain region formed on an active region of the semiconductor substrate and connected to the input / output pad, and a source region formed on the active region and connected to a ground voltage; And 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며,A driver circuit having a predetermined resistance component and including one or more transistor elements connected to the input / output pads to control a signal transmitted through the input / output pads, 상기 드라이버 회로에 구비되는 상기 저항성분은, 상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.And the resistive component provided in the driver circuit comprises an active resistor formed using the active region provided in the ESD protection circuit. 제 1항에 있어서, 상기 ESD 보호회로는, The method of claim 1, wherein the ESD protection circuit, 상기 입출력 패드와 상기 드레인 영역을 연결하는 제1 도전성 라인; A first conductive line connecting the input / output pad and the drain region; 상기 드라이버 회로에 구비되는 상기 트랜지스터 소자와 상기 드레인 영역을 전기적으로 연결하는 제2 도전성 라인; 및 A second conductive line electrically connecting the transistor element and the drain region included in the driver circuit; And 상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드와 상기 제2 도전성 라인과 상기 드레인 영역의 접합 노드간의 액티브 저항을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And an active resistance between the junction node of the first conductive line and the drain region and the junction node of the second conductive line and the drain region. 제 2항에 있어서,The method of claim 2, 상기 제2 도전성 라인과 상기 트랜지스터 소자의 드레인 영역이 연결되는 것을 특징으로 하는 반도체 메모리 장치.And the drain region of the transistor element is connected to the second conductive line. 제 1항에 있어서, 상기 ESD 보호회로는, The method of claim 1, wherein the ESD protection circuit, 상기 입출력 패드와 연결되고 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인; A first conductive line connected to the input / output pad and connected to the drain region through a plurality of junction nodes; 병렬로 연결되는 상기 복수 개의 접합 노드들간의 액티브 저항들; 및Active resistors between the plurality of junction nodes connected in parallel; And 상기 드라이버 회로에 구비되는 상기 트랜지스터와 상기 복수 개의 액티브 저항들 중 하나 이상의 액티브 저항을 전기적으로 연결시키는 제2 도전성 라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second conductive line electrically connecting the transistor provided in the driver circuit and at least one active resistor of the plurality of active resistors. 제 4항에 있어서, 상기 제2 도전성 라인은,The method of claim 4, wherein the second conductive line, 상기 복수 개의 액티브 저항들 중 하나 이상의 액티브 저항과, 상기 트랜지스터 소자의 드레인 영역을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.And at least one active resistor of the plurality of active resistors and a drain region of the transistor device. 제 1항에 있어서, 상기 ESD 보호회로는,The method of claim 1, wherein the ESD protection circuit, 상기 게이트 전극과 상기 소스 영역이 서로 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.And an NMOS transistor in which the gate electrode and the source region are connected to each other. 입출력 패드;Input and output pads; 게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로; 및An ESD protection circuit having a gate electrode, a drain region formed on an active region of the semiconductor substrate and connected to the input / output pad, and a source region formed on the active region and connected to a ground voltage; And 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며,A driver circuit having a predetermined resistance component and including one or more transistor elements connected to the input / output pads to control a signal transmitted through the input / output pads, 상기 드라이버 회로에 구비되는 상기 트랜지스터 소자의 드레인 영역은, 상기 ESD 보호회로에 구비되는 드레인 영역을 공유하는 형태로 배치되는 것을 특징으로 하는 반도체 메모리 장치.And a drain region of the transistor element provided in the driver circuit is arranged to share a drain region provided in the ESD protection circuit. 제 7항에 있어서, 상기 저항성분은, The method of claim 7, wherein the resistance component, 상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.And an active resistor formed using the active region provided in the ESD protection circuit. 제 8항에 있어서, 상기 ESD 보호회로는, The method of claim 8, wherein the ESD protection circuit, 상기 입출력 패드와 상기 드레인 영역을 연결하는 제1 도전성 라인; A first conductive line connecting the input / output pad and the drain region; 상기 드라이버 회로에 구비되는 상기 트랜지스터 소자와 드레인 영역을 공유하는 영역에 형성되는 제2 도전성 라인; 및 A second conductive line formed in a region sharing a drain region with the transistor element provided in the driver circuit; And 상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드와 상기 제2 도전성 라인과 상기 드레인 영역의 접합 노드간의 액티브 저항을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And an active resistance between the junction node of the first conductive line and the drain region and the junction node of the second conductive line and the drain region. 제 8항에 있어서, The method of claim 8, 상기 ESD 보호회로는, 상기 입출력 패드에 연결되고 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인; 상기 드레인 영역과 접합 노드를 통해 연결되는 제2 도전성 라인; 및 상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드들과, 상기 제2 도전성 라인과 상기 드레인 영역의 접합노드간에 형성되어 각각 병렬로 연결되는 복수 개의 액티브 저항들을 구비하며,The ESD protection circuit may include: a first conductive line connected to the input / output pad and connected to the drain region through a plurality of junction nodes; A second conductive line connected to the drain region through a junction node; And a plurality of active resistors formed between the junction nodes of the first conductive line and the drain region and the junction node of the second conductive line and the drain region and connected in parallel, respectively. 상기 드라이버 회로의 저항성분은 상기 병렬로 연결되는 복수 개의 액티브 저항들로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.And the resistance component of the driver circuit comprises a plurality of active resistors connected in parallel. 제 7항에 있어서, 상기 ESD 보호회로는,The method of claim 7, wherein the ESD protection circuit, 상기 게이트 전극과 상기 소스 영역이 서로 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.And an NMOS transistor in which the gate electrode and the source region are connected to each other.
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