KR100698191B1 - 플라즈마 디스플레이 패널의 구동 장치 및 방법 - Google Patents

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Abstract

플라즈마 디스플레이 패널의 구동 장치 및 방법이 개시된다. 이 장치는, 리셋 기간에 포함되는 셋 다운 기간의 전반부에서 제1 전류 경로를 통해 제1 기울기를 갖는 제1 하강 램프 펄스를 공급하는 제1 하강 램프 펄스 공급부 및 셋 다운 기간의 후반부에서 제2 전류 경로를 통해 제1 기울기보다 작은 제2 기울기를 갖는 제2 하강 램프 펄스를 공급하는 제2 하강 램프 펄스 공급부를 구비하고, 셋 다운 기간의 후반부에서 약 방전이 일어나는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 구동 장치 및 방법{Apparatus and method for driving Plasma Display Panel}
도 1은 두 개의 서브 필드들에 공급되는 PDP의 구동 파형을 예시적으로 나타내는 파형도들이다.
도 2 (a) 및 (b)는 종래 및 본 발명에 의한 PDP 구동 방법들을 각각 설명하기 위한 파형도들이다.
도 3은 본 발명에 의한 플라즈마 디스플레이 패널의 구동 장치의 실시예를 나타내는 회로도이다.
도 4 내지 도 11은 도 3에 도시된 본 발명에 의한 플라즈마 디스플레이 패널의 구동 장치의 동작을 설명하기 위한 도면들이다.
도 12는 도 3에 도시된 본 발명에 의한 플라즈마 디스플레이 구동 장치의 실제 구현 례를 나타내는 회로도이다.
도 13 (a) 및 (b)는 종래 및 본 발명에 의한 플라즈마 디스플레이 패널 구동 장치들에 의해 발생되어 스캔 전극으로 공급되는 신호들을 각각 나타낸다.
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)의 구동 장치 및 방법에 관한 것으로서, 특히 리셋 기간(ReSet Period : 이하 "RSP"라 함)의 길이를 조정할 수 있는 PDP 구동 장치 및 방법에 관한 것이다.
종래의 교류형 면방전 PDP는 화상의 계조를 구현하기 위해, 한 프레임을 발광 횟수가 다른 여러 서브 필드들로 나누어 시분할 구동하게 된다. 이 때, 각 서브 필드는 전 화면을 초기화시키기 위한 리셋 기간과, 주사(scan) 라인을 선택하고 선택된 주사 라인에서 셀을 선택하기 위한 어드레스(address) 기간과, 방전 횟수에 따라 계조를 구현하는 서스테인(sustain) 기간으로 나뉘어진다.
도 1은 두 개의 서브 필드들에 공급되는 PDP의 구동 파형을 예시적으로 나타내는 파형도들로서, 스캔 전극에 공급되는 신호(Y), 서스테인 전극에 공급되는 신호(Z) 및 어드레스 전극에 공급되는 신호(X)를 나타낸다.
도 1을 참조하면, 각 서브 필드는 리셋 기간, 어드레스 기간 및 서스테인 기간으로 나뉘어진다. 리셋 기간에 있어서, 셋 업 기간에는 모든 스캔 전극들(Y)에 상승 램프 펄스(Ramp-up)가 동시에 인가된다. 이 상승 램프 펄스에 의해 전 화면의 셀들내에는 미약한 방전이 일어나게 되어 셀들 내에 벽 전하가 생성된다. 셋 다운 기간에는 상승 램프 펄스가 공급된 후, 상승 램프 펄스의 피크 전압보다 낮은 정극성 전압에서 떨어지는 하강 램프 펄스(Ramp-down)가 스캔 전극들(Y)에 동시에 인가된다. 하강 램프 펄스는 셀들내에서 미약한 소거 방전(이하, '약 방전'이라 함)을 일으킴으로써 셋 업 방전에 의해 생성된 벽 전하 및 공간 전하 중 불요 전하를 소거시키게 되고, 전 화면의 셀들내에 어드레스 방전에 필요한 벽 전하를 균일하게 잔류시키게 된다.
어드레스 기간에서는 부극성 스캔 펄스(Scan)가 스캔 전극들(Y)에 순차적으로 인가됨과 동시에 어드레스 전극들(X)에 정극성의 데이타 펄스(data)가 인가된다. 이 스캔 펄스와 데이타 펄스의 전압차와 리셋 기간에 생성된 벽 전압이 더해지면서 데이타 펄스가 인가되는 셀들내에는 어드레스 방전이 발생된다.
서스테인 기간에는 스캔 전극들(Y)과 서스테인 전극들(Z)에 교번적으로 서스테인 펄스(sus)가 인가된다. 만일, 하프 서스테인 모드(half sustain mode)에서 서스테인 펄스(sus)의 높은 레벨이 서스테인 전압(Vs)의 양(+)의 절반값(Vs/2)이고, 서스테인 펄스(sus)의 낮은 레벨이 서스테인 전압(Vs)의 음(-)의 절반값(-Vs/2)이 될 수 있다.
전술한 바와 같이, 종래의 PDP 구동 방법은 어드레스 기간에 이용되어질 벽 전하를 형성하기 위해 리셋 기간을 서브 필드마다 필요로 한다. 이 때, 리셋 기간의 셋 업 기간과 셋 다운 기간에서 약 방전을 위해 램프 업 파형이나 램프 다운 파형의 기울기는 어느 정도 확보되어야 한다. 따라서, 종래의 PDP 구동 방법은, 각 서브 필드에서 리셋 기간이 차지하는 시간 비율을 줄이는 데 한계를 갖는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 각 서브 필드에서 리셋 기간의 셋 다운 기간에서 2개의 다른 기울기들을 갖는 하강 램프 펄스들을 발생시켜 방전 특성을 개선시킬 수 있는 PDP 구동 장치 및 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 장치는, 리셋 기간에 포함되는 셋 다운 기간의 전반부에서 제1 전류 경로를 통해 제1 기울기를 갖는 제1 하강 램프 펄스를 공급하는 제1 하강 램프 펄스 공급부 및 셋 다운 기간의 후반부에서 제2 전류 경로를 통해 제1 기울기보다 작은 제2 기울기를 갖는 제2 하강 램프 펄스를 공급하는 제2 하강 램프 펄스 공급부로 구성되고, 셋 다운 기간의 후반부에서 약 방전이 일어나는 것이 바람직하다.
이 때, 제1 하강 램프 펄스 공급부는 어드레스 기간에서 턴-온 되어 음의 서스테인 전압을 스캔 바이어스 전압으로서 공급하고, 셋 다운 기간의 전반부에서 턴-온 되어 제1 하강 램프 펄스를 공급하는 스위치 및 스위치와 연결되어 제1 기울기를 조정하는 제1 기울기 조정부로 구성되는 것이 바람직하다. 여기서, 스위치는 스캔 바이어스 전압과 음의 서스테인 전압 사이에 연결되는 드레인 및 소스를 갖는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)로 구성되는 것이 바람직하다. 제1 기울기 조정부는 MOSFET의 게이트에 접속되는 가변 저항 및 게이트와 드레인의 사이에 연결되는 기울기 조정 커패시터로 구성되는 것이 바람직하다.
플라즈마 디스플레이 패널의 구동 장치는 플라즈마 디스플레이 패널을 하프 서스테인 모드로 동작시키는 것이 바람직하다.
또는, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법은, 리셋 기간에 포함되는 셋 다운 기간의 전반부에서 제1 전류 경로를 통해 제1 기울기를 갖는 제1 하강 램프 펄스를 스캔 전극으로 공급하는 단계 및 상기 셋 다운 기간의 후반부에서 제2 전류 경로를 통해 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 하강 램프 펄스를 상기 스캔 전극으로 공급하는 단계로 구성되고, 상기 셋 다운 기간의 후반부에서 약 방전이 일어나는 것이 바람직하다.
이하, 본 발명에 의한 PDP 구동 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 2 (a) 및 (b)는 종래 및 본 발명에 의한 PDP 구동 방법들을 각각 설명하기 위한 파형도들이다.
도 2 (a)에 도시된 바와 같이 종래의 PDP 구동 방법은 리셋 기간(RSP)의 셋 다운 기간(SDP:Set Down Period)에서 하나의 기울기만을 갖는 하강 램프 파형을 발생한다. 이에 반하여, 도 2 (b)에 도시된 바와 같이, 본 발명에 의한 PDP 구동 방법은 리셋 기간(RSP)의 셋 다운 기간(SDP)에서 두 개의 기울기들을 갖는 하강 램프 파형들을 발생한다.
예컨대, 본 발명에 의한 PDP 구동 방법은 리셋 기간(RSP)에 포함되는 셋 다운 기간(SDP)의 전반부(t1)에서 제1 기울기(S1)를 갖는 제1 하강 램프 펄스(10)를 스캔 전극으로 공급한다. 이 후에, PDP 구동 방법은 셋 다운 기간(SDP)의 후반부(t2)에서 제1 기울기(S1)보다 작은 제2 기울기(S2)를 갖는 제2 하강 램프 펄스(20)를 스캔 전극으로 공급한다. 이 때, 셋 다운 기간(SDP)의 후반부(t2)에서 약 방전이 일어난다. 즉, 셋 다운 기간에서 약 방전이 보장될 정도로 후반부(t2)의 시간이 설정되어야 한다.
이하, 본 발명에 의한 PDP 구동 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 플라즈마 디스플레이 패널의 구동 장치의 실시예를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 장치는 제1 하강 램프 펄스 공급부(30) 및 제2 하강 램프 펄스 공급부(32)로 구현될 수 있다. 여기서, 제1 하강 램프 펄스 공급부(30)는 리셋 기간(RSP)에 포함되는 셋 다운 기간(SDP)의 전반부(t1)에서 제1 기울기(S1)를 갖는 제1 하강 램프 펄스(10)를 공급한다.
이 때, 제2 하강 램프 펄스 공급부(32)는 셋 다운 기간(SDP)의 후반부(t2)에서 제1 기울기(S1)보다 작은 제2 기울기(S2)를 갖는 제2 하강 램프 펄스(20)를 공급한다. 본 발명에 의하면, 플라즈마 디스플레이 패널의 구동 장치는 플라즈마 디스플레이 패널을 전술한 하프 서스테인 모드로도 동작시킬 수 있다.
이하, 본 발명의 이해를 돕기 위해, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 장치가 도 3에 도시된 바와 같이 구현될 경우, 제1 및 제2 하강 램프 펄스 공급부들(30 및 32)의 실시예들 각각의 구성 및 동작을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 3에 도시된 바와 같이, 제1 하강 램프 펄스 공급부(30)는 스위치(50) 및 제1 기울기 조정부(52)로 구현될 수 있다. 여기서, 스위치(50)는 어드레스 기간에 서 턴-온(turn-on) 되어 음의 서스테인 전압(-Vs/2)을 스캔 바이어스 전압(Vscb)으로서 공급하고, 셋 다운 기간(SDP)의 전반부(t1)에서 턴-온 되어 제1 하강 램프 펄스(10)를 공급한다. 이를 위해, 스위치(S2)(50)는 스캔 바이어스 전압(Vscb)과 음의 서스테인 전압(-Vs/2) 사이에 연결되는 드레인 및 소스를 갖는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)로 구현될 수 있다. 여기서, 스위치(S1)는 스위치(S2)와 연계되어 함께 턴 온되거나 함께 턴 오프된다. 결국, 도 3에 도시된 제1 하강 램프 펄스 공급부(30)는 셋 다운 기간의 전반부에서 제1 하강 램프 펄스를 발생하는 역할을 수행할 뿐만 아니라, 어드레스 기간에서 스캔 바이어스 전압(Vscb)을 발생하는 역할도 수행함을 알 수 있다.
본 발명의 이해를 돕기 위해 도 3에 도시된 스위치들(ER_UP, ER_DOWN, SUS_UP, SUS_DOWN, PASS_BOTTOM, SET_UP, PASS_TOP, S1, S3, S4, S5 및 S6)은 MOSFET로 구현될 수 있지만, 본 발명은 이에 국한되지 않는다.
도 3에 도시된 제1 기울기 조정부(52)는 스위치(50)와 연결되어 제1 기울기(S1)를 조정하는 역할을 한다. 이를 위해, 제1 기울기 조정부(52)는 가변 저항(R1) 및 기울기 조정 커패시터(C2)로 구현될 수 있다. 가변 저항(R1)은 MOSFET의 게이트에 접속되고, 기울기 조정 커패시터(C2)는 스위치(S2)의 게이트와 스캔 구동부(40)의 사이에 연결된다.
도 4 내지 도 11은 도 3에 도시된 본 발명에 의한 플라즈마 디스플레이 패널 의 구동 장치의 동작을 설명하기 위한 도면들이다.
도 4 및 5를 참조하면, 셋 업 기간(SUP)에서 스위치들(SET_UP, PASS_TOP 및 S5)은 턴-온되고, 스위치들(S3 및 S6)은 턴-오프 된다. 따라서, 상승 램프 펄스 공급부(36)와 트랜지스터(PASS_TOP)를 경유하여 스캔 구동부(40)의 스위치(S5)를 거쳐 스캔 전극(Y)으로 이어지는 전류 경로가 화살표 방향(60)으로 형성된다. 결국, 상승 램프 펄스 공급부(36)에서 발생된 상승 램프 펄스(70)가 스캔 전극으로 공급된다. 이를 위해, 상승 램프 펄스 공급부(36)는 커패시터(C1), 다이오드(D3) 및 스위치(SET_UP)로 구현될 수 있다. 다이오드(D3)는 셋 업 전압(Vset_up)과 연결되는 양극을 갖고, 커패시터(C1)는 다이오드(D3)의 음극과 스위치(PASS_BOTTOM) 사이에 접속되고, 스위치(SET_UP)는 다이오드(D3)의 음극과 스위치(PASS_BOTTOM) 사이에 접속된다.
도 6 및 도 7을 참조하면, 셋 다운 기간(SDP)의 전반부(t1)에서 스위치들(S4, S1 및 S2)은 턴 온되고, 스위치(S5)는 턴 오프된다. 따라서, 스위치들(S4, S2 및 S1)을 거쳐서 음의 서스테인 전압(-Vs/2)으로 이어지는 제1 전류 경로가 화살표 방향(62)으로 형성된다. 결국, 제1 하강 램프 펄스 공급부(30)로부터 도 7에 도시된 바와 같이 발생된 제1 하강 램프 펄스(72)가 스캔 전극으로 공급된다. 이 때, 가변 저항(R1)의 크기를 크게 할수록, 제1 하강 램프 펄스(72)의 제1 기울기(S1)는 더욱 커진다.
도 8 및 9를 참조하면, 셋 다운 기간(SDP)의 후반부(t2)에서 제2 하강 램프 펄스 공급부(32)의 스위치(S3) 및 스캔 구동부(40)의 스위치(S5)는 턴-온된다. 따라서, 스위치들(S5 및 S3)을 거쳐서 음의 하강 램프 펄스의 전압(V_y)으로 이어지는 제2 전류 경로가 화살표 방향(64)으로 형성된다. 결국, 제2 하강 램프 펄스 공급부(32)는 도 7에 도시된 제1 하강 램프 펄스(72)의 제1 기울기(S1)보다 작은 제2 기울기(S2)를 갖는 제2 하강 램프 펄스(74)를 스캔 전극으로 공급한다. 이를 위해, 제2 하강 램프 펄스 공급부(32)는 스위치(S3) 및 가변 저항(R2)으로 구현될 수 있다. 여기서, 가변 저항(R2)의 크기를 크게 할수록, 제2 하강 램프 펄스(74)의 제2 기울기(S2)를 더욱 작아진다. 이와 같이, 가변 저항(R1)의 크기를 가변 저항(R2)의 크기보다 작게 함으로서 제1 기울기(S1)의 크기를 제2 기울기(S2)의 크기보다 크게 할 수 있다.
도 10 및 11을 참조하면, 어드레스 기간에서 스위치들(S1, S2 및 S4)은 턴 온된다. 따라서, 음의 서스테인 전압(-Vs/2)으로부터 스위치들(S1, S2 및 S4)을 경유하여 스캔 전극으로 이어지는 전류 경로가 화살표 방향(66)으로 형성된다. 스위치(S1)가 턴 온하면서 어드레싱 동작을 수행하는 데, 램프 파형을 생성하는 스위치(S2)가 턴 온하는 순간 스위치(S2)의 FET 바디 다이오드(body diode)로 전류가 흘러서 초기 턴 온 지연없이 어드레싱 동작이 정상적으로 수행될 수 있다. 따라서, 어드레스 기간에서 음의 서스테인 전압(-Vs/2)이 스캔 바이어스 전압(Vscb)(76)으로서 스캔 구동부(40)를 통해 스캔 전극으로 공급될 수 있다.
도 3에 도시된 플라즈마 디스플레이 패널의 구동 장치에서 제1 및 제2 하강 램프 펄스 공급부들(30 및 32)을 제외한 부분들을 개략적으로 다음과 같이 설명한 다.
도 3에 도시된 에너지 회수부(34)는 기준 전위와 인덕터(L) 사이에 병렬 접속된 스위치들(ER_UP 및 ER_DWON)과, 패널 커패시터(Cp)에 양(+)의 서스테인 전압(+Vs/2)을 공급하기 위한 스위치(SUS_UP)와, 패널 커패시터(Cp)에 음(-)의 서스테인 전압(-Vs/2)을 공급하기 위한 스위치(SUS_DOWN)를 갖는다. 스위치들(ER_UP 및 ER_DOWN) 사이에는 역 전류를 제한하기 위한 제1 및 제2 다이오드들(D1 및 D2)이 직렬 접속된다. 패널 커패시터(Cp)는 패널의 정전 용량을 등가적으로 나타낸다.
이 때, 어드레스 기간에서, 스캔 전압 공급부(38)는 음의 하강 램프 펄스의 전압(V_y)을 스캔 전압으로서 스캔 전극으로 스캔 구동부(40)를 통해 공급한다. 이를 위해, 스캔 전압 공급부(38)는 음의 하강 램프 펄스의 전압(V_y)과 스캔 구동부(40) 사이에 마련되는 스위치(S6)로 구현될 수 있다.
도 12는 도 3에 도시된 본 발명에 의한 플라즈마 디스플레이 구동 장치의 실제 구현 례를 나타내는 회로도로서, 서스테인 전압(Vs)은 100볼트로 가정된다.
도 13 (a)는 종래의 플라즈마 디스플레이 패널 구동 장치들에 의해 발생되어 스캔 전극으로 공급되는 신호(Y)를 나타내고, 도 13 (b)는 도 12에 도시된 본 발명에 의한 플라즈마 디스플레이 구동 장치에 의해 발생되어 스캔 전극으로 공급되는 신호(Y)를 나타낸다.
도 13 (a) 및 (b)에 도시된 신호(Y)들의 셋 다운 기간들을 서로 비교하면, 도 13 (a)에 도시된 셋 다운 기간에서 발생되는 하강 램프 펄스는 하나의 기울기를 갖는 반면, 도 13 (b)에 도시된 셋 다운 기간에서 두 개의 다른 기울기들을 갖는 하강 램프 펄스들이 발생됨을 알 수 있다.
본 발명에 의한 플라즈마 디스플레이 패널 구동 장치는 도 3에 국한되지 않는다. 즉, 도 3에 도시된 제2 하강 램프 펄스 공급부(32), 에너지 회수부(34), 상승 램프 펄스 공급부(36), 스캔 전압 공급부(38) 및 스캔 구동부(40)는 도 3에 도시된 바와 달리 구현될 수도 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 장치 및 방법은 셋 다운 기간에서 약 방전이 램프 파형의 전반부보다는 후반부에서 시작하기 때문에 초기 기울기(S1)를 종단의 기울기(S2)에 비해서 급하게 생성하여 각 서브 필드에서 리셋 기간이 차지하는 시간을 줄일 수 있으므로 다른 기간 예를 들면, 어드레스 기간 및/또는 서스테인 기간의 시간 확보에 기여할 수 있고, 종래의 플라즈마 디스플레이 패널에 가변 저항(R1)과 커패시터(C2)만을 부가하면 되므로 부품의 추가 비용 상승이 거의 없고, 제1 및 제2 기울기들(S1 및 S2)을 자유롭게 조정함으로써 즉, 약 방전이 일어나는 시점의 제2 기울기(S2)를 자유롭게 조정할 수 있으므로 방전 특성 및 전압 마진 향상을 제공할 수 있는 효과를 갖는다.

Claims (6)

  1. 리셋 기간에 포함되는 셋 다운 기간의 전반부에서 제1 전류 경로를 통해 제1 기울기를 갖는 제1 하강 램프 펄스를 공급하는 제1 하강 램프 펄스 공급부; 및
    상기 셋 다운 기간의 후반부에서 제2 전류 경로를 통해 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 하강 램프 펄스를 공급하는 제2 하강 램프 펄스 공급부를 구비하고,
    상기 셋 다운 기간의 후반부에서 약 방전이 일어나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  2. 제1 항에 있어서, 상기 제1 하강 램프 펄스 공급부는
    어드레스 기간에서 턴-온 되어 음의 서스테인 전압을 스캔 바이어스 전압으로서 공급하고, 상기 셋 다운 기간의 상기 전반부에서 턴-온 되어 제1 하강 램프 펄스를 공급하는 스위치; 및
    상기 스위치와 연결되어 상기 제1 기울기를 조정하는 제1 기울기 조정부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  3. 제2 항에 있어서, 상기 스위치는 상기 스캔 바이어스 전압과 상기 음의 서스테인 전압 사이에 연결되는 드레인 및 소스를 갖는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  4. 제3 항에 있어서, 상기 제1 기울기 조정부는
    상기 MOSFET의 게이트에 접속되는 가변 저항; 및
    상기 게이트와 상기 드레인의 사이에 연결되는 기울기 조정 커패시터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  5. 제1 항에 있어서 상기 플라즈마 디스플레이 패널의 구동 장치는 상기 플라즈마 디스플레이 패널을 하프 서스테인 모드로 동작시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  6. 리셋 기간에 포함되는 셋 다운 기간의 전반부에서 제1 전류 경로를 통해 제1 기울기를 갖는 제1 하강 램프 펄스를 스캔 전극으로 공급하는 단계;
    상기 셋 다운 기간의 후반부에서 제2 전류 경로를 통해 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 하강 램프 펄스를 상기 스캔 전극으로 공급하는 단계; 및
    상기 셋 다운 기간의 후반부에서 약 방전이 일어나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
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