KR100689830B1 - Semiconductor integrated circuits and fabrication methods threreof - Google Patents
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Abstract
반도체 집적 회로들 및 그 제조방법들을 제공한다. 상기 반도체 집적회로는 셀 영역 및 주변 회로 영역을 갖는 반도체기판을 구비한다. 상기 셀 영역의 반도체기판에 벌크 트랜지스터들이 제공된다. 상기 셀 영역에 상기 벌크 트랜지스터들을 덮는 층간절연막 패턴이 제공된다. 상기 층간절연막 패턴 상에 박막 트랜지스터들이 제공된다. 상기 주변 회로 영역의 반도체기판과 접촉하는 주변 바디 패턴이 제공된다. 상기 주변 바디 패턴에 주변 트랜지스터가 제공된다. 이 경우에, 상기 주변 트랜지스터는 실질적으로 상기 셀 영역의 박막 트랜지스터들과 수평적 동일 선상에 위치하도록 제공된다. Provided are semiconductor integrated circuits and methods of manufacturing the same. The semiconductor integrated circuit includes a semiconductor substrate having a cell region and a peripheral circuit region. Bulk transistors are provided in the semiconductor substrate in the cell region. An interlayer insulating film pattern covering the bulk transistors is provided in the cell region. Thin film transistors are provided on the interlayer insulating film pattern. A peripheral body pattern is provided in contact with the semiconductor substrate in the peripheral circuit region. Peripheral transistors are provided in the peripheral body pattern. In this case, the peripheral transistor is provided to be substantially in line with the thin film transistors of the cell region.
벌크 트랜지스터, 박막 트랜지스터, 주변 트랜지스터, 반도체 집적회로, 에스램(SRAM) Bulk Transistors, Thin Film Transistors, Peripheral Transistors, Semiconductor Integrated Circuits, SRAM
Description
도 1은 씨모스 에스램 셀(CMOS SRAM cell)의 전형적인(typical) 회로도이다.1 is a typical circuit diagram of a CMOS SRAM cell.
도 2는 인버터의 전형적인 회로도이다.2 is a typical circuit diagram of an inverter.
도 3은 본 발명의 실시예들에 따른 반도체 집적회로들을 설명하기 위하여 나타낸 씨모스 에스램 셀의 평면도이다.3 is a top plan view of a CMOS SRAM cell illustrated to describe semiconductor integrated circuits according to example embodiments.
도 4는 본 발명의 실시예들에 따른 반도체 집적회로들을 설명하기 위하여 나타낸 인버터의 평면도이다.4 is a plan view of an inverter shown for describing semiconductor integrated circuits according to example embodiments.
도 5a 내지 도 13a, 및 도 5b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 집적회로들의 제조방법들을 설명하기 위한 단면도들이다. 5A through 13A and 5B through 13B are cross-sectional views illustrating manufacturing methods of semiconductor integrated circuits according to example embodiments of the inventive concepts.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 반도체 집적회로 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor integrated circuit and a method for manufacturing the same.
일반적으로, 반도체 기억 소자들은 데이터를 저장하기 위한 복수개의 메모리 셀들을 구비한 메모리 셀 어레이와, 메모리 셀 어레이로부터의 데이터 입/출력을 제어하기 위한 주변 회로로 구성되어 있다. 상기 반도체 기억 소자들은 상기 메모리 셀들의 기억 저장 방식에 따라 디램(DRAM), 에프램(FRAM), 플래쉬(Flash), 엠램(MRAM) 및 에스램(SRAM) 등으로 다양하게 구분될 수 있다. 상기 주변 회로의 경우는 모스 트랜지스터들을 포함할 수 있다. 예를 들면, 상기 주변 회로의 경우는 인버터, NAND 게이트 및 NOR 게이트를 구비하여 구성될 수 있다. In general, semiconductor memory devices are composed of a memory cell array having a plurality of memory cells for storing data, and peripheral circuits for controlling data input / output from the memory cell array. The semiconductor memory devices may be variously classified into DRAM, FRAM, Flash, MRAM, and SRAM according to a memory storage method of the memory cells. The peripheral circuit may include MOS transistors. For example, the peripheral circuit may include an inverter, a NAND gate, and a NOR gate.
반도체 기억소자들 중에 에스램(SRAM)은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬(cache) 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.SRAM (SRAM) among semiconductor memory devices have the advantage of lower power consumption and faster operating speed than DRAM. Therefore, SRAM is widely used in cache memory devices or portable appliances of computers.
에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다. 상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 반도체기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다. 상기 벌크 씨모스 에스램 셀은 상기 박막 트랜지스터 에스램 셀 및 고저항 에스램 셀에 비하여 높은 셀 안정성(high cell stability)을 보인다. 다시 말해서, 상기 벌크 씨모스 에스램 셀은 우수한 저전압 특성(good low voltage characteristic) 및 낮은 대기전류(low stand-by current)를 보인다. 이는, 상기 박막 트랜지스터가 일반적으로 폴리실리콘막을 바디층으로 사용하여 제작되는 반면 에, 상기 벌크 씨모스 에스램 셀을 구성하는 모든 트랜지스터들은 단결정 실리콘 기판에 형성되기 때문이다. 그러나, 상기 벌크 씨모스 에스램 셀은 박막 트랜지스터 에스램 셀에 비하여 낮은 집적도(low integration density)와 아울러서 약한 래치업 면역성(weak latch-up immunity)을 보인다. There are two main types of unit cells in SRAM. One is a high load resistor SRAM cell that adopts high resistance as a load device, and the other is a CMOS SRAM cell which employs a PMOS transistor as a load device. The CMOS SRAM cell is further classified into two types. One is a thin film transistor SRAM cell adopting a thin film transistor (TFT) stacked on a semiconductor substrate as a load element, and the other is a bulk transistor formed on a semiconductor substrate as a load element. It is a bulk CMOS SRAM cell. The bulk CMOS SRAM cell exhibits high cell stability compared to the thin film transistor SRAM cell and the high resistance SRAM cell. In other words, the bulk CMOS SRAM cell exhibits a good low voltage characteristic and a low stand-by current. This is because the thin film transistor is generally fabricated using a polysilicon film as the body layer, while all the transistors constituting the bulk CMOS SRAM cell are formed on a single crystal silicon substrate. However, the bulk CMOS SRAM cell exhibits low integration density and weak latch-up immunity compared to the thin film transistor SRAM cell.
한편, 상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀에 비하여 높은 집적도를 보일지라도, 상기 박막 트랜지스터 에스램 셀의 집적도는 디램 셀의 집적도에 비하여 여전히 낮다. 따라서, 높은 신뢰성을 갖는 고집적 에스램을 구현하기 위해서는, 부하소자로 사용되는 박막 트랜지스터의 특성을 개선시키는 것과 아울러서 3차원적인 구조를 갖는 콤팩트한 셀을 설계하는 것이 요구된다.On the other hand, although the thin film transistor SRAM cell shows a higher degree of integration than the bulk CMOS SRAM cell, the integration degree of the thin film transistor SRAM cell is still lower than that of the DRAM cell. Therefore, in order to implement a highly integrated SRAM with high reliability, it is required to design a compact cell having a three-dimensional structure as well as to improve the characteristics of the thin film transistor used as a load element.
상기 에스램 셀들의 각각은 한 쌍의 노드 콘택 구조체들을 구비한다. 특히, 상기 박막 트랜지스터 에스램 셀에 있어서, 상기 노드 콘택 구조체들의 각각은 부하 트랜지스터의 P형 드레인 영역을 구동 트랜지스터(driver transistor)의 N형 드레인 영역에 전기적으로 연결시킨다. 이 경우에, 상기 부하 트랜지스터의 P형 드레인 영역 및 상기 구동 트랜지스터의 N형 드레인 영역 사이에 저항성 접촉(ohmic contact)이 요구된다.Each of the SRAM cells has a pair of node contact structures. In particular, in the thin film transistor SRAM cell, each of the node contact structures electrically connects a P-type drain region of a load transistor to an N-type drain region of a driver transistor. In this case, an ohmic contact is required between the P-type drain region of the load transistor and the N-type drain region of the driving transistor.
반도체기판 상에 적층된 박막 트랜지스터를 갖는 반도체소자들이 미국특허 제 6,022,766호에 "박막 트랜지스터들을 갖는 반도체 구조체 및 그 제조방법들(Semiconductor structure incorporating thin film transistors and methods for its manufacture)"라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 따르면, 단결정 실리콘 기판에 통상의 벌크 트랜지스터가 형성되고, 상기 벌 크 트랜지스터의 상부에 박막 트랜지스터가 적층된다. 상기 벌크 트랜지스터의 소스/드레인 영역들중의 하나는 텅스텐 플러그와 같은 금속 플러그를 통하여 상기 박막 트랜지스터의 소스/드레인 영역들중의 하나와 전기적으로 접속된다. 따라서, 상기 벌크 트랜지스터 및 상기 박막 트랜지스터가 각각 NMOS 트랜지스터 및 PMOS 트랜지스터인 경우에, 상기 벌크 트랜지스터는 상기 금속 플러그를 통하여 상기 박막 트랜지스터와 저항성 접촉(ohmic contact)을 갖는다.Semiconductor devices having thin film transistors stacked on a semiconductor substrate are described in US Pat. No. 6,022,766 entitled "Semiconductor structure incorporating thin film transistors and methods for its manufacture." As described by Chen et al. According to Chen et al., An ordinary bulk transistor is formed on a single crystal silicon substrate, and a thin film transistor is stacked on top of the bulk transistor. One of the source / drain regions of the bulk transistor is electrically connected to one of the source / drain regions of the thin film transistor through a metal plug such as a tungsten plug. Thus, when the bulk transistor and the thin film transistor are NMOS transistors and PMOS transistors, respectively, the bulk transistor has an ohmic contact with the thin film transistor through the metal plug.
이에 더하여, 상기 박막 트랜지스터의 바디층은 상기 금속 플러그를 갖는 반도체기판의 전면 상에 비정질 실리콘층을 형성하고 상기 비정질 실리콘층을 열처리 공정을 통하여 결정화시킴으로써 형성된다. 이 경우에, 상기 바디층은 큰 그레인들을 갖는 폴리실리콘층에 해당한다. 즉, 상기 바디층을 완전한 단결정 실리콘층으로 변환(transform)시키는 것이 어렵다. 결과적으로, 상기 박막 트랜지스터를 상기 벌크 트랜지스터에 상응하는 전기적인 특성을 갖도록 형성하기가 어렵다. 따라서, 반도체기판의 상부에 적층되는 박막 트랜지스터의 특성을 향상시키기 위한 방법들이 지속적으로 요구된다.In addition, the body layer of the thin film transistor is formed by forming an amorphous silicon layer on the entire surface of the semiconductor substrate having the metal plug and crystallizing the amorphous silicon layer through a heat treatment process. In this case, the body layer corresponds to a polysilicon layer with large grains. That is, it is difficult to transform the body layer into a complete single crystal silicon layer. As a result, it is difficult to form the thin film transistor to have electrical properties corresponding to that of the bulk transistor. Thus, there is a continuous need for methods for improving the characteristics of thin film transistors stacked on top of semiconductor substrates.
더 나아가서, 첸 등에 의한 박막 트랜지스터를 형성하는 방법으로는 고성능의 에스램을 구현하는데 어려움이 있을 수 있다. 구체적으로, 에스램의 메모리 셀을 구성하는 모스 트랜지스터들을 첸 등에 의한 박막 트랜지스터를 형성하는 방법을 사용하여 형성할 경우, 상기 메모리 셀을 구동시키기 위한 주변 회로를 구성하는 모스 트랜지스터를 고성능으로 구현하는데 어려움이 있을 수 있다. 예를 들어, 주변 회로의 모스 트랜지스터를 벌크 트랜지스터로 형성할 경우에는 후속 반도체 제조 공정들 중에 발생될 수 있는 고온의 열에 의한 모스 트랜지스터의 특성 열화가 발생될 수 있다. 주변 회로의 모스 트랜지스터를 박막 트랜지스터로 형성할 경우에는 바디층을 완전한 단결정 실리콘층으로 변환(transform)시키는 것이 어렵기 때문에 박막 트랜지스터를 벌크 트랜지스터에 상응하는 전기적인 특성을 갖도록 형성하기가 어려울 수 있다. 따라서, 에스램 메모리 셀에 형성되는 박막 트랜지스터의 특성을 향상시키면서, 주변 회로를 구성하는 모스 트랜지스터의 특성을 향상시키기 위한 방법들이 지속적으로 요구된다. Furthermore, the method of forming a thin film transistor by Chen et al may have difficulty in implementing high performance SRAM. In detail, when the MOS transistors constituting the memory cell of the SRAM are formed using a method of forming a thin film transistor by Chen et al., It is difficult to implement the MOS transistors constituting the peripheral circuit for driving the memory cells with high performance. This can be. For example, when the MOS transistors of the peripheral circuit are formed as bulk transistors, deterioration of characteristics of the MOS transistors may occur due to high temperature heat that may be generated during subsequent semiconductor manufacturing processes. In the case of forming the MOS transistor of the peripheral circuit as a thin film transistor, it may be difficult to form the thin film transistor to have electrical characteristics corresponding to the bulk transistor because it is difficult to transform the body layer into a complete single crystal silicon layer. Accordingly, there is a continuous need for methods for improving the characteristics of the MOS transistors constituting the peripheral circuit while improving the characteristics of the thin film transistors formed in the SRAM memory cell.
본 발명이 이루고자 하는 기술적 과제는 셀 영역에 박막 트랜지스터들을 채택하고, 주변 회로 영역에 고성능의 주변 트랜지스터를 채택하는 반도체 집적회로들을 제공하는데 있다. An object of the present invention is to provide semiconductor integrated circuits employing thin film transistors in a cell region and high performance peripheral transistors in a peripheral circuit region.
본 발명이 이루고자 하는 또 다른 기술적 과제는 셀 영역의 집적도를 향상시키면서 주변 회로 영역에 고성능의 트랜지스터를 형성할 수 있는 반도체 집적회로들의 제조방법들을 제공하는데 있다.Another object of the present invention is to provide methods for manufacturing semiconductor integrated circuits capable of forming high-performance transistors in peripheral circuit regions while improving the degree of integration of cell regions.
본 발명이 이루고자 하는 또 다른 기술적 과제는 높은 신뢰성을 갖는 에스램의 제조방법들을 제공하는데 있다. Another technical problem to be achieved by the present invention is to provide methods for manufacturing SRAM having high reliability.
본 발명의 일 태양은 주변 회로 영역에 고성능의 주변 트랜지스터를 채택하는 반도체 집적회로를 제공한다. 상기 반도체 집적회로는 셀 영역 및 주변 회로 영역을 갖는 반도체기판을 구비한다. 상기 셀 영역의 반도체기판에 벌크 트랜지스터 들이 제공된다. 상기 셀 영역에 상기 벌크 트랜지스터들을 덮는 층간절연막 패턴이 제공된다. 상기 층간절연막 패턴 상에 박막 트랜지스터들이 제공된다. 상기 주변 회로 영역의 반도체기판과 접촉하는 주변 바디 패턴이 제공된다. 상기 주변 바디 패턴에 주변 트랜지스터가 제공된다. 이 경우에, 상기 주변 트랜지스터는 실질적으로 상기 셀 영역의 박막 트랜지스터들과 수평적 동일 선상에 위치하도록 제공된다. One aspect of the present invention provides a semiconductor integrated circuit employing a high performance peripheral transistor in a peripheral circuit region. The semiconductor integrated circuit includes a semiconductor substrate having a cell region and a peripheral circuit region. Bulk transistors are provided in the semiconductor substrate in the cell region. An interlayer insulating film pattern covering the bulk transistors is provided in the cell region. Thin film transistors are provided on the interlayer insulating film pattern. A peripheral body pattern is provided in contact with the semiconductor substrate in the peripheral circuit region. Peripheral transistors are provided in the peripheral body pattern. In this case, the peripheral transistor is provided to be substantially in line with the thin film transistors of the cell region.
본 발명의 몇몇 실시예들에서, 상기 주변 바디 패턴은 단결정 반도체 구조일 수 있다. In some embodiments of the present invention, the peripheral body pattern may be a single crystal semiconductor structure.
다른 실시예들에서, 상기 박막 트랜지스터들은 단결정 박막 트랜지스터들일 수 있다. In other embodiments, the thin film transistors may be single crystal thin film transistors.
또 다른 실시예들에서, 상기 벌크 트랜지스터들 및 상기 박막 트랜지스터들은 에스램 메모리 셀의 셀 트랜지스터들일 수 있다. In other embodiments, the bulk transistors and the thin film transistors may be cell transistors of an SRAM memory cell.
또 다른 실시예들에서, 상기 벌크 트랜지스터들은 제1 및 제2 벌크 트랜지스터들로 이루어짐과 아울러서 상기 박막 트랜지스터들은 제1 및 제2 박막 트랜지스터들로 이루어지되, 상기 제1 및 제2 박막 트랜지스터들은 상기 제1 및 제2 벌크 트랜지스터들과 각각 중첩하도록 배치될 수 있다. 상기 제1 및 제2 벌크 트랜지스터들과 상기 제1 및 제2 박막 트랜지스터들 사이에 각각 배치된 제1 및 제2 하부 박막 트랜지스터들을 더 포함하되, 상기 제1 및 상기 제2 하부 박막 트랜지스터들은 상기 제1 및 제2 벌크 트랜지스터들과 각각 중첩하도록 배치될 수 있다. 더 나아가서, 상기 층간절연막 패턴을 관통하여 상기 제1 벌크 트랜지스터의 제1 불순물 영역, 상기 제1 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 제1 상부 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 연결시키는 제1 노드 플러그 및상기 층간절연막 패턴을 관통하여 상기 제2 벌크 트랜지스터의 제1 불순물 영역, 상기 제2 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 제2 상부 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 연결시키는 제2 노드 플러그를 더 포함할 수 있다. 상기 제1 및 제2 벌크 트랜지스터들은 각각 제1 및 제2 N채널 구동 트랜지스터들이되, 상기 제1 및 제2 벌크 트랜지스터들의 상기 제1 불순물 영역들은 드레인 영역들일 수 있다. 상기 제1 구동 트랜지스터의 게이트 전극은 상기 제2 노드 플러그에 전기적으로 접속되고 상기 제2 구동 트랜지스터의 게이트 전극은 상기 제1 노드 플러그에 전기적으로 접속될 수 있다. 상기 제1 및 제2 하부 박막 트랜지스터들은 각각 제1 및 제2 P 채널 부하 트랜지스터들이고 상기 제1 및 제2 박막 트랜지스터들은 각각 제1 및 제2 N 채널 전송 트랜지스터들이되, 상기 제1 및 제2 하부 박막 트랜지스터들의 상기 제1 불순물 영역들은 드레인 영역들이고 상기 제1 및 제2 박막 트랜지스터들의 상기 제1 불순물 영역들은 소스 영역들일 수 있다. 상기 제1 및 제2 부하 트랜지스터들의 게이트 전극들은 각각 상기 제1 및 제2 구동 트랜지스터들의 게이트 전극들과 중첩하도록 배치되되, 상기 제1 부하 트랜지스터의 상기 게이트 전극은 상기 제2 노드 플러그에 전기적으로 접속되고 상기 제2 부하 트랜지스터의 상기 게이트 전극은 상기 제1 노드 플러그에 전기적으로 접속될 수 있다. 상기 제1 및 제2 박막 트랜지스터들의 게이트 전극들은 서로 전기적으로 접속되어 워드라인을 구성할 수 있다. In still other embodiments, the bulk transistors may be formed of first and second bulk transistors, and the thin film transistors may be made of first and second thin film transistors, and the first and second thin film transistors may be formed of the first and second thin film transistors. It may be disposed to overlap with the first and second bulk transistors, respectively. The semiconductor device may further include first and second lower thin film transistors disposed between the first and second bulk transistors and the first and second thin film transistors, respectively. It may be disposed to overlap with the first and second bulk transistors, respectively. Furthermore, the first impurity region of the first bulk transistor, the first impurity region of the first lower thin film transistor, and the first impurity region of the first upper thin film transistor are electrically connected to each other through the interlayer insulating layer pattern. The first impurity region of the second bulk transistor, the first impurity region of the second lower thin film transistor, and the first impurity region of the second upper thin film transistor are electrically connected to each other through the first node plug and the interlayer insulating layer pattern. It may further include a second node plug for connecting. The first and second bulk transistors may be first and second N-channel driving transistors, respectively, and the first impurity regions of the first and second bulk transistors may be drain regions. The gate electrode of the first driving transistor may be electrically connected to the second node plug, and the gate electrode of the second driving transistor may be electrically connected to the first node plug. The first and second lower thin film transistors are first and second P channel load transistors, respectively, and the first and second thin film transistors are first and second N channel transfer transistors, respectively. The first impurity regions of the thin film transistors may be drain regions, and the first impurity regions of the first and second thin film transistors may be source regions. Gate electrodes of the first and second load transistors are disposed to overlap with gate electrodes of the first and second driving transistors, respectively, wherein the gate electrode of the first load transistor is electrically connected to the second node plug. And the gate electrode of the second load transistor may be electrically connected to the first node plug. Gate electrodes of the first and second thin film transistors may be electrically connected to each other to form a word line.
또 다른 실시예들에서, 적어도 상기 주변 트랜지스터는 주변 게이트 전극의 표면에 제공된 금속 실리사이드막을 포함할 수 있다. In still other embodiments, at least the peripheral transistor may include a metal silicide film provided on a surface of the peripheral gate electrode.
또 다른 실시예들에서, 적어도 상기 주변 트랜지스터는 주변 소스/드레인 영역들의 표면에 제공된 금속 실리사이드막을 포함할 수 있다. In still other embodiments, at least the peripheral transistor may include a metal silicide film provided on the surface of the peripheral source / drain regions.
본 발명의 다른 태양은 셀 영역에 집적도를 향상시키면서 주변 회로 영역에 고성능의 모스 트랜지스터를 형성할 수 있는 반도체 집적회로의 제조방법을 제공한다. 이 방법은 셀 영역 및 주변 회로 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 셀 영역 내의 상기 반도체기판에 벌크 트랜지스터를 형성한다. 상기 벌크 트랜지스터를 갖는 기판 상에 상기 주변 회로 영역 내의 상기 반도체기판을 노출시키는 층간 절연막 패턴을 형성한다. 상기 층간 절연막 패턴 및 상기 노출된 반도체 기판 상에 각각 셀 바디 패턴 및 주변 바디 패턴을 형성하되, 상기 주변 바디 패턴은 상기 노출된 반도체 기판과 접촉한다. 상기 셀 바디 패턴 및 상기 주변 바디 패턴에 각각 셀 박막 트랜지스터 및 주변 트랜지스터를 형성한다. Another aspect of the present invention provides a method for fabricating a semiconductor integrated circuit capable of forming a high performance MOS transistor in a peripheral circuit region while improving the degree of integration in the cell region. The method includes preparing a semiconductor substrate having a cell region and a peripheral circuit region. Bulk transistors are formed in the semiconductor substrate in the cell region. An interlayer insulating film pattern is formed on the substrate having the bulk transistor to expose the semiconductor substrate in the peripheral circuit region. A cell body pattern and a peripheral body pattern are respectively formed on the interlayer insulating layer pattern and the exposed semiconductor substrate, wherein the peripheral body pattern is in contact with the exposed semiconductor substrate. Cell thin film transistors and peripheral transistors are formed in the cell body pattern and the peripheral body pattern, respectively.
본 발명의 몇몇 실시예들에서, 상기 셀 바디 패턴 및 상기 주변 바디 패턴을 형성하는 것은 상기 층간절연막 패턴을 갖는 기판 상에 반도체막을 형성하고, 상기 반도체막을 평탄화시키어 상기 층간절연막 패턴 및 상기 주변 회로 영역 내의 상기 반도체 기판 상에 각각 셀 반도체막 및 주변 반도체막을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 주변 반도체막은 상기 반도체막보다 두꺼울 수 있다. 상기 반도체막은 비단결정 반도체막으로 형성할 수 있다. 상기 반도체막을 평탄화시키기 전 또는 후에, 상기 반도체 기판을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 상기 반도체막을 결정화시키는 것을 더 포함할 수 있다. In some embodiments of the present disclosure, the forming of the cell body pattern and the peripheral body pattern may include forming a semiconductor film on a substrate having the interlayer insulating film pattern, and planarizing the semiconductor film to form the interlayer insulating film pattern and the peripheral circuit region. And forming a cell semiconductor film and a peripheral semiconductor film on the semiconductor substrate therein, respectively. In this case, the peripheral semiconductor film may be thicker than the semiconductor film. The semiconductor film may be formed of a non-single crystal semiconductor film. Before or after planarizing the semiconductor film, the method may further include crystallizing the semiconductor film using a solid state epitaxial technique employing the semiconductor substrate as a seed layer.
다른 실시예들에서, 상기 층간절연막 패턴을 형성하는 것은 상기 벌크 트랜지스터를 갖는 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 주변 회로 영역 내의 상기 반도체 기판을 노출시킴과 동시에 상기 셀 영역 내의 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 형성하는 것을 포함할 수 있다. 상기 셀 바디 패턴 및 상기 주변 바디 패턴을 형성하는 것은 상기 층간절연막 패턴 및 상기 주변 회로 영역 내의 상기 노출된 반도체기판 상에 단결정 반도체 구조체를 형성하고, 상기 단결정 반도체 구조체를 평탄화시키는 것을 포함할 수 있다. 상기 단결정 반도체 구조체는 상기 콘택 홀에 의해 노출된 상기 반도체 기판 및 상기 주변 회로 영역 내의 상기 노출된 반도체 기판을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성될 수 있다. In other embodiments, forming the interlayer insulating film pattern may form an interlayer insulating film on a substrate having the bulk transistor, pattern the interlayer insulating film to expose the semiconductor substrate in the peripheral circuit area, and at the same time, the cell region. And forming a contact hole exposing a predetermined region of the semiconductor substrate in the substrate. Forming the cell body pattern and the peripheral body pattern may include forming a single crystal semiconductor structure on the exposed semiconductor substrate in the interlayer insulating layer pattern and the peripheral circuit region and planarizing the single crystal semiconductor structure. The single crystal semiconductor structure may be formed using a selective epitaxial growth technique that employs the semiconductor substrate exposed by the contact hole and the exposed semiconductor substrate in the peripheral circuit region as a seed layer.
또 다른 실시예들에서, 상기 셀 박막 트랜지스터 및 상기 주변 트랜지스터를 형성하는 것은 상기 셀 바디 패턴 및 상기 주변 바디 패턴을 각각 가로지르는 셀 게이트 전극 및 주변 게이트 전극을 형성하고, 상기 게이트 전극들을 이온주입 마스크로 사용하여 상기 셀 바디 패턴 및 상기 주변 바디 패턴 내로 불순물들을 주입하여 상기 셀 바디 패턴 및 상기 주변 바디 패턴 내에 각각 셀 소스/드레인 영역들 및 주변 소스/드레인 영역들을 형성하는 것을 포함할 수 있다. 적어도 상기 주변 게이트 전극 및/또는 주변 소스/드레인 영역들의 표면들에 선택적으로 금속 실리사이드막을 형성하는 것을 더 포함할 수 있다. In still other embodiments, forming the cell thin film transistor and the peripheral transistor may form a cell gate electrode and a peripheral gate electrode that cross the cell body pattern and the peripheral body pattern, respectively, and implant the gate electrodes into an ion implantation mask. And implanting impurities into the cell body pattern and the peripheral body pattern to form cell source / drain regions and peripheral source / drain regions in the cell body pattern and the peripheral body pattern, respectively. And selectively forming a metal silicide film on at least surfaces of the peripheral gate electrode and / or peripheral source / drain regions.
본 발명의 또 다른 태양은 높은 신뢰성을 갖는 에스램의 제조방법을 제공한다. 이 방법은 셀 영역 및 주변 회로 영역을 갖는 반도체기판을 준비하는 것을 포 함한다. 상기 셀 영역 내의 상기 반도체기판에 벌크 트랜지스터를 형성한다. 상기 벌크 트랜지스터를 갖는 기판 상에 상기 주변 회로 영역 내의 상기 반도체기판을 노출시키는 제1 층간 절연막 패턴을 형성하되, 상기 제1 층간 절연막 패턴은 상기 벌크 트랜지스터의 불순물 영역의 소정 영역은 노출시키는 제1 콘택 홀을 갖도록 형성된다. 상기 제1 층간 절연막 패턴 상에 상기 제1 콘택 홀을 덮는 셀 하부 바디 패턴을 형성한다. 상기 셀 하부 바디 패턴에 셀 하부 박막 트랜지스터를 형성한다. 상기 제1 층간절연막 패턴 상에 상기 셀 하부 박막 트랜지스터를 덮는 제2 층간절연막 패턴을 형성하되, 상기 제2 층간절연막은 상기 셀 하부 박막 트랜지스터의 불순물 영역의 소정 영역을 노출시키는 제2 콘택 홀을 갖도록 형성된다. 상기 제2 층간절연막 패턴 상에 상기 제2 콘택 홀을 덮는 셀 상부 바디 패턴을 형성함과 아울러서 상기 주변 회로 영역에 주변 바디 패턴을 형성한다. 상기 셀 상부 바디 패턴에 셀 상부 박막 트랜지스터를 형성함과 아울러서 상기 주변 바디 패턴에 주변 트랜지스터를 형성한다. Another aspect of the present invention provides a method of manufacturing an SRAM having high reliability. This method includes preparing a semiconductor substrate having a cell region and a peripheral circuit region. Bulk transistors are formed in the semiconductor substrate in the cell region. Forming a first interlayer insulating film pattern exposing the semiconductor substrate in the peripheral circuit region on the substrate having the bulk transistor, wherein the first interlayer insulating film pattern exposes a first region of an impurity region of the bulk transistor; It is formed to have a hole. A cell lower body pattern covering the first contact hole is formed on the first interlayer insulating layer pattern. A cell lower thin film transistor is formed on the cell lower body pattern. Forming a second interlayer insulating layer pattern covering the cell lower thin film transistor on the first interlayer insulating layer pattern, wherein the second interlayer insulating layer has a second contact hole exposing a predetermined region of an impurity region of the cell lower thin film transistor; Is formed. A cell upper body pattern covering the second contact hole is formed on the second interlayer insulating layer pattern, and a peripheral body pattern is formed in the peripheral circuit region. A cell upper thin film transistor is formed on the cell upper body pattern, and a peripheral transistor is formed on the peripheral body pattern.
본 발명의 몇몇 실시예들에서, 상기 셀 하부 바디 패턴을 형성함과 아울러서 상기 주변 회로 영역의 반도체기판을 덮는 주변 하부 바디 패턴을 형성하는 것을 더 포함할 수 있다. 상기 셀 하부 바디 패턴 및 상기 주변 하부 바디 패턴을 형성하는 것은 상기 제1 콘택 홀을 채우며 상기 제1 층간절연막 패턴 및 상기 주변 회로 영역의 반도체기판을 덮는 제1 단결정 반도체 구조체를 형성하고, 상기 제1 단결정 반도체 구조체를 평탄화시키는 것을 포함할 수 있다. 상기 셀 상부 바디 패턴 및 상기 주변 바디 패턴을 형성하는 것은 상기 제2 콘택 홀을 채우며 상기 제2 층 간절연막 패턴 및 상기 주변 하부 바디 패턴을 덮는 제2 단결정 반도체 구조체를 형성하고, 상기 제2 단결정 반도체 구조체를 평평한 상부면을 갖도록 평탄화시키고, 상기 제2 단결정 반도체 구조체를 패터닝하여 상기 셀 영역에 셀 상부 바디 패턴을 형성함과 아울러서 상기 주변 회로 영역에 주변 상부 바디 패턴을 형성하는 것을 더 포함하여 상기 주변 하부 바디 패턴 및 상기 주변 상부 바디 패턴으로 이루어진 주변 바디 패턴을 형성하는 것을 포함할 수 있다. 상기 단결정 반도체 구조체들은 에피택시얼 기술을 사용하여 형성될 수 있다. In some embodiments of the present disclosure, the method may further include forming a peripheral lower body pattern covering the semiconductor substrate of the peripheral circuit region as well as forming the cell lower body pattern. The forming of the cell lower body pattern and the peripheral lower body pattern may form a first single crystal semiconductor structure filling the first contact hole and covering the first interlayer insulating layer pattern and the semiconductor substrate of the peripheral circuit region. Planarizing the single crystal semiconductor structure. The forming of the cell upper body pattern and the peripheral body pattern forms a second single crystal semiconductor structure filling the second contact hole and covering the second interlayer insulating layer pattern and the peripheral lower body pattern, and forming the second single crystal semiconductor. And planarizing the structure to have a flat upper surface, patterning the second single crystal semiconductor structure to form a cell upper body pattern in the cell region, and forming a peripheral upper body pattern in the peripheral circuit region. It may include forming a peripheral body pattern consisting of a lower body pattern and the peripheral upper body pattern. The single crystal semiconductor structures can be formed using epitaxial techniques.
다른 실시예들에서, 상기 셀 하부 바디 패턴을 형성하는 것은 상기 제1 콘택 홀을 채우며 상기 제1 층간절연막 패턴 및 상기 주변 회로 영역의 반도체기판을 덮는 제1 단결정 반도체 구조체를 형성하고, 상기 제1 단결정 반도체 구조체를 패터닝하여 상기 주변 회로 영역의 반도체기판을 노출시키는 것을 포함할 수 있다. 상기 셀 상부 바디 패턴 및 상기 주변 바디 패턴을 형성하는 것은 상기 제2 콘택 홀을 채우며 상기 제2 층간절연막 패턴 및 상기 주변 회로 영역의 반도체기판을 덮는 제2 단결정 반도체 구조체를 형성하되, 상기 제2 단결정 반도체 구조체는 평평한 상부면을 갖도록 형성될 수 있다. 상기 제2 단결정 반도체 구조체를 패터닝하여 상기 셀 영역에 셀 상부 바디 패턴을 형성함과 아울러서 상기 주변 회로 영역에 주변 바디 패턴을 형성하는 것을 포함할 수 있다. 상기 단결정 반도체 구조체들은 에피택시얼 기술을 사용하여 형성될 수 있다. In other embodiments, the forming of the cell lower body pattern forms a first single crystal semiconductor structure filling the first contact hole and covering the first interlayer insulating layer pattern and the semiconductor substrate of the peripheral circuit region. Patterning a single crystal semiconductor structure to expose the semiconductor substrate in the peripheral circuit region. The forming of the cell upper body pattern and the peripheral body pattern may form a second single crystal semiconductor structure filling the second contact hole and covering the second interlayer insulating layer pattern and the semiconductor substrate of the peripheral circuit region, wherein the second single crystal The semiconductor structure may be formed to have a flat top surface. The patterning of the second single crystal semiconductor structure may include forming a cell upper body pattern in the cell region and forming a peripheral body pattern in the peripheral circuit region. The single crystal semiconductor structures can be formed using epitaxial techniques.
또 다른 실시예들에서, 상기 벌크 트랜지스터는 N채널 구동 트랜지스터이고, 상기 셀 하부 박막 트랜지스터는 P채널 부하 트랜지스터이고, 상기 셀 상부 박막 트랜지스터는 N채널 전송 트랜지스터로 형성될 수 있다. In example embodiments, the bulk transistor may be an N-channel driving transistor, the cell lower thin film transistor may be a P-channel load transistor, and the cell upper thin film transistor may be an N-channel transfer transistor.
또 다른 실시예들에서, 상기 셀 상부 박막 트랜지스터 및 상기 주변 트랜지스터를 형성하는 것은 상기 셀 상부 바디 패턴 및 상기 주변 바디 패턴을 각각 가로지르는 셀 상부 게이트 전극 및 주변 게이트 전극을 형성하고, 상기 게이트 전극들을 이온주입 마스크로 사용하여 상기 셀 상부 바디 패턴 및 상기 주변 바디 패턴 내로 불순물들을 주입하여 상기 셀 상부 바디 패턴 및 상기 주변 바디 패턴 내에 각각 셀 소스/드레인 영역들 및 주변 소스/드레인 영역들을 형성하는 것을 포함할 수 있다. 적어도 상기 주변 게이트 전극 및/또는 주변 소스/드레인 영역들의 표면들에 선택적으로 금속 실리사이드막을 형성하는 것을 더 포함할 수 있다. In still other embodiments, forming the cell upper thin film transistor and the peripheral transistor may form a cell upper gate electrode and a peripheral gate electrode crossing the cell upper body pattern and the peripheral body pattern, respectively, and forming the gate electrodes. Implanting impurities into the cell upper body pattern and the peripheral body pattern using an ion implantation mask to form cell source / drain regions and peripheral source / drain regions in the cell upper body pattern and the peripheral body pattern, respectively; can do. And selectively forming a metal silicide film on at least surfaces of the peripheral gate electrode and / or peripheral source / drain regions.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
도 1은 일반적인 씨모스 에스램 셀의 회로도이고, 도 2는 씨모스 에스램 셀에 대한 주변 회로들의 일 예로써 인버터를 나타낸 회로도이다. 1 is a circuit diagram of a general CMOS SRAM cell, Figure 2 is a circuit diagram showing an inverter as an example of the peripheral circuits for the CMOS SRAM cell.
도 1을 참조하면, 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(TD1, TD2), 한 쌍의 전송 트랜지스터들(TT1, TT2) 및 한 쌍의 부하 트랜지스터들(TL1, TL2)을 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.Referring to FIG. 1, the CMOS SRAM cell includes a pair of driving transistors TD1 and TD2, a pair of transfer transistors TT1 and TT2, and a pair of load transistors TL1 and TL2. do. The pair of driving transistors TD1 and TD2 and the pair of transfer transistors TT1 and TT2 are all NMOS transistors, while the pair of load transistors TL1 and TL2 are all PMOS transistors. .
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제1 전송 트랜지스터(TT1)의 드레인 영역은 비트라인(BL)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 상기 제2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역은 반전 비트라인(BLB)에 전기적으로 연결된다.The first driving transistor TD1 and the first transfer transistor TT1 are connected in series with each other. The source region of the first driving transistor TD1 is electrically connected to a ground line Vss, and the drain region of the first transfer transistor TT1 is electrically connected to a bit line BL. Similarly, the second driving transistor TD2 and the second transfer transistor TT2 are connected in series with each other. The source region of the second driving transistor TD2 is electrically connected to the ground line Vss, and the drain region of the second transfer transistor TT2 is electrically connected to the inverting bit line BLB.
한편, 상기 제1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(power supply line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TT1)의 소스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TT2)의 소스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.The source region and the drain region of the first load transistor TL1 are electrically connected to a power supply line Vcc and a drain region of the first driving transistor TD1, respectively. Similarly, the source region and the drain region of the second load transistor TL2 are electrically connected to the drain region of the power line Vcc and the second driving transistor TD2, respectively. The drain region of the first load transistor TL1, the drain region of the first driving transistor TD1, and the source region of the first transfer transistor TT1 correspond to the first node N1. In addition, the drain region of the second load transistor TL2, the drain region of the second driving transistor TD2, and the source region of the second transfer transistor TT2 correspond to the second node N2. The gate electrode of the first driving transistor TD1 and the gate electrode of the first load transistor TL1 are electrically connected to the second node N2, and the gate electrode of the second driving transistor TD2 and the gate electrode of the second driving transistor TD2. The gate electrode of the second load transistor TL2 is electrically connected to the first node N1. In addition, the gate electrodes of the first and second transfer transistors TT1 and TT2 are electrically connected to the word line WL.
상술한 씨모스 에스램 셀은 고저항 에스램 셀에 비하여 적은 대기 전류(small stand-by current)와 아울러서 큰 노이즈 마진(large noise margin)을 보인다. 따라서, 상기 씨모스 에스램 셀은 낮은 전원전압(low power voltage)이 요구되는 고성능 에스램에 널리 채택되고 있다. 특히, 상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀의 부하 트랜지스터들로 사용되는 P채널 벌크 트랜지스터들에 상응하는 향상된 전기적인 특성을 갖는 고성능 P채널 박막 트랜지스터들(high performance P-channel thin film transistors)을 구비한다면, 상기 박막 트랜지스터 에스램 셀은 상기 벌크 씨모스 에스램 셀에 비하여 집적도(integration density) 및 래치업 면역성(latch-up immunity) 등의 측면에서 우수한 장점들을 갖는다.The CMOS SRAM cell described above exhibits a small stand-by current and a large noise margin as compared to the high resistance SRAM cell. Therefore, the CMOS SRAM cell has been widely adopted for high performance SRAMs requiring low power voltage. In particular, high performance P-channel thin films having improved electrical properties corresponding to P-channel bulk transistors in which the thin film transistor SRAM cell is used as load transistors of the bulk CMOS SRAM cell. If the film transistors are provided, the thin film transistor SRAM cell has advantages in terms of integration density and latch-up immunity, etc., compared to the bulk CMOS SRAM cell.
상기 고성능 P채널 박막 트랜지스터를 구현하기 위해서는, 상기 박막 트랜지스터가 단결정 반도체층으로 이루어진 바디 패턴에 형성되어야 한다. 또한, 도 1에 보여진 상기 제1 및 제2 노드들(N1, N2)에서 저항성 접촉(ohmic contact)이 형성되어야 한다.In order to implement the high performance P-channel thin film transistor, the thin film transistor should be formed in a body pattern made of a single crystal semiconductor layer. In addition, an ohmic contact should be formed at the first and second nodes N1 and N2 shown in FIG. 1.
도 2를 참조하면, 상기 인버터는 피모스 트랜지스터(P1) 및 앤모스 트랜지스터(N1)를 구비한다. 상기 인버터는 입력신호(IN)를 반전하여 출력신호(OUT)를 발생 한다. 다시 말하면, "하이" 레벨의 입력신호(IN)가 인가되면, 상기 앤모스 트랜지스터(N1)가 온 되어 출력신호(OUT)를 "로우" 레벨, 즉 접지전압(Vss) 레벨로 만든다. 반면에, "로우" 레벨의 입력신호(IN)가 인가되면 피모스 트랜지스터(P1)가 온되어 출력신호(OUT)를 "하이" 레벨, 즉 전원전압(Vcc) 레벨로 만든다.Referring to FIG. 2, the inverter includes a PMOS transistor P1 and an NMOS transistor N1. The inverter inverts the input signal IN to generate an output signal OUT. In other words, when the input signal IN having the "high" level is applied, the NMOS transistor N1 is turned on to make the output signal OUT at the "low" level, that is, the ground voltage Vss level. On the other hand, when the input signal IN having the "low" level is applied, the PMOS transistor P1 is turned on to make the output signal OUT at the "high" level, that is, the power supply voltage Vcc level.
본 발명의 실시예들은 벌크 트랜지스터들 및 상기 벌크 트랜지스터들 상부에 배치된 박막 트랜지스터들을 포함하는 메모리 셀들과, 상기 박막 트랜지스터와 실질적으로 수평적 동일 선상에 제공되는 주변 트랜지스터를 포함하는 주변 회로를 제공한다. 본 발명의 실시예들에서 메모리 셀의 일 예로써 3층 적층 구조의 씨모스 에스램 셀을 나타낼 것이고, 주변 회로들의 일 예로써 인버터를 나타낼 것이다. 상기 인버터는 주변 회로 영역들에 형성될 주변 트랜지스터들을 설명하기 위한 일 예로써 나타낸 것으로써, 본 발명의 주변 회로 영역에는 상기 인버터 외에 낸드 게이트(NAND gate) 또는 노어 게이트(NOR gate) 등의 논리 회로 들을 포함할 수 있다. Embodiments of the present invention provide a peripheral circuit including bulk transistors and memory cells including thin film transistors disposed over the bulk transistors, and peripheral transistors provided on the same line substantially horizontally as the thin film transistor. . In the exemplary embodiments of the present invention, the CMOS SRAM cell of a three-layer stacked structure will be shown as an example of a memory cell, and an inverter will be shown as an example of peripheral circuits. The inverter is illustrated as an example for describing peripheral transistors to be formed in peripheral circuit regions. In the peripheral circuit region of the present invention, a logic circuit such as a NAND gate or a NOR gate in addition to the inverter is illustrated. Can include them.
도 3은 본 발명의 실시예들에 따른 반도체 집적회로들을 설명하기 위하여 나타낸 씨모스 에스램 셀의 평면도이고, 도 4는 본 발명의 실시예들에 따른 반도체 집적회로들을 설명하기 위하여 나타낸 인버터의 평면도이다. FIG. 3 is a plan view of a CMOS SRAM cell illustrated to describe semiconductor integrated circuits according to example embodiments. FIG. 4 is a plan view of an inverter shown to describe semiconductor integrated circuits according to example embodiments. to be.
도 5a 내지 도 13a, 및 도 5b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 집적회로들의 제조방법들을 나타낸 단면도들이다. 도 5a 내지 도 13a, 및 도 5b 내지 도 13b에 있어서, 참조부호 "C"로 표시된 부분은 셀 영역을 나타내고, 참조부호 "P"으로 표시된 부분은 주변 회로 영역을 나타낸다. 도 5a 내지 도 13a에 있어서, 셀 영역 및 주변 회로 영역은 각각 도 3의 I-I′선 및 도 4 의 III-III′ 선을 따라 취해진 단면도들이다. 도 5b 내지 도 13b에 있어서, 셀 영역 및 주변 회로 영역은 각각 도 3의 II-II′선 및 도 4의 IV-IV′선을 따라 취해진 단면도들이다. 5A to 13A and 5B to 13B are cross-sectional views illustrating methods of manufacturing semiconductor integrated circuits according to example embodiments of the inventive concepts. 5A to 13A and 5B to 13B, portions denoted by reference numeral "C" denote cell regions, and portions denoted by reference numeral "P" denote peripheral circuit regions. 5A to 13A, the cell region and the peripheral circuit region are sectional views taken along the line II 'of FIG. 3 and line III-III' of FIG. 4, respectively. 5B to 13B, the cell region and the peripheral circuit region are sectional views taken along the line II-II 'of FIG. 3 and line IV-IV' of FIG. 4, respectively.
먼저, 도 3, 도 4, 도 13a 및 도 13b를 참조하여 본 발명의 실시예들에 따른 반도체 집적회로들을 설명하기로 한다. First, semiconductor integrated circuits according to example embodiments will be described with reference to FIGS. 3, 4, 13A, and 13B.
도 3, 도 4a, 도 13a 및 도 13b를 참조하면, 반도체기판(100)은 셀 영역(C) 및 주변 회로 영역(P)을 구비한다. 상기 셀 영역(C)의 소정 영역에 소자분리막(103)이 제공되어 제1 및 제2 셀 활성영역들(103a, 103b)을 한정한다. 상기 반도체기판(100)은 단결정 반도체기판일 수 있다. 예를 들면, 상기 반도체기판(100)은 단결정 실리콘 기판일 수 있다. 상기 제1 및 제2 활성영역들(103a, 103b)은 y축에 평행하도록 배치된다. 상기 제1 활성영역(103a)의 일 단은 x축에 평행하도록 연장되어 제1 접지 활성영역(103s′)을 제공하고 상기 제2 활성영역(103b)의 일 단 역시 상기 x 축에 평행하도록 연장되어 제2 접지 활성영역(103s″)을 제공하는 것이 바람직하다. 상기 제1 및 제2 접지 활성영역들(103s′, 103s″)은 서로 평행하면서 대향하도록 배치된다. 상기 제1 및 제2 활성영역들(103a, 103b)의 상부를 각각 가로지르도록 제1 및 제2 평행한 구동 게이트 패턴들(110a, 110b)이 제공된다. 상기 제1 구동 게이트 패턴(110a)은 차례로 적층된 제1 구동 게이트 전극(107a) 및 제1 캐핑 절연막 패턴(109a)을 포함할 수 있고, 상기 제2 구동 게이트 패턴(110b)은 차례로 적층된 제2 구동 게이트 전극(107b) 및 제2 캐핑 절연막 패턴(109b)을 포함할 수 있다. 상기 구동 게이트 패턴들(110a, 110b) 및 상기 활성영역들(103a, 103b) 사이에 게이트 절연막(105)이 개재된다.3, 4A, 13A, and 13B, the
상기 제1 구동 게이트 패턴(110a)에 인접하고 상기 제1 접지 활성영역(103s′)의 반대편에 위치한 상기 제1 활성영역(103a)의 표면에 제1 드레인 영역(113d′)이 제공되고, 상기 제1 구동 게이트 패턴(110a)에 인접하고 상기 제1 드레인 영역(113d′)의 반대편에 위치한 상기 제1 활성영역(103a) 및 상기 제1 접지 활성영역(103s′)의 표면들에 제1 소스 영역(113s′)이 제공된다. 이와 마찬가지로, 상기 제2 구동 게이트 패턴(110b)에 인접하고 상기 제2 접지 활성영역(103s″)의 반대편에 위치한 상기 제2 활성영역(103b)의 표면에 제2 드레인 영역(113d″)이 제공되고, 상기 제2 구동 게이트 패턴(110b)에 인접하고 상기 제2 드레인 영역(113d″)의 반대편에 위치한 상기 제2 활성영역(103b) 및 상기 제2 접지 활성영역(103s″)의 표면들에 제2 소스 영역(113s″)이 제공된다. A
상기 제1 및 제2 드레인 영역들(113d′, 113d″)과 아울러서 상기 제1 및 제2 소스 영역들(113s′, 113s″)은 엘디디 형의 불순물 영역들(lightly doped drain type impurity regions)일 수 있다. 상기 제1 및 제2 구동 게이트 패턴들(110a, 110b)의 측벽들 상에 구동 게이트 스페이서들(111)이 제공될 수 있다. 상기 제1 구동 게이트 패턴(110a)은 상기 제2 드레인 영역(113d″)에 인접하도록 연장되는 것이 바람직하다. 이와 마찬가지로, 상기 제2 구동 게이트 패턴(110b)은 상기 제1 드레인 영역(113d′)에 인접하도록 연장되는 것이 바람직하다. In addition to the first and
상기 제1 구동 게이트 패턴(110a), 상기 제1 드레인 영역(113d′) 및 상기 제1 소스 영역(113s′)은 제1 벌크 트랜지스터, 즉 제1 구동 트랜지스터(도 1의 TD1)를 구성하고, 상기 제2 구동 게이트 패턴(110b), 상기 제2 드레인 영역(113d″) 및 상기 제2 소스 영역(113s″)은 제2 벌크 트랜지스터, 즉 제2 구동 트랜지스터(도 1의 TD2)를 구성한다. 즉, 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)은 반도체기판에 형성된 N 채널 트랜지스터들일 수 있다. The first
상기 셀 영역(C)에 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)을 덮는 제1 층간절연막 패턴(117)이 제공된다. 상기 제1 층간절연막 패턴(117)은 평탄화된 상부면을 가질 수 있다. 이에 더하여, 상기 구동 트랜지스터들(TD1, TD2)을 갖는 반도체기판 및 상기 제1 층간절연막 패턴(117) 사이에 제1 식각저지막 패턴(115)이 추가로 개재될 수 있다. 상기 제1 식각저지막 패턴(115)은 상기 제1 층간절연막 패턴(117)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 제1 층간절연막 패턴(117)이 실리콘 산화막인 경우에, 상기 제1 식각저지막 패턴(115)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.A first interlayer insulating
상기 제1 드레인 영역(113d′)은 상기 제1 층간절연막 패턴(117) 및 상기 제1 식각저지막 패턴(115)을 관통하는 제1 하부 노드 반도체 플러그(119a)에 전기적으로 접속되고, 상기 제2 드레인 영역(113d″)은 상기 제1 층간절연막 패턴(117) 및 상기 제1 식각 저지막 패턴(115)을 관통하는 제2 하부 노드 반도체 플러그(119b)에 전기적으로 접속된다. The
상기 제1 층간절연막 패턴(117) 상에 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)이 배치된다. 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)은 단결정 반 도체 구조 예를 들어, 단결정 실리콘 구조일 수 있다. 상기 제1 셀 하부 바디 패턴(121a)은 상기 제1 하부 노드 반도체 플러그(119a)를 덮도록 배치된다. 상기 제1 하부 바디 패턴(121a)은 상기 제1 활성영역(103a)과 중첩하도록 배치되는 것이 바람직하다. 또한, 상기 제1 셀 하부 바디 패턴(121a)은 상기 제1 접지 활성영역(103s′)의 일부분과 중첩하는 연장부를 갖는 것이 바람직하다. 이와 마찬가지로, 상기 제2 셀 하부 바디 패턴(121b)은 상기 제2 하부 노드 반도체 플러그(119b)를 덮도록 배치된다. 상기 제2 하부 바디 패턴(121b)은 상기 제2 활성영역(103b)과 중첩하도록 배치되는 것이 바람직하다. 또한, 상기 제2 셀 하부 바디 패턴(121b)은 상기 제2 접지 활성영역(103s″)의 일 부분과 중첩하는 연장부를 갖는 것이 바람직하다. 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)은 단결정 반도체 패턴들일 수 있다. 예를 들면, 상기 제1 및 제2 하부 노드 반도체 플러그들(119a, 119b)이 단결정 실리콘 플러그들인 경우에, 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)은 단결정 실리콘 패턴들일 수 있다. First and second cell
상기 주변 회로 영역(P)에 상기 주변 회로 영역(P)의 반도체기판을 덮는 주변 하부 바디 패턴(121p)이 제공된다. 상기 주변 하부 바디 패턴(121p)의 표면은 실질적으로 상기 셀 영역(C)의 하부 바디 패턴들(121a, 121b)의 표면들과 수평적 동일 선상에 위치하도록 제공될 수 있다. 상기 주변 하부 바디 패턴(121p)은 단결정 반도체구조 일 수 있다. 예를 들어, 상기 반도체기판(100)이 단결정 실리콘 구조인 경우에, 상기 주변 하부 바디 패턴(121p)은 단결정 실리콘 구조일 수 있다. 상기 제1 셀 하부 바디 패턴(121a)의 상부를 가로지르도록 제1 부하 게이트 패턴 (126a)이 배치되고, 상기 제2 셀 하부 바디 패턴(121b)의 상부를 가로지르도록 제2 부하 게이트 패턴(126b)이 배치된다. 상기 제1 부하 게이트 패턴(126a)은 차례로 적층된 제1 게이트 전극(123a) 및 제1 캐핑 절연막 패턴(125a)을 포함할 수 있고, 상기 제2 부하 게이트 패턴(126b)은 차례로 적층된 제2 게이트 전극(123b) 및 제2 캐핑 절연막 패턴(125b)을 포함할 수 있다. 상기 부하 게이트 패턴들(126a, 126b)은 게이트 절연막에 의해 상기 하부 바디 패턴들(121a, 121b)로부터 절연된다. 상기 제1 및 제2 부하 게이트 패턴들(126a, 126b)은 각각 상기 제1 및 제2 구동 게이트 패턴들(110a, 110b)과 중첩하도록 배치되는 것이 바람직하다. The peripheral
상기 제1 부하 게이트 패턴(26a)에 인접하고 상기 제1 하부 노드 반도체 플러그(119a)와 접촉하는 상기 제1 하부 바디 패턴(121a) 내에 제1 불순물 영역(129d′)이 제공되고, 상기 제1 부하 게이트 패턴(126a)에 인접하고 상기 제1 불순물 영역(129d′)의 반대편에 위치한 상기 제1 하부 바디 패턴(121a) 내에 제2 불순물 영역(129s′)이 제공된다. 상기 제1 및 제2 불순물 영역들(129d′, 129s′)과 아울러서 상기 제1 부하 게이트 패턴(126a)은 제1 셀 하부 박막 트랜지스터, 즉 제1 부하 트랜지스터(도 1의 TL1)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(129d′, 129s′)은 각각 상기 제1 부하 트랜지스터(TL1)의 드레인 영역 및 소스 영역의 역할을 한다. 이와 마찬가지로, 상기 제2 부하 게이트 패턴(126b)에 인접하고 상기 제2 하부 노드 반도체 플러그(119b)와 접촉하는 상기 제2 하부 바디 패턴(121b) 내에 제1 불순물 영역(129d″)이 제공되고, 상기 제2 부하 게이트 패턴(126b)에 인접하고 상기 제1 불순물 영역(129d″)의 반대편에 위치한 상기 제2 하 부 바디 패턴(121b) 내에 제2 불순물 영역(129s″)이 제공된다. A
상기 제1 및 제2 불순물 영역들(129d″, 129s″)과 아울러서 상기 제2 부하 게이트 패턴(126b)은 제2 셀 하부 박막 트랜지스터, 즉 제2 부하 트랜지스터(도 1의 TL2)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(129d″, 129s″)은 각각 상기 제2 부하 트랜지스터(TL2)의 드레인 영역 및 소스 영역의 역할을 한다. 상기 셀 하부 박막 트랜지스터들(TL1, TL2)은 단결정 박막 트랜지스터들일 수 있다. 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)은 피모스 트랜지스터들에 해당한다. 상기 소스/드레인 영역들(129s′, 129s″, 129d′, 129d″)은 엘디디형의 불순물 영역들일 수 있다. 상기 제1 및 제2 부하 게이트 패턴들(126a, 126b)의 측벽들 상에 부하 게이트 스페이서들(127)이 제공될 수 있다. The second
상기 셀 영역(C)에 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)을 덮는 제2 층간절연막 패턴(133)이 제공된다. 상기 제2 층간절연막 패턴(133)은 평탄화된 상부면을 가질 수 있다. 이에 더하여, 상기 부하 트랜지스터들(TL1, TL2)을 갖는 반도체기판 및 상기 제2 층간절연막 패턴(133) 사이에 제2 식각저지막 패턴(131)이 추가로 개재될 수 있다. 상기 제2 식각저지막 패턴(131)은 상기 제2 층간절연막(133)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 제2 층간절연막 패턴(133)이 실리콘 산화막인 경우에, 상기 제2 식각저지막 패턴(131)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.A second interlayer insulating
상기 제1 드레인 영역(129d′)은 상기 제2 층간절연막 패턴(133) 및 상기 제 2 식각저지막 패턴(131)을 관통하는 제1 상부 노드 반도체 플러그(135a)에 전기적으로 접속되고, 상기 제2 드레인 영역(129d″)은 상기 제2 층간절연막 패턴(133) 및 상기 제2 식각저지막 패턴(131)을 관통하는 제2 상부 노드 반도체 플러그(135b)에 전기적으로 접속된다. 상기 제1 및 제2 하부 바디 패턴들(121a, 121b)이 단결정 실리콘 패턴인 경우에, 상기 제1 및 제2 상부 노드 반도체 플러그들(135a, 135b)은 단결정 실리콘 플러그들일 수 있다.The
상기 제2 층간절연막 패턴(133) 상에 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)이 배치된다. 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)은 각각 상기 제1 및 제2 상부 노드 반도체 플러그들(135a, 135b)을 덮도록 배치된다. 또한, 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)은 각각 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)과 중첩하도록 배치되는 것이 바람직하다. 그러나, 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)의 연장부들은 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)과 중첩하지 않는 것이 바람직하다. 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)은 단결정 반도체 구조들일 수 있다. 예를 들면, 상기 제1 및 제2 상부 노드 반도체 플러그들(135a, 135b)이 단결정 실리콘 플러그들인 경우에, 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)은 단결정 실리콘 패턴들일 수 있다.First and second cell
상기 주변 회로 영역(P)에 상기 주변 회로 영역(P)의 주변 하부 바디 패턴(121p)을 덮는 주변 상부 바디 패턴(137p)이 제공된다. 상기 주변 상부 바디 패턴(137p)의 표면은 실질적으로 상기 셀 영역(C)의 상부 바디 패턴들(137a, 137b)의 표면들과 수평적 동일 선상에 제공될 수 있다. 상기 주변 상부 바디 패턴(137p)은 상기 주변 하부 바디 패턴(121p)과 동일한 결정구조를 갖는 단결정 반도체 구조일 수 있다. 예를 들어, 상기 주변 하부 바디 패턴(121p)이 단결정 실리콘 구조인 경우에, 상기 주변 상부 바디 패턴(137p)도 단결정 반도체 구조, 예를 들면 단결정 실리콘 구조일 수 있다. 상기 주변 하부 바디 패턴(121p) 및 상기 주변 상부 바디 패턴(137p)은 주변 바디 패턴(120p)을 구성할 수 있다. The peripheral
한편, 상기 주변 하부 바디 패턴(121p) 및 상기 주변 상부 바디 패턴(137p)은 한번의 공정에 의하여 형성된 단결정 반도체 구조, 예를 들어 단결정 실리콘 구조일 수 있다. The peripheral
상기 주변 회로 영역(P)의 주변 상부 바디 패턴(137p)에 제1 및 제2 주변 활성영역들(130p, 130p′)을 한정하는 소자분리용 절연막(136a)이 제공될 수 있다. 더 나아가, 상기 소자 분리용 절연막(136a)은 상기 셀 영역(C)의 셀 상부 바디 패턴들(137a, 137b) 사이를 채울 수 있다. A device
상기 셀 영역(C)에 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)의 상부를 가로지르도록 워드라인(142)이 제공된다. 상기 워드라인(142)은 상기 제1 및 제2 부하 게이트 패턴들(126a, 126b)과 중첩하도록 배치되는 것이 바람직하다. 상기 워드라인(142)은 차례로 적층된 제1 폴리 실리콘막 패턴(139) 및 게이트 금속 실리사이드막(141)을 포함할 수 있다. 상기 워드라인(142)은 상기 제1 및 제2 상부 바디 패턴들(137a, 137b)로부터 게이트 절연막에 의해 절연된다. A
상기 주변 회로 영역(P)에 상기 제1 주변 활성영역(130p)의 상부를 가로지르 는 주변 피모스 게이트 패턴(142p)이 제공된다. 상기 주변 피모스 게이트 패턴(142p)은 차례로 적층된 제2 폴리 실리콘막 패턴(139p) 및 주변 피모스 게이트 금속실리사이드막(141p)을 포함할 수 있다. 상기 제2 주변 활성영역(130p′)의 상부를 가로지르는 주변 앤모스 게이트 패턴(142n)이 제공될 수 있다. 상기 주변 앤모스 게이트 패턴(142n)은 차례로 적층된 제3 폴리 실리콘막 패턴(139n) 및 주변 앤모스 게이트 금속실리사이드막(141n)을 포함할 수 있다. 상기 게이트 금속실리사이드막들(141, 141p, 141n)은 니켈 실리사이드막, 코발트 실리사이드막, 타이타늄 실리사이드막 또는 텅스텐 실리사이드막 일 수 있다. 상기 워드라인(142), 상기 주변 피모스 게이트 패턴(142p) 및 상기 주변 앤모스 게이트 패턴(142n)의 측벽들 상에 절연성 스페이서들(143)이 제공된다. 상기 절연성 스페이서들(143)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. A peripheral
상기 워드라인(142)에 인접하고 상기 제1 상부 노드 반도체 플러그(135a)와 접촉하는 상기 제1 셀 상부 바디 패턴(137a) 내에 제1 불순물 영역(145s′)이 제공되고, 상기 워드라인(142)에 인접하고 상기 제1 불순물 영역(145s′)의 반대편에 위치한 상기 제1 셀 상부 바디 패턴(137a) 내에 제2 불순물 영역(145d′)이 제공된다. 상기 제1 및 제2 불순물 영역들(145s′, 145d′)과 아울러서 상기 워드라인(142)은 제1 셀 상부 박막 트랜지스터, 즉 제1 전송 트랜지스터(도 1의 TT1)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(145s′, 145d′)은 각각 상기 제1 전송 트랜지스터(TT1)의 소스 영역 및 드레인 영역의 역할을 한다.A
이와 마찬가지로, 상기 워드라인(142)에 인접하고 상기 제2 상부 노드 반도 체 플러그(135b)와 접촉하는 상기 제2 상부 바디 패턴(137b) 내에 제1 불순물 영역(145s″)이 제공되고, 상기 워드라인(142)에 인접하고 상기 제1 불순물 영역(145s″)의 반대편에 위치한 상기 제2 상부 바디 패턴(137b) 내에 제2 불순물 영역(145d″)이 제공된다. 상기 제1 및 제2 불순물 영역들(145s″, 145d″)과 아울러서 상기 워드라인(142)은 제2 셀 상부 박막 트랜지스터, 즉 제2 전송 트랜지스터(도 1의 TT2)를 구성한다. 이 경우에, 상기 제1 및 제2 불순물 영역들(145s″, 145d″)은 각각 상기 제2 전송 트랜지스터(TT2)의 소스 영역 및 드레인 영역의 역할을 한다. 상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)은 N채널 트랜지스터들에 해당한다. 상기 제1 상부 바디 패턴(137a) 상의 상기 워드라인(142)은 상기 제1 전송 트랜지스터(TT1)의 게이트 전극에 해당하고, 상기 제2 셀 상부 바디 패턴(137b) 상의 상기 워드라인(142)은 상기 제2 전송 트랜지스터(TT2)의 게이트 전극에 해당한다. 상기 셀 상부 박막 트랜지스터들(TT1, TT2)은 단결정 박막 트랜지스터들일 수 있다. 상기 전송 트랜지스터들(TT1, TT2)의 소스 및 드레인 영역들(145s′, 145s″, 145d′, 145d″)의 표면들에 금속 실리사이드막들(146a)이 제공될 수 있다. 상기 금속 실리사이드막들(146a)은 니켈 실리사이드막, 코발트 실리사이드막, 타이타늄 실리사이드막 또는 텅스텐 실리사이드막 일 수 있다.Similarly, a
상기 주변 피모스 게이트 패턴(142p)의 양 옆에 위치한 제1 주변 활성영역(103p)의 표면들에 각각 제1 드레인 영역(144d) 및 제1 소스 영역(144s)이 제공된다. 상기 제1 소스 영역(144s) 및 제1 드레인 영역(144d)과 아울러서 상기 주변 피모스 게이트 패턴(142p)은 주변 피모스 트랜지스터(도 2의 P1)를 구성한다. 이와 마찬가지로, 상기 주변 앤모스 게이트 패턴(142n)의 양 옆에 위치한 제2 주변 활성영역(103p′)의 표면들에 각각 제2 드레인 영역(144d′) 및 제2 소스 영역(144s′)이 제공된다. 상기 제2 소스 영역(144s′) 및 상기 제2 드레인 영역(144d′)과 아울러서 상기 주변 앤모스 게이트 패턴(142n)은 주변 앤모스 트랜지스터(도 2의 N1)를 구성한다. 상기 주변 피모스 트랜지스터(P1) 및 상기 주변 앤모스 트랜지스터(N1)의 각 상기 제1 소스/드레인 영역들(144s, 144d) 및 상기 제2 소스/드레인 영역들(144s′, 144d′)의 표면들에 각각 제1 및 제2 금속 실리사이드막들(146b, 146c)이 제공될 수 있다. 상기 제1 및 제2 금속 실리사이드막들(146b, 146c)은 니켈 실리사이드막, 코발트 실리사이드막, 타이타늄 실리사이드막 또는 텅스텐 실리사이드막 일 수 있다.A
상기 전송 트랜지스터들(TT1, TT2) 및 상기 주변 트랜지스터들(N1, P1)을 포함하는 반도체기판의 전면 상에 제3 층간절연막(149)이 적층된다. 상기 제3 층간절연막(149)은 평탄화된 상부면을 가질 수 있다. 이에 더하여, 상기 전송 트랜지스터들(TT1, TT2)을 갖는 반도체기판 및 상기 제3 층간절연막(149) 사이에 제3 식각저지막(147)이 추가로 개재될 수 있다. 상기 제3 식각저지막(147)은 상기 제3 층간절연막(149)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 제3 층간절연막(149)이 실리콘 산화막인 경우에, 상기 제3 식각저지막(147)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.A third
상기 제1 및 제2 하부 노드 반도체 플러그들(119a, 119b)이 상기 구동 트랜지스터들(TD1, TD2)의 상기 제1 및 제2 드레인 영역들(113d′, 113d″)과 동일한 도전형을 갖는 경우에, 상기 제1 하부 노드 반도체 플러그(119a), 상기 제1 상부 노드 반도체 플러그(135a), 상기 제1 부하 트랜지스터(TL1)의 상기 제1 드레인 영역(129d′), 상기 제1 전송 트랜지스터(TT1)의 상기 제1 소스 영역(145s′), 상기 제2 구동 게이트 전극(107b) 및 상기 제2 부하 게이트 전극(123b)은 상기 제1 및 제2 층간절연막 패턴들(117, 133) 및 제3 층간절연막(149)과 아울러서 상기 제1 및 제2 식각 저지막 패턴들(115, 131) 및 제3 식각저지막(147)을 관통하는 제1 노드 플러그(151a)를 통하여 전기적으로 접속되고, 상기 제2 하부 노드 반도체 플러그(119b), 상기 제2 상부 노드 반도체 플러그(135b), 상기 제2 부하 트랜지스터(TL2)의 상기 제2 드레인 영역(129d″), 상기 제2 전송 트랜지스터(TT2)의 상기 제2 소스 영역(145s″), 상기 제1 구동 게이트 전극(107a) 및 상기 제1 부하 게이트 전극(123a)은 상기 제1 및 제2 층간절연막 패턴들(117, 133) 및 제3 층간절연막(149)과 아울러서 상기 제1 및 제2 식각 저지막 패턴들(115, 131) 및 제3 식각저지막(147)을 관통하는 제2 노드 플러그(151b)를 통하여 전기적으로 접속된다.When the first and second lower node semiconductor plugs 119a and 119b have the same conductivity type as the first and
상기 제1 및 제2 노드 플러그들(151a, 151b)은 N형 반도체 및 P형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 도전막인 것이 바람직하다. 예를 들면, 상기 제1 및 제2 노드 플러그들(151a, 151b)의 각각은 텅스텐 플러그를 포함할 수 있다. 더 나아가서, 상기 제1 및 제2 노드 플러그들(151a, 151b)의 각각은 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함할 수 있다.Preferably, the first and second node plugs 151a and 151b are conductive films that exhibit ohmic contact with both the N-type semiconductor and the P-type semiconductor. For example, each of the first and second node plugs 151a and 151b may include a tungsten plug. Furthermore, each of the first and second node plugs 151a and 151b may include a tungsten plug and a barrier metal film surrounding the tungsten plug.
한편, 적어도 상기 제1 및 제2 하부 노드 반도체 플러그들(119a, 119b)이 상 기 제1 및 제2 드레인 영역들(113d′, 113d″)과 다른 도전형을 갖거나 진성 반도체로 이루어진 경우에, 상기 제1 및 제2 노드 플러그들(151a, 151b)은 연장되어 상기 제1 및 제2 드레인 영역들(113d′, 113d″)에 각각 전기적으로 접속되는 것이 바람직하다.Meanwhile, when at least the first and second lower node semiconductor plugs 119a and 119b have a different conductivity type from those of the first and
상기 제1 하부 노드 반도체 플러그(119a), 상기 제1 상부 노드 반도체 플러그(135a), 상기 제1 구동 트랜지스터(TD1)의 상기 제1 드레인 영역(113d′), 상기 제1 부하 트랜지스터(TL1)의 상기 제1 드레인 영역(129d′), 상기 제1 전송 트랜지스터(TT1)의 상기 제1 소스 영역(145s′), 상기 제2 구동 게이트 전극(107b), 상기 제2 부하 게이트 전극(123b) 및 상기 제1 노드 플러그(151a)는 제1 노드 콘택 구조체를 구성하고, 상기 제2 하부 노드 반도체 플러그(119b), 상기 제2 상부 노드 반도체 플러그(135b), 상기 제2 구동 트랜지스터(TD2)의 상기 제2 드레인 영역(113d″), 상기 제2 부하 트랜지스터(TL2)의 상기 제2 드레인 영역(129d″), 상기 제2 전송 트랜지스터(TT2)의 상기 제2 소스 영역(145s″), 상기 제1 구동 게이트 전극(107a), 상기 제1 부하 게이트 전극(123a) 및 상기 제2 노드 플러그(151b)는 제2 노드 콘택 구조체를 구성한다.Of the first lower
상기 제1 및 제2 노드 플러그들(151a, 151b)을 갖는 반도체기판의 전면 상에 제4 층간절연막(153)이 적층된다. 상기 제1 셀 하부 바디 패턴(121a)의 연장부, 즉 상기 제1 부하 트랜지스터(TL1)의 소스 영역(129s′)은 상기 제2 식각저지막 패턴(131), 제2 층간절연막 패턴(133), 제3 식각저지막(147), 제3 층간절연막(149) 및 제4 층간절연막(153)을 관통하는 제1 셀 전원선 콘택 플러그(155c′)에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 셀 하부 바디 패턴(121b)의 연장부, 즉 상기 제2 부하 트랜지스터(TL2)의 소스 영역(129s″)은 상기 제2 식각저지막 패턴(131), 제2 층간절연막 패턴(133), 제3 식각저지막(147), 제3 층간절연막(149) 및 제4 층간절연막(153)을 관통하는 제2 셀 전원선 콘택 플러그(155c″)에 전기적으로 접속된다. 이에 더하여, 상기 제1 접지 활성영역(103s′), 즉 상기 제1 구동 트랜지스터(TD1)의 소스 영역(113s′)은 상기 제1 및 제2 식각 저지막 패턴들(115, 131) 및 제3 식각저지막(147)과 아울러서 상기 제1 및 제2 층간절연막 패턴들(117, 133) 및 제3 및 제4 층간절연막들(149, 153)을 관통하는 제1 셀 접지선 콘택 플러그(155s′)에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 접지 활성영역(103s″), 즉 상기 제2 구동 트랜지스터(TD2)의 소스 영역(113s″)은 상기 제1 및 제2 식각 저지막 패턴들(115, 131) 및 제3 식각저지막(147)과 아울러서 상기 제1 및 제2 층간절연막 패턴들(117, 133) 내지 제3 및 제4 층간절연막들(117, 133, 149, 153)을 관통하는 제2 셀 접지선 콘택 플러그(155s″)에 전기적으로 접속된다. 상기 주변 피모스 트랜지스터(P1)의 드레인 영역(144d) 및 상기 주변 앤모스 트랜지스터(N1)의 드레인 영역(144d′)은 상기 주변 회로 영역(P)의 제4 및 제3 층간절연막들(153, 149)과 아울러서 상기 제3 식각저지막(147)을 관통하는 제1 출력 신호선 콘택 플러그(153t′) 및 제2 출력 신호선 콘택 플러그(153t″)에 각각 전기적으로 접속된다. 상기 주변 피모스 트랜지스터(P1)의 소스 영역(144s) 및 상기 주변 앤모스 트랜지스터(N1)의 소스 영역(144s′)은 상기 주변 회로 영역(P)의 제4 및 제3 층간절연막들(153, 149)과 아울러서 상기 제3 식각저지막(147)을 관통하는 주변 전원선 콘택 플러그(155d) 및 주변 접지선 콘택 플러그(153e)에 각각 전기적으로 접속된다. 상기 전원선 콘택 플러그들(155c′, 155c″, 155d), 상기 접지선 콘택 플러그들(155s′, 155s″, 155e) 및 상기 출력 신호선 콘택 플러그들(155t′, 155t″)은 텅스텐 플러그들과 같은 금속 플러그들일 수 있다. 더 나아가서, 상기 전원선 콘택 플러그들(155c′, 155c″, 155d), 상기 접지선 콘택 플러그들(155s′, 155s″, 155e) 및 상기 출력 신호선 콘택 플러그들(155t′, 155t″)의 각각은 텅스텐 플러그와 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함할 수 있다. 상기 전원선 콘택 플러그들(155c′, 155c″, 155d), 상기 접지선 콘택 플러그들(155s′, 155s″, 155e) 및 상기 출력 신호선 콘택 플러그들(155t′, 155t″)을 갖는 반도체기판의 전면 상에 제5 층간절연막(157)이 적층된다.A fourth
상기 셀 영역(C)의 제5 층간절연막(157) 내에 셀 접지선들(159s) 및 셀 전원선들(159c)이 배치된다. 상기 셀 전원선들(159c)은 상기 셀 전원선 콘택 플러그들(155c′, 155c″)을 덮도록 배치되고, 상기 셀 접지선들(159s)은 상기 셀 접지선 콘택 플러그들(155s′, 155s″)을 덮도록 배치된다. 상기 셀 전원선들(159c) 및 셀 접지선들(159s)은 상기 워드라인(142)에 실질적으로 평행하도록 배치될 수 있다. 상기 주변 회로 영역(P)의 제5 층간절연막(157) 내에 주변 전원선(159c′), 주변 접지선(159s′) 및 출력 신호선(159t)이 배치될 수 있다. 상기 주변 전원선(159c′)은 상기 주변 전원선 콘택 플러그(155d)를 덮도록 배치되고, 상기 주변 접지선(159s′)은 상기 주변 접지선 콘택 플러그(155e)를 덮도록 배치되고, 상기 출력 신호선(159t)은 상기 출력 신호선 콘택 플러그들(155t′, 155t″)을 덮도록 배치된 다.
상기 전원선들(159c, 159c′), 접지선들(159s, 159s′), 상기 출력 신호선(159t) 및 제5 층간절연막(157)은 제6 층간절연막(161)으로 덮여진다. 상기 제1 전송 트랜지스터(TT1)의 드레인 영역(145d′)은 상기 제3 식각저지막(147)과 아울러서 상기 제3 내지 제6 층간절연막들(149, 153, 157, 161)을 관통하는 제1 비트라인 콘택 플러그(163b′)에 전기적으로 접속된다. 또한, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역(145d″)은 상기 제3 식각저지막(147)과 아울러서 상기 제3 내지 제6 층간절연막들(149, 153, 157, 161)을 관통하는 제2 비트라인 콘택 플러그(163b″)에 전기적으로 접속된다. 상기 제6 층간절연막(161) 상에 제1 및 제2 평행한 비트라인들(165b′, 165b″)이 배치된다. 상기 제1 비트라인(165b′)은 상기 제1 비트라인 콘택 플러그(163b′)와 접촉하도록 배치되고, 상기 제2 비트라인(165b″)은 상기 제2 비트라인 콘택 플러그(163b″)와 접촉하도록 배치된다. 상기 제1 및 제2 비트라인들(165b′, 165b″)은 상기 셀 전원선(159c) 및 상기 셀 접지선(159s)의 상부를 가로지르도록 배치된다.The
이제, 도3, 도 4, 도 5a 내지 13a, 및 도 5b 내지 도 13b를 참조하여 본 발명의 실시예들에 따른 에스램의 제조방법들을 설명하기로 한다. 3, 4, 5a to 13a, and 5b to 13b will be described a method of manufacturing an SRAM according to embodiments of the present invention.
도 3, 도 4, 도 5a 및 도 5b를 참조하면, 셀 영역(C) 및 주변 회로 영역(P)을 갖는 반도체기판(100)을 준비한다. 상기 반도체기판(100)은 단결정 실리콘 기판일 수 있다. 상기 반도체기판(100)은 피형 실리콘 기판일 수 있다. 상기 반도체기 판(100)의 소정영역에 소자분리막(103)을 형성하여 제1 및 제2 평행한 셀 활성영역들(103a, 103b)을 한정한다. 상기 소자분리막(103)은 셀 영역(C)에 형성되는 것이 바람직하다. 상기 제1 및 제2 셀 활성영역들(103a, 103b)은 y축에 평행하도록 형성된다. 이에 더하여, 상기 소자분리막(103)은 상기 제1 활성영역(103a)의 일 단으로부터 x축을 따라 연장된 제1 접지 활성영역(103s') 및 상기 제2 활성영역(103b)의 일 단으로부터 상기 x축을 따라 연장된 제2 접지 활성영역(103s")을 제공하도록 형성되는 것이 바람직하다. 상기 제1 및 제2 접지 활성영역들(103s', 103s")은 서로 대향하도록 형성된다.3, 4, 5A, and 5B, a
상기 활성영역들(103a, 103b, 103s', 103s") 상에 게이트 절연막(105)을 형성한다. 상기 게이트 절연막(105)을 갖는 반도체기판의 전면 상에 게이트 도전막 및 캐핑 절연막을 차례로 형성한다. 상기 게이트 도전막은 실리콘막으로 형성될 수 있고, 상기 캐핑 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 게이트 캐핑 절연막 및 상기 게이트 도전막을 패터닝하여 상기 제1 셀 활성영역(103a)의 상부를 가로지르는 제1 구동 게이트 패턴(110a) 및 상기 제2 셀 활성영역(103b)의 상부를 가로지르는 제2 구동 게이트 패턴(110b)을 형성한다. 그 결과, 상기 제1 구동 게이트 패턴(110a)은 차례로 적층된 제1 구동 게이트 전극(107a) 및 제1 캐핑 절연막 패턴(109a)을 갖도록 형성되고, 상기 제2 구동 게이트 패턴(110b)은 차례로 적층된 제2 구동 게이트 전극(107b) 및 제2 캐핑 절연막 패턴(109b)을 갖도록 형성된다. 상기 게이트 캐핑 절연막을 형성하는 공정은 생략될 수도 있다. 이 경우에, 상기 제1 구동 게이트 패턴(110a)은 상기 제1 구동 게이트 전극만을 갖 고, 상기 제2 구동 게이트 패턴(110b)은 상기 제2 구동 게이트 전극만을 갖는다. 상기 제1 및 제2 구동 게이트 패턴들(110a, 110b)은 각각 상기 제2 셀 활성영역(103b) 및 상기 제1 셀 활성영역(103a)에 인접하도록 형성되는 것이 바람직하다.A
상기 구동 게이트 패턴들(110a, 110b)을 이온주입 마스크들로 사용하여 상기 활성영역들(103a, 103b, 103s′, 103s″) 내로 불순물 이온들을 주입한다. 그 결과, 상기 제1 셀 활성영역(103a) 내에 서로 이격된 제1 소스 영역(113s′) 및 제1 드레인 영역(113d′)이 형성되고, 상기 제2 셀 활성영역(103b) 내에 서로 이격된 제2 소스 영역(113s″) 및 제2 드레인 영역(113d″)이 형성된다. 상기 제1 및 제2 소스 영역들(113s′, 113s″)과 아울러서 상기 제1 및 제2 드레인 영역들(113d′, 113d″)은 N형의 불순물 영역들일 수 있다. 상기 제1 소스 영역(113s') 및 상기 제1 드레인 영역(113d')은 각각 상기 제1 구동 게이트 패턴(110a) 하부의 채널 영역의 양 옆에 형성되고, 상기 제2 소스 영역(113s") 및 상기 제2 드레인 영역(113d")은 각각 상기 제2 구동 게이트 패턴(110b) 하부의 채널 영역의 양 옆에 형성된다. 상기 제1 소스 영역(113s')은 상기 제1 접지 활성영역(103s') 내에도 형성되고, 상기 제2 소스 영역(113s")은 상기 제2 접지 활성영역(103s") 내에도 형성된다. 상기 제1 및 제2 소스 영역들(113s', 113s")과 아울러서 상기 제1 및 제2 드레인 영역들(113d', 113d")이 엘디디형의 구조(a lightly doped drain type structure; an LDD-type structure)를 갖도록 형성될 수 있다. 상기 제1 및 제2 구동 게이트 패턴들(110a, 110b)의 측벽들 상에 구동 게이트 스페이서들(111)을 형성한다. 상기 구동 게이트 스페이서들(111)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있 다.Impurity ions are implanted into the
상기 제1 구동 게이트 패턴(110a), 상기 제1 소스 영역(113s') 및 상기 제1 드레인 영역(113d')은 제1 벌크 트랜지스터, 즉 제1 N채널 구동 트랜지스터(도 1의 TD1)를 구성하고, 상기 제2 구동 게이트 패턴(110b), 상기 제2 소스 영역(113s") 및 상기 제2 드레인 영역(113d")은 제2 벌크 트랜지스터, 즉 제2 N채널 구동 트랜지스터(도 1의 TD2)를 구성한다.The first
상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)을 갖는 반도체기판의 전면 상에 제1 층간절연막(116)을 형성한다. 상기 제1 층간절연막(116)을 형성하기 전에 제1 식각저지막(114)을 추가로 형성할 수도 있다. 상기 제1 식각저지막(114)은 상기 제1 층간절연막(116)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제1 층간절연막(116)을 실리콘 산화막으로 형성하는 경우에, 상기 제1 식각저지막(114)은 실리콘 산질화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 제1 층간절연막(116)은 화학기계적 연마 기술을 사용하여 평탄화되는 것이 바람직하다. 이 경우에, 상기 구동 게이트 패턴들(110a, 110b) 상의 상기 제1 식각저지막(114)은 화학기계적 연마 저지막(chemical mechanical polishing stopper)의 역할을 할 수 있다. A first
도 3, 도 4, 도 6a 및 도 6b를 참조하면, 상기 제1 층간절연막(116) 및 상기 제1 식각 저지막(114)을 패터닝하여 상기 셀 영역(C)의 상기 제1 및 제2 드레인 영역들(113d′, 113d″)을 각각 노출시키는 제1 및 제2 하부 노드 콘택 홀들(117a, 117b)을 형성함과 동시에 상기 주변 회로 영역(P)의 반도체기판을 노출시키는 제1 층간 절연막 패턴(117) 및 제1 식각 저지막 패턴(115)을 형성한다. 상기 제1 및 제2 하부 노드 콘택 홀들(117a, 117b)을 채우며 상기 제1 층간절연막 패턴(117) 및 상기 주변 회로 영역(P)의 반도체기판을 덮는 제1 반도체막을 형성한다. 상기 제1 반도체막은 제1 단결정 반도체 구조체로 형성될 수 있다. 3, 4, 6A, and 6B, the first
상기 제1 단결정 반도체 구조체는 에피택시얼 기술에 의하여 형성될 수 있다. 구체적으로, 에피택시얼 기술을 사용하여 상기 제1 및 제2 하부 노드 콘택 홀들(117a, 117b) 내부를 채우며 상기 제1 층간절연막 패턴(117) 및 상기 주변 회로 영역(P)의 반도체기판을 덮는 제1 단결정 반도체 구조체, 즉 제1 에피택시얼 층을 형성한다. 상기 에피택시얼 기술은 선택적 에피택시얼 성장기술일 수 있다. 상기 제1 에피택시얼 층은 상기 제1 및 제2 하부 노드 콘택 홀들(117a, 117b)에 의하여 노출된 반도체기판의 소정 영역 및 주변 회로 영역(P)의 반도체기판을 씨드 층으로 사용하는 선택적 에피택시얼 성장 기술에 의하여 형성될 수 있다. 상기 반도체기판(100)이 단결정 실리콘 기판인 경우에, 상기 제1 에피택시얼 층은 단결정 실리콘 구조를 갖도록 형성될 수 있다. 즉, 상기 제1 에피택시얼 층은 단결정 반도체 구조체로 형성될 수 있다. 이어서, 화학 기계적 연마 공정과 같은 평탄화 기술을 사용하여 상기 제1 에피택시얼 층의 상부면을 평평하게 할 수 있다. The first single crystal semiconductor structure may be formed by epitaxial techniques. Specifically, an epitaxial technique is used to fill the first and second lower
한편, 상기 제1 및 제2 하부 노드 콘택 홀들(117a, 117b)을 채우며 상기 제1 층간절연막 패턴(117) 및 상기 주변 회로 영역(P)의 반도체기판을 덮는 제1 반도체막을 비단결정 반도체막으로 형성할 수 있다. 예를 들어, 상기 제1 반도체막은 비정질 실리콘막 또는 다결정 실리콘막으로 형성할 수 있다. 상기 제1 반도체막을 평 탄화시키어 상부면을 평평하게 할 수 있다. 이 경우에, 상기 제1 반도체막을 평탄화시키기 전 또는 후에, 상기 제1 반도체막과 접촉하는 반도체 기판을 씨드층으로 채택하는 에피택시얼 기술 즉, 고상 에피택시얼 기술을 사용하여 상기 제1 반도체막을 결정화시킬 수 있다. 그 결과, 상기 제1 반도체막은 제1 단결정 반도체 구조체로 형성될 수 있다. Meanwhile, a first semiconductor film filling the first and second lower
상기 제1 단결정 반도체 구조체를 패터닝하여 상기 셀 영역(C)에 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)을 형성함과 아울러서 상기 주변 회로 영역(P)의 반도체기판을 덮는 주변 하부 바디 패턴(121p)을 형성한다. 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)의 각각은 상기 제1 및 제2 셀 활성영역들(103a, 103b)과 중첩하도록 형성되는 것이 바람직하다. 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)은 각각 상기 제1 및 제2 하부 노드 콘택 홀들(117a, 117b)을 덮도록 형성된다. 상기 제1 및 제2 하부 노드 콘택 홀들(117a, 117b) 내에 형성된 제1 단결정 반도체 구조체는 각각 제1 및 제2 하부 노드 반도체 플러그들(119a, 119b)로 정의될 수 있다.The first single crystal semiconductor structure is patterned to form first and second cell
더 나아가서, 상기 제1 셀 하부 바디 패턴(121a)은 상기 제1 접지 활성영역(103s′)의 일 부분과 중첩하는 연장부를 갖도록 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 제2 셀 하부 바디 패턴(121b)은 상기 제2 접지 활성영역(103s″)의 일 부분과 중첩하는 연장부를 갖도록 형성되는 것이 바람직하다.Further, the first cell
한편, 상기 제1 및 제2 하부 노드 콘택 홀들(117a, 117b)을 채우며 상기 제1 층간절연막 패턴(117) 및 상기 주변 회로 영역(P)의 반도체기판을 덮는 단결정 반 도체막을 형성하고, 상기 단결정 반도체막에 대하여 화학 기계적 연막 공정을 사용하여 상기 제1 및 제2 하부 노드 콘택홀들(117a, 117b) 내에 제1 및 제2 하부 노드 반도체 플러그들(119a, 119b)을 형성함과 아울러서 상기 주변 회로 영역(P)의 반도체기판을 덮는 주변 단결정 반도체막을 형성할 수 있다. 상기 단결정 반도체막은 에피택시얼 기술에 의하여 형성될 수 있다. 이어서, 상기 제1 및 제2 하부 노드 반도체 플러그들(119a, 119b)을 갖는 반도체기판의 전면 상에 반도체막, 즉 하부 바디층을 형성할 수 있다. 상기 하부 노드 반도체 플러그들(119a, 119b)이 단결정 실리콘 플러그들인 경우에, 상기 하부 바디층은 비단결정 반도체막, 즉 비정질 실리콘막 또는 다결정 실리콘막으로 형성할 수 있다. 상기 하부 바디층을 패터닝하여 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)을 형성할 수 있다. 상기 하부 바디층은 당업계에서 잘 알려진 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 결정화될 수 있다. 예를 들면, 상기 고상 에피택시얼 기술은 상기 하부 바디 패턴들(121a, 121b)을 약 500℃ 내지 800℃의 온도에서 열처리하여 결정화시키는 것을 포함할 수 있다. Meanwhile, a single crystal semiconductor film is formed to fill the first and second lower
한편, 상기 제1 단결정 반도체 구조체를 패터닝하여 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)을 형성함과 아울러서 상기 주변 회로 영역(P)의 반도체기판을 노출시키도록 상기 주변 회로 영역(P)의 제1 단결정 반도체 구조체를 제거할 수 있다. The peripheral circuit region may be formed by patterning the first single crystal semiconductor structure to form the first and second cell
도 3, 도 4, 도 7a 및 도 7b를 참조하면, 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)의 표면들 상에 게이트 절연막을 형성한다. 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)의 상부를 각각 가로지르도록 제1 및 제2 절연된 부하 게이트 패턴들(126a, 126b)을 형성한다. 상기 제1 및 제2 부하 게이트 패턴들(126a, 126b)은 각각 상기 제1 및 제2 구동 게이트 패턴들(110a, 110b)과 중첩하도록 형성되는 것이 바람직하다. 상기 제1 및 제2 부하 게이트 패턴들(126a, 126b)은 상기 제1 및 제2 구동 게이트 패턴들(110a, 110b)을 형성하는 방법과 동일한 방법을 사용하여 제작될 수 있다. 따라서, 상기 제1 부하 게이트 패턴(126a)은 차례로 적층된 제1 부하 게이트 전극(123a) 및 제1 캐핑 절연막 패턴(125a)을 갖도록 형성될 수 있고, 상기 제2 부하 게이트 패턴(126b)은 차례로 적층된 제2 부하 게이트 전극(123b) 및 제2 캐핑 절연막 패턴(125b)을 갖도록 형성될 수 있다.3, 4, 7A, and 7B, a gate insulating layer is formed on surfaces of the first and second cell
상기 부하 게이트 패턴들(126a, 126b)을 이온주입 마스크로 사용하여 상기 셀 하부 바디 패턴들(121a, 121b) 내에 불순물 이온들을 주입한다. 그 결과, 상기 제1 셀 하부 바디 패턴들(121a) 내에 서로 이격된 제1 소스 영역(129s′) 및 제1 드레인 영역(129d′)이 형성되고, 상기 제2 셀 하부 바디 패턴(121b) 내에 서로 이격된 제2 소스 영역(129s″) 및 제2 드레인 영역(129d″)이 형성된다. 상기 제1 소스 영역(129s′) 및 상기 제1 드레인 영역(129′)은 각각 상기 제1 부하 게이트 패턴(126a) 하부의 채널 양 옆에 형성되고, 상기 제2 소스 영역(129s″) 및 상기 제2 드레인 영역(129d″)은 각각 상기 제2 부하 게이트 패턴(126b) 하부의 채널 영역의 양 옆에 형성된다. 상기 제1 및 제2 소스 영역들(129s′, 129s″)은 각각 상기 제1 셀 하부 패턴(121a)의 연장부 및 상기 제2 셀 하부 바디 패턴(121b)의 연장부 내에도 형성된다. 상기 제1 드레인 영역(129d′)은 상기 제1 하부 노드 반도체 플러그 (119a) 상의 상기 제1 셀 하부 바디 패턴(121a) 내에 형성되고, 상기 제2 드레인 영역(129d″)은 상기 제2 하부 노드 반도체 플러그(119b) 상의 상기 제2 셀 하부 바디 패턴(121b) 내에 형성된다. 여기서, 상기 제1 드레인 영역(129d′)은 상기 제1 하부 노드 반도체 플러그(119a)와 접촉할 수 있고, 상기 제2 드레인 영역(129d″)은 상기 제2 하부 노드 반도체 플러그(119b)와 접촉할 수 있다. Impurity ions are implanted into the cell
상기 제1 및 제2 소스 영역들(129s′, 129s″)과 아울러서 상기 제1 및 제2 드레인 영역들(129d′, 129d″)은 P형 불순물 영역들일 수 있다. In addition to the first and
상기 제1 및 제2 소스 영역들(129s′, 129s″)과 아울러서 상기 제1 및 제2 드레인 영역들(129d′, 129d″)은 엘디디형의 구조(a lightly doped drain type structure; an LDD-type structure)를 갖도록 형성될 수 있다. 상기 제1 및 제2 부하 게이트 패턴들(126a, 126b)의 측벽들 상에 부하 게이트 스페이서들(127)이 형성될 수 있다. 상기 부하 게이트 스페이서들(127)은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다.In addition to the first and
상기 제1 부하(load) 게이트 패턴(126a), 상기 제1 소스 영역(129s′) 및 상기 제1 드레인 영역(129d′)은 제1 셀 하부(lower) 박막 트랜지스터, 즉 제1 P채널 부하 트랜지스터(도 1의 TL1)를 구성하고, 상기 제2 부하 게이트 패턴(126b), 상기 제2 소스 영역(129s″) 및 상기 제2 드레인 영역(129d″)은 제2 셀 하부 박막 트랜지스터, 즉 제2 P채널 부하 트랜지스터(도 1의 TL2)를 구성한다. 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)을 갖는 반도체기판의 전면 상에 제2 층간절연막(132)을 형성한다. The first
상기 제2 층간절연막(133)을 형성하기 전에 제2 식각저지막(130)을 추가로 형성할 수도 있다. 상기 제2 식각저지막(130) 및 제2 층간절연막(132)은 상기 제1 식각저지막(114) 및 제1 층간절연막(116)을 형성하는 방법들과 동일한 방법들을 사용하여 제작될 수 있다. The second
도 3, 도 4, 도 8a 및 도 8b를 참조하면, 상기 제2 층간절연막(132) 및 상기 제2 식각 저지막(130)을 패터닝하여 상기 제1 및 제2 드레인 영역들(129d′, 129d″)을 각각 노출시키는 제1 및 제2 상부 노드 콘택 홀들(133a, 133b)을 형성함과 아울러서 상기 주변 회로 영역(P)의 상기 주변 하부 바디 패턴(121p)을 노출시키는 제2 층간 절연막 패턴(133) 및 제2 식각 저지막 패턴(130)을 형성한다. 상기 제2 층간절연막 패턴(133) 및 상기 주변 회로 영역(P) 상에 상기 제1 및 제2 상부 노드 콘택 홀들(133a, 133b)을 채우는 제2 반도체막을 형성한다. 상기 제2 반도체막은 제2 단결정 반도체 구조체로 형성될 수 있다. 상기 제2 단결정 반도체 구조체는 에피택시얼 기술에 의하여 형성될 수 있다. 상기 에피택시얼 기술은 선택적 에피택시얼 성장기술 일 수 있다. 구체적으로, 선택적 에피택시얼 성장기술을 사용하여 상기 제1 및 제2 상부 노드 콘택 홀들(133a, 133b) 내부를 채우며 상기 제2 층간절연막 패턴(133) 및 상기 주변 하부 바디 패턴(121p)을 덮는 제2 단결정 반도체 구조체, 즉 제2 에피택시얼 층을 형성한다. 상기 제2 에피택시얼 층은 단결정 실리콘 구조를 갖도록 형성될 수 있다. 상기 제2 에피택시얼 층은 상기 제1 및 제2 상부 노드 콘택 홀들(133a, 133b)에 의하여 노출된 상기 셀 하부 바디 패턴들(121a, 121b)의 소정 영역 및 상기 주변 바디 패턴(121p)을 씨드 층으로 하는 선택적 에피 택시얼 성장 기술에 의하여 형성될 수 있다. 3, 4, 8A, and 8B, the second
한편, 도 6a 및 도 6b를 참조하여 설명한 바와 같이 상기 제1 단결정 반도체 구조체를 패터닝하여 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)을 형성함과 아울러서 상기 주변 회로 영역(P)의 반도체기판을 노출시키도록 상기 주변 회로 영역(P)의 제1 단결정 반도체 구조체를 제거하는 경우에는, 상기 제2 단결정 반도체 구조체 즉, 제2 에피택시얼 층은 상기 제1 및 제2 상부 노드 콘택 홀들(133a, 133b)에 의하여 노출된 상기 셀 하부 바디 패턴들(121a, 121b)의 소정 영역 및 상기 주변 회로 영역(P)의 반도체기판을 씨드 층으로 하는 선택적 에피택시얼 성장 기술에 의하여 형성될 수 있다. 이어서, 화학 기계적 연마 공정과 같은 평탄화 기술을 사용하여 상기 제2 에피택시얼 층의 상부면을 평평하게 할 수 있다. Meanwhile, as described with reference to FIGS. 6A and 6B, the first single crystal semiconductor structure is patterned to form the first and second cell
한편, 상기 제2 층간절연막 패턴(133) 및 상기 주변 회로 영역(P) 상에 상기 제1 및 제2 상부 노드 콘택 홀들(133a, 133b)을 채우는 제2 반도체막을 비단결정 반도체막으로 형성할 수 있다. 예를 들어, 상기 제2 반도체막은 비정질 실리콘막 또는 다결정 실리콘막으로 형성할 수 있다. 상기 제2 반도체막을 평탄화시키어 상부면을 평평하게 할 수 있다. 이 경우에, 상기 제2 반도체막을 평탄화시키기 전 또는 후에, 상기 제2 반도체막의 하부에 제공되어 상기 제2 반도체막과 접촉하는 단결정 반도체 구조체들을 씨드층으로 채택하는 에피택시얼 기술, 즉 고상 에피택시얼 기술을 사용하여 상기 제2 반도체막을 결정화시킬 수 있다. 그 결과, 상기 제2 반도체막을 제2 단결정 반도체 구조체로 형성될 수 있다. Meanwhile, a second semiconductor film filling the first and second upper
상기 제2 단결정 반도체 구조체를 패터닝하여 상기 셀 영역(C)에 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)을 형성함과 아울러서 상기 주변 회로 영역(P)에 주변 상부 바디 패턴(137p)을 형성하되, 상기 주변 상부 바디 패턴(137p)은 제1 및 제2 주변 활성영역들(103p, 103p′)을 한정하는 주변 트렌치(136)를 갖도록 형성된다. 그 결과, 상기 주변 회로 영역(P)의 상기 주변 하부 바디 패턴(121p) 상에 상기 주변 트렌치(138p)를 갖는 주변 상부 바디 패턴(137p)이 형성된다. 상기 주변 하부 바디 패턴(121p) 및 상기 주변 상부 바디 패턴(137p)은 실질적으로 동일한 단결정 구조를 갖으며 주변 바디 패턴(120p)을 구성할 수 있다. The second single crystal semiconductor structure is patterned to form first and second cell
한편, 상기 제1 단결정 반도체 구조체를 패터닝하여 상기 주변 회로 영역(P)의 반도체기판을 노출시키는 공정을 진행 할 경우에는 상기 제2 단결정 반도체 구조체는 상기 주변 회로 영역(P)의 반도체기판을 직접 덮도록 형성될 수 있다. 그 결과, 상기 주변 바디 패턴(120p)은 한 번의 공정에 의하여 형성된 단결정 반도체 구조, 예를 들어 단결정 실리콘 구조로 형성될 수 있다. Meanwhile, when the first single crystal semiconductor structure is patterned to expose the semiconductor substrate of the peripheral circuit region P, the second single crystal semiconductor structure directly covers the semiconductor substrate of the peripheral circuit region P. It can be formed to be. As a result, the
상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)은 각각 상기 제1 및 제2 상부 노드 콘택 홀들(133a, 133b)을 덮도록 형성된다. 상기 제1 및 제2 상부 노드 콘택 홀들(133a, 133b) 내에 형성된 제2 에피택시얼 층은 각각 제1 및 제2 상부 노드 반도체 플러그들(135a, 135b)로 정의될 수 있다. 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)은 각각 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)에 중첩하도록 형성되는 것이 바람직하다. 그러나, 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)은 상기 제1 및 제2 셀 하부 바디 패턴들(121a, 121b)의 상기 연장부들과 중첩하지 않는 것이 바람직하다.The first and second cell
한편, 상기 제2 층간절연막 패턴(133) 및 상기 주변 회로 영역(P)의 반도체기판 상에 상기 제1 및 제2 상부 노드 콘택홀들(133a, 133b)을 채우는 단결정 반도체막을 형성할 수 있다. 이어서, 상기 단결정 반도체막을 평탄화시키어 상기 제1 및 제2 상부 노드 콘택홀들(133a, 133b) 내에 잔존하는 제1 및 제2 상부 노드 반도체 플러그들(135a, 135b)을 형성함과 아울러서 상기 주변 회로 영역에 잔존하는 단결정 반도체막을 형성할 수 있다. 상기 단결정 반도체막은 에피택시얼 기술에 의하여 형성된 단결정 실리콘 구조체일 수 있다. 이어서, 상기 제1 및 제2 상부 노드 반도체 플러그들(135a, 135b)을 갖는 반도체기판의 전면 상에 반도체막, 즉 상부 바디층을 형성할 수 있다. 상기 상부 노드 반도체 플러그들(135a, 135b)이 단결정 실리콘 플러그들인 경우에, 상기 상부 바디층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성할 수 있다. 상기 상부 바디층을 패터닝하여 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)을 형성함과 아울러서 상기 주변 회로 영역(P)의 상부 바디층을 패터닝하여 주변 활성영역들(103p, 103p′)을 한정하는 주변 트렌치(136)를 형성할 수 있다. 상기 제1 및 제2 상부 바디 패턴들(137a, 137b)은 당업계에서 잘 알려진 고상 에피택시얼 기술을 사용하여 결정화될 수 있다.Meanwhile, a single crystal semiconductor layer may be formed on the second interlayer insulating
상기 주변 트렌치(136) 내에 소자 분리용 절연막(136a)을 형성할 수 있다. 여기서, 상기 주변 트렌치(136) 내에 소자 분리용 절연막(136a)이 형성됨과 아울러서 상기 셀 영역(C)의 상부 바디 패턴들(137a, 137b) 사이의 공간을 채우는 소자 분리용 절연막(136a)이 형성될 수 있다. An
한편, 상기 주변 트렌치(136) 내에 소자 분리용 절연막(136a)을 형성하는 공 정은 생략될 수도 있다. Meanwhile, the process of forming the
도 3, 도 4, 도 9a 및 도 9b를 참조하면, 상기 셀 상부 바디 패턴들(137a, 137b) 및 상기 주변 바디 패턴(120p) 상에 게이트 절연막을 형성한다. 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)의 상부를 가로지르도록 절연된 전송 게이트 패턴(142), 즉 워드라인을 형성함과 아울러서 상기 주변 바디 패턴(120p)의 제1 및 제2 주변 활성영역들(103p, 103p′)의 상부를 각각 가로지르도록 절연된 주변 피모스 게이트 패턴(142p) 및 주변 앤모스 게이트 패턴(142n)을 형성한다. 3, 4, 9A, and 9B, a gate insulating layer is formed on the cell
한편, 상기 주변 게이트 패턴들(142p, 142n)을 형성하기 전에, 상기 제1 및 제2 주변 활성영역들(103p, 103p′) 내에 이온주입을 각각 실시하여 각각 앤형 웰(138a) 및 피형 웰(138b)을 형성할 수 있다. 상기 주변 바디 패턴(120p)이 앤형 또는 피형의 도전형을 갖도록 형성될 경우에는, 상기 앤형 웰(138a) 또는 피형 웰(138b)을 형성하기 위한 별도의 이온주입 공정은 생략될 수도 있다. Meanwhile, before the
상기 워드라인(142)을 이온주입 마스크로 사용하여 상기 셀 상부 바디 패턴들(137a, 137b) 내로 불순물 이온들을 주입한다. 더 나아가, 상기 주변 회로 영역(P)의 상기 주변 게이트 패턴들(142p, 142n) 및 상기 소자 분리용 절연막(136a)을 이온주입 마스크로 사용하여 상기 제1 및 제2 주변 활성영역들(103p, 103p′) 내에 불순물 이온들을 각각 주입한다. 그 결과, 상기 제1 상부 바디 패턴(137a) 내에 서로 이격된 제1 소스 영역(145s′) 및 제1 드레인 영역(145d′)이 형성되고, 상기 제2 상부 바디 패턴(137b) 내에 서로 이격된 제2 소스 영역(145s″) 및 제2 드레인 영역(145d″)이 형성됨과 아울러서 상기 제1 주변 활성영역(103p) 내에 서로 이격 된 제1 소스 영역(146s) 및 제1 드레인 영역(146d)이 형성되고, 상기 제2 주변 활성영역(103p′) 내에 서로 이격된 제2 소스 영역(146s′) 및 제2 드레인 영역(146d′)이 형성된다. 상기 소스/드레인 영역들(145s′, 145d′, 145s″, 145d″, 146s, 146d, 146s′, 146d′)이 엘디디형의 구조를 갖도록 형성되는 경우에, 상기 워드라인(142)의 측벽 및 상기 주변 게이트 패턴들(142p, 142n)의 측벽들 상에 절연성 스페이서(143)가 형성될 수 있다. Impurity ions are implanted into the cell
상기 셀 영역(C)의 상기 제1 및 제2 소스 영역들(145s′, 145s″)과 아울러서 상기 제1 및 제2 드레인 영역들(145d′, 145d″)은 N형의 불순물 영역들일 수 있다. 상기 제1 주변 활성영역(103p)의 제1 소스 영역(146s) 및 제1 드레인 영역(146d)은 P형의 불순물 영역들이고, 상기 제2 주변 활성영역(103p′)의 제2 소스 영역(146s′) 및 제2 드레인 영역(146d′)은 N형의 불순물 영역들일 수 있다. 상기 워드라인(142), 상기 제1 소스 영역(145s′) 및 상기 제1 드레인 영역(145d′)은 제1 셀 상부 박막 트랜지스터, 즉 제1 N채널 전송 트랜지스터(도 1의 TT1)를 구성하고, 상기 워드라인(142), 상기 제2 소스 영역(145s″) 및 상기 제2 드레인 영역(145d″)은 제2 셀 상부 박막 트랜지스터, 즉 제2 N채널 전송 트랜지스터(도 1의 TT2)를 구성한다. 상기 주변 피모스 게이트 패턴(142p), 상기 제1 소스 영역(146s) 및 제1 드레인 영역(146d)은 주변 피모스 트랜지스터(도 2의 P1)를 구성하고, 상기 주변 앤모스 게이트 패턴(142n), 상기 제2 소스 영역(146s′) 및 제2 드레인 영역(146d′)은 주변 앤모스 트랜지스터(도 2의 N1)를 구성할 수 있다. In addition to the first and
적어도 상기 주변 트랜지스터들(P1, N1)의 게이트 전극들 및/또는 소스/드레 인 영역들의 표면들에 선택적으로 금속 실리사이드막을 형성할 수 있다. 예를 들면, 상기 제1 N채널 전송 트랜지스터(도 1의 TT1), 제2 N채널 전송 트랜지스터(도 1의 TT2), 상기 주변 피모스 트랜지스터(도 2의 P1) 및 상기 주변 앤모스 트랜지스터(도 2의 N1)의 각 게이트 전극들 및 소스/드레인 영역들의 전기적 저항을 낮추기 위한 샐리사이드 공정을 진행할 수 있다. 상기 샐리사이드 공정은 게이트 전극 및 소스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 상기 게이트 전극 및 소스/드레인 영역의 전기적인 저항을 낮추기 위한 공정기술(process technology)이다. 상기 샐리사이드 공정은 실리사이드화 열처리 공정(silicidation annealing process)을 포함한다. 상기 실리사이드화 열처리 공정으로써 램프와 같은 광원을 이용한 복사방식 또는 핫 플레이트를 이용한 전도방식을 이용하는 급속열처리 공정(RTP; rapid thermal process)을 사용하거나, 또는 열전달 기체를 사용한 대류방식의 열처리 공정을 사용할 수 있다. A metal silicide layer may be selectively formed on at least the surfaces of the gate electrodes and / or the source / drain regions of the peripheral transistors P1 and N1. For example, the first N-channel transfer transistor (TT1 in FIG. 1), the second N-channel transfer transistor (TT2 in FIG. 1), the peripheral PMOS transistor (P1 in FIG. 2), and the peripheral NMOS transistor (FIG. The salicide process may be performed to lower the electrical resistance of each of the gate electrodes and the source / drain regions of N1) of 2. The salicide process is a process technology for lowering the electrical resistance of the gate electrode and the source / drain regions by selectively forming a metal silicide layer on the gate electrode and the source / drain regions. The salicide process includes a silicidation annealing process. As the silicide heat treatment process, a rapid thermal process (RTP) using a radiation method using a light source such as a lamp or a conduction method using a hot plate may be used, or a convective heat treatment process using a heat transfer gas may be used. have.
구체적으로, 상기 셀 상부 바디 패턴들(137a, 137b) 및 상기 주변 바디 패턴(120p) 상에 게이트 절연막을 형성한 후에, 상기 게이트 절연막을 갖는 반도체기판 상에 실리콘막, 예를 들어 폴리 실리콘막을 형성한다. 상기 폴리 실리콘막을 패터닝하여 상기 제1 및 제2 셀 상부 바디 패턴들(137a, 137b)의 상부를 가로지르도록 제1 폴리 실리콘막 패턴(139)을 형성함과 아울러서 상기 주변 바디 패턴(120p)의 제1 및 제2 주변 활성영역들(103p, 103p′)의 상부를 각각 가로지르도록 제2 및 제3 폴리 실리콘막 패턴들(139p, 139n)을 형성한다. 제1, 제2 및 제3 폴리 실리콘막 패턴들(139, 139p, 139n)의 측벽들 상에 절연성 스페이서(143)를 형성한다. 상기 절연성 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 이어서, 상기 소스/드레인 영역들(145s′, 145s″, 144s, 144s′, 145d′, 145d″, 144d, 144d′)을 형성한다. 상기 제1, 제2 및 제3 폴리 실리콘막 패턴들(139, 139p, 139n)의 상부면들 및 상기 소스/드레인 영역들(145s′, 145s″, 144s, 144s′, 145d′, 145d″, 144d, 144d′)은 노출될 수 있다. 이어서, 상기 제1, 제2 및 제3 폴리 실리콘막 패턴들(139, 139p, 139n) 및 상기 소스/드레인 영역들(145s′, 145s″, 144s, 144s′, 145d′, 145d″, 144d, 144d′)을 갖는 반도체기판의 전면 상에 금속막을 형성한다. 상기 금속막은 니켈막, 텅스텐막, 타이타늄막 또는 코발트막일 수 있다. 이어서, 상기 금속막에 대하여 실리사이드화 열처리 공정(silicidation annealing process)을 실시할 수 있다. Specifically, after forming a gate insulating film on the cell
이와는 달리, 상기 셀 상부 바디 패턴들(137a, 137b) 및 상기 주변 바디 패턴(120p) 상에 게이트 절연막을 형성한 후에, 상기 게이트 절연막을 갖는 반도체기판 상에 금속실리사이드막을 포함하는 게이트 도전막, 예를 들면 차례로 적층된 폴리 실리콘막 및 금속 실리사이드막을 형성할 수 있다. 이어서, 상기 게이트 도전막 상에 하드 마스크용 절연막을 형성할 수 있다. 상기 하드 마스크용 절연막 및 게이트 도전막을 차례로 패터닝하여 차례로 적층된 폴리 실리콘막 패턴, 금속 실리사이드막 패턴 및 하드 마스크막 패턴을 형성할 수 있다. 그 결과, 게이트 패턴으로써, 차례로 적층된 폴리 실리콘막 패턴, 금속 실리사이드막 패턴 및 하드 마스크막 패턴이 형성되고, 소스/드레인 영역들은 노출될 수 있다. 상기 게이트 패턴을 갖는 반도체기판의 전면 상에 금속막을 형성한 후에, 실리사이드화 열처리 공정 (silicidation annealing process)을 실시할 수 있다. 그 결과, 상기 소스/드레인 영역들에 금속 실리사이드막들이 형성될 수 있다. Alternatively, after forming a gate insulating film on the cell
상기 샐리사이드 공정을 사용하여 상기 워드라인(142), 상기 주변 피모스 게이트 패턴(142p) 및 상기 주변 앤모스 게이트 패턴(142n)의 각 상부들에 게이트 금속 실리사이드막(141), 피모스 게이트 금속 실리사이드막(141p) 및 앤모스 게이트 금속 실리사이드막(141n)을 형성함과 아울러서 상기 워드라인(142)의 소스 영역들(145s′, 145s″) 및 드레인 영역들(145d′, 145d″)의 각 표면들에 제1 금속 실리사이드막들(146a)을 형성하고, 상기 주변 피모스 게이트 패턴(142p)의 소스 영역(144s) 및 드레인 영역(144d)의 각 표면들에 제2 금속 실리사이드막들(146b)을 형성하고, 상기 주변 앤모스 게이트 패턴(142n)의 소스 영역(144s′) 및 드레인 영역(144d′)의 각 표면들에 제3 금속 실리사이드막들(146c)을 형성할 수 있다. 그 결과, 상기 워드라인(142)은 차례로 적층된 제1 폴리 실리콘막 패턴(139) 및 게이트 금속실리사이드막(141)을 갖도록 형성될 수 있다. 상기 주변 피모스 게이트 패턴(142p)은 차례로 적층된 제2 폴리 실리콘막 패턴(139p) 및 피모스 게이트 금속실리사이드막(141p)을 갖도록 형성될 수 있다. 상기 주변 앤모스 게이트 패턴(142n)은 차례로 적층된 제3 폴리 실리콘막 패턴(139n) 및 앤모스 게이트 금속실리사이드막(141n)을 갖도록 형성될 수 있다. 따라서, 상기 주변 트랜지스터들(도 1의 P1, N1)의 게이트 전극 및 소스/드레인 영역들의 전기적 저항을 낮출 수 있다. 즉, 상기 주변 트랜지스터들(도 2의 P1, N1)의 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 향상될 수 있다. 더 나아가서, 상기 주변 트랜지스 터들(도 2의 P1, N1)의 소스/드레인 영역들의 면저항(sheet resistance)을 개선할 수 있으므로, 상기 주변 트랜지스터들(도 2의 P1, N1)의 구동능력(drivability)을 향상시킬 수 있다. 그 결과, 상기 주변 회로 영역(P)에 고성능(high performance)의 모스 트랜지스터들을 구현할 수 있다. 더 나아가서, 상기 셀 영역(C)의 전송 트랜지스터들(도 1의 TT1, TT2)의 게이트 전극 및 소스/드레인 영역들의 전기적인 특성을 개선할 수 있으므로, 상기 전송 트랜지스터들(도 1의 TT1, TT2)의 성능을 향상시킬 수 있다.A gate
따라서, 상기 주변 회로 영역(P)의 트랜지스터들의 성능을 향상시키기 위한 샐리사이드 공정을 수행 할 수 있기 때문에 에스램의 성능을 개선 할 수 있다. 더 나아가서, 박막 트랜지스터들을 채택하는 반도체 집적회로들에 있어서, 주변 회로 영역의 모스 트랜지스터들을 본 발명의 실시예들에서와 같이 단결정 반도체 구조의 주변 바디 패턴을 형성한 후에 형성함으로 인하여 전기적인 특성이 개선된 고성능의 모스 트랜지스터들을 얻을 수 있다. 에스램의 성능은 주변 회로 영역에 형성되는 주변 회로들에 의하여 좌우 될 수 있기 때문에, 주변 회로들의 필수 구성 요소인 트랜지스터들의 성능에 의하여 결정될 수 있다. 본 발명의 실시예들에서, 상기 주변 바디 패턴(120p)은 상기 주변 회로 영역의 반도체기판을 씨드층으로 하여 형성됨으로써 반도체기판의 결정성과 보다 가까울 수 있다. 즉, 상기 주변 회로 영역의 반도체기판 전면으로부터 에피택시얼 층이 형성되기 때문에 상기 주변 바디 패턴의 단결정 구조는 반도체기판의 단결정 구조에 보다 가까울 수 있다. 따라서, 상기 주변 회로 영역(P)에 형성되는 주변 트랜지스터들은 실질적으로 반도체기판에 형성되는 벌크 트랜지스터들의 특성과 유사할 수 있다. 더 나아가, 상기 주변 회로 영역(P)에 형성되는 주변 트랜지스터들은 상기 셀 영역(C)의 박막 트랜지스터들을 형성하는 동안에 발생될 수 있는 열에 의한 영향을 받지 않는다. 다시 말하면, 상기 셀 영역(C)의 박막 트랜지스터들을 제조하기 위하여 수행되는 에피택시얼 공정 및 스페이서 공정은 통상 고온에서 진행될 수 있다. 이와 같은 고온에서 진행되는 공정들에 의해 노출된 트랜지스터들은 특성이 열화 될 수 있지만, 본 발명에서는 상기 고온 공정들에 의하여 상기 주변 회로 영역(P)의 트랜지스터들은 영향을 받지 않는다. 더 나아가서, 상기 주변 회로 영역(P)의 트랜지스터들의 게이트 전극 및 소스/드레인 영역들에 각각 금속 실리사이드막을 형성할 수 있기 때문에, 주변 회로 영역(P)의 트랜지스터들의 성능을 더욱 향상시킬 수 있다. 따라서, 에스램의 신뢰성을 더욱 향상시킬 수 있다. Therefore, since the salicide process may be performed to improve the performance of the transistors in the peripheral circuit region P, the performance of the SRAM may be improved. Furthermore, in semiconductor integrated circuits employing thin film transistors, the MOS transistors in the peripheral circuit region are formed after forming the peripheral body pattern of the single crystal semiconductor structure as in the embodiments of the present invention, thereby improving electrical characteristics. High performance MOS transistors can be obtained. Since the performance of the SRAM may depend on the peripheral circuits formed in the peripheral circuit region, the performance of the SRAM may be determined by the performance of transistors, which are essential components of the peripheral circuits. In example embodiments, the
상기 전송 트랜지스터들(TT1, TT2), 상기 주변 피모스 트랜지스터(P1) 및 상기 주변 앤모스 트랜지스터(N1)를 갖는 반도체기판의 전면 상에 제3 층간절연막(149)을 형성한다. 상기 제3 층간절연막(149)을 형성하기 전에 제3 식각저지막(147)을 추가로 형성할 수도 있다. 상기 제3 식각저지막(147) 및 제3 층간절연막(149)은 상기 제1 식각저지막(115) 및 제1 층간절연막(117)을 형성하는 방법들과 동일한 방법들을 사용하여 제작될 수 있다.A third
도 3, 도 4a, 도 10a 및 도 10b를 참조하면, 상기 제1 및 제2 층간절연막 패턴들(117, 133), 제3 층간절연막(149), 상기 제1 및 제2 식각저지막 패턴들(115, 131) 및 상기 제3 식각저지막(147)을 식각하여 상기 제1 전송 트랜지스터(도 1의 TT1)의 상기 제1 소스 영역(145s′), 상기 제1 상부 노드 반도체 플러그(135a), 상기 제1 부하 트랜지스터(도 1의 TL1)의 상기 제1 드레인 영역(129d′), 상기 제1 하부 노드 반도체 플러그(119a), 상기 제2 부하 게이트 전극(123b) 및 상기 제2 구동 게이트 전극(107b)을 노출시키는 제1 노드 콘택 홀(149a) 및 상기 제2 전송 트랜지스터(TT2)의 상기 제2 소스 영역(145s″), 상기 제2 상부 노드 반도체 플러그(135b), 상기 제2 부하 트랜지스터(TL2)의 상기 제2 드레인 영역(129″), 상기 제2 하부 노드 반도체 플러그(119b), 상기 제1 부하 게이트 전극(123a) 및 상기 제1 구동 게이트 전극(107a)을 노출시키는 제2 노드 콘택 홀(149b)을 형성한다. 상기 제1 및 제2 하부 노드 반도체 플러그들(119a, 119b)이 상기 제1 및 제2 드레인 영역들(113d′, 113d″)과 다른 도전형을 갖거나 진성 반도체(intrinsic semiconductor)인 경우에, 상기 제1 및 제2 노드 콘택홀들(149a, 149b)은 각각 상기 제1 및 제2 드레인 영역들(113s′, 113d″)을 추가로 노출시키도록 형성될 수 있다. 3, 4A, 10A, and 10B, the first and second interlayer insulating
상기 제1 및 제2 노드 콘택홀들(149a, 149b)을 갖는 반도체기판 상에 도전막을 형성한다. 상기 도전막을 평탄화시키어 상기 제3 층간절연막(149)을 노출시킨다. 그 결과, 상기 제1 및 제2 노드 콘택홀들(149a, 149b) 내에 각각 제1 및 제2 노드 플러그들(151a, 151b)이 형성된다. 상기 제1 및 제2 노드 플러그들(151a, 151b)은 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact) 특성을 보이는 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 도전막은 텅스텐막과 같은 금속막으로 형성할 수 있다. 더 나아가서, 상기 도전막은 타이타늄 질화막과 같은 장벽 금속막 및 텅스텐막과 같은 금속막을 차례로 적층시키어 형성 할 수 있다. 이 경우에, 상기 제1 및 제2 노드 플러그들(151a, 151b)의 각각은 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막 패턴을 갖도록 형성될 수 있다. 결과적으로, 상기 제1 구동 트랜지스터(TD1) 및 제1 부하 트랜지스터(TL1)로 구성된 제1 인버터는 상기 제2 구동 트랜지스터(TD2) 및 제2 부하 트랜지스터(TL2)로 구성된 제2 인버터와 상기 노드 플러그들(151a, 151b)에 의해 크로스 커플된다(cross-coupled).A conductive film is formed on the semiconductor substrate having the first and second
상기 노드 플러그들(151a, 151b)을 갖는 반도체기판의 전면 상에 제4 층간절연막(153)을 형성한다.A fourth
도 3, 도 4a, 도 11a 및 도 11b를 참조하면, 상기 제1 및 제2 층간절연막 패턴들(117, 133), 제3 및 제4 층간절연막들(153)과 아울러서 상기 제1 및 제2 식각저지막 패턴들(115, 131), 제3 식각저지막(147)을 패터닝하여 상기 제1 접지 활성영역(103s′) 내의 상기 제1 소스 영역(113s′) 및 상기 제2 접지 활성영역(103s″) 내의 상기 제2 소스 영역(113s″)을 각각 노출시키는 제1 및 제2 접지선 콘택 홀들(153s′, 153s″)을 형성한다. 상기 제1 및 제2 접지선 콘택 홀들(153s′, 153s″)을 형성하는 동안 상기 제1 셀 하부 바디 패턴(121a)의 연장부(상기 제1 부하 트랜지스터의 소스 영역; 129s′) 및 상기 제2 셀 하부 바디 패턴(121b)의 연장부(상기 제2 부하 트랜지스터의 소스 영역; 129s″)를 각각 노출시키는 제1 및 제2 전원선 콘택 홀들(153c′, 153c″)이 형성된다. 더 나아가서, 상기 제1 및 제2 접지선 콘택 홀들(153s′, 153s″)을 형성하는 동안 상기 주변 피모스 트랜지스터(P1)의 드레인 영역(146d) 및 소스 영역(146s)을 각각 노출시키는 제1 출력 신호선 콘택 홀(153t′) 및 주변 전원선 콘택 홀(153d)을 형성함과 아울러서 상기 주변 앤모스 트랜지스터(N1)의 드레인 영역(146d′) 및 소스 영역(146s′)을 각각 노출시키는 제2 출력 신호선 콘택 홀(153t″) 및 주변 접지선 콘택 홀(153e)이 형성된다. 3, 4A, 11A, and 11B, the first and second
상기 제1 및 제2 접지선 콘택 홀들(153s′, 153s″) 내에 각각 제1 및 제2 접지선 콘택 플러그들(155s′, 155s″)을 형성한다. 상기 접지선 콘택 플러그들(155s′, 155s″)을 형성하는 동안 상기 제1 및 제2 전원선 콘택 홀들(153c′, 153c″) 내에 각각 제1 및 제2 전원선 콘택 플러그들(155c′, 155c″)이 형성될 수 있다. 상기 접지선 콘택 플러그들(155s′, 155s″)을 형성하는 동안 상기 제1 출력 신호선 콘택 홀(153t′), 주변 전원선 콘택 홀(153d), 제2 출력 신호선 콘택 홀(153t″) 및 주변 접지선 콘택 홀(153e) 내에 각각 제1 출력 신호선 콘택 플러그(155t′), 주변 전원선 콘택 플러그(155d), 제2 출력 신호선 콘택 플러그(155t″) 및 주변 접지선 콘택 플러그(155e)가 형성될 수 있다. 상기 콘택 플러그들(155s′, 155s″, 155c′, 155c″, 155t′, 155d, 155t″, 155e)은 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 도 10a 및 도 10b를 참조하여 설명된 상기 노드 플러그들(151a, 151b)의 형성방법들과 동일한 방법들을 사용하여 제작될 수 있다. First and second ground line contact plugs 155s 'and 155s ″ are formed in the first and second ground line contact holes 153s' and 153s ″, respectively. First and second power line contact plugs 155c 'and 155c in the first and second power line contact holes 153c' and 153c ″, respectively, while forming the ground line contact plugs 155s' and 155s ″. ″) Can be formed. The first output signal
상기 콘택 플러그들(155s′, 155s″, 155c′, 155c″, 155t′, 155d, 155t″, 155e)을 갖는 반도체기판의 전면 상에 제5 층간절연막(157)을 형성한다. A fifth
도 3, 도 4a, 도 12a 및 도 12b를 참조하면, 상기 제5 층간절연막(157) 내에 셀 접지선(159s) 및 셀 전원선(159c)을 형성한다. 상기 셀 접지선(159s) 및 셀 전 원선(159c)을 형성하는 동안 상기 주변 회로 영역(P)의 상기 제5 층간절연막(157) 내에 주변 전원선(159c′), 주변 접지선(159s′) 및 출력 신호선(159t)이 형성될 수 있다. 3, 4A, 12A, and 12B, a
본 발명의 실시예들에 있어서, 주변 회로의 일 예로써 인버터를 도면에 도시하여 설명하였지만, 이에 한정되지 않는다. 즉, 주변 회로 영역(P)의 모스 트랜지스터들은 다양한 주변 회로의 구성요소로서 사용될 수 있다. 다시 말하면, 상기 주변 전원선(159c′), 주변 접지선(159s′) 및 출력 신호선(159t)은 주변 회로의 일 예로써 인버터를 구현하기 위하여 나타낸 것으로서, 상기 주변 회로 영역(P)의 피모스 트랜지스터 및 앤모스 트랜지스터는 다양한 주변 회로를 구성할 수 있다. In the embodiments of the present invention, an inverter is illustrated in the drawings as an example of a peripheral circuit, but is not limited thereto. That is, MOS transistors in the peripheral circuit region P may be used as components of various peripheral circuits. In other words, the
상기 셀 접지선(159s) 및 셀 전원선(159c)은 실질적으로 상기 워드라인(142)에 평행하도록 형성될 수 있다. 상기 셀 접지선(159s)은 상기 제1 및 제2 접지선 콘택 플러그들(155s′, 155s″)을 덮도록 형성되고, 상기 셀 전원선(159c)은 상기 제1 및 제2 전원선 콘택 플러그들(155c′, 155c″)을 덮도록 형성된다. 상기 출력 신호선(159t)은 상기 제1 및 제2 출력 신호선 콘택 플러그들(159t′, 159t″)을 덮도록 형성된다. 상기 출력 신호선(159t)을 형성하는 동안 상기 주변 피모스 게이트 전극(139p) 및 주변 앤모스 게이트 전극(139n)과 전기적으로 접속되는 입력 신호선(159i)을 형성할 수 있다. 상기 입력 신호선(159i)은 도 4에 도시된 바와 같이 입력 신호선 콘택 플러그(155i)에 의하여 상기 주변 피모스 게이트 전극(139p) 및 주변 앤모스 게이트 전극(139n)과 전기적으로 접속될 수 있다. 상기 접지선들(159s, 159s′), 상기 전원선들(159c, 159c′), 상기 출력 신호선(159t) 및 상기 입력 신 호선(159i)을 갖는 반도체기판의 전면 상에 제6 층간절연막(161)을 형성한다.The
도 3, 도 4a, 도 13a 및 도 13b를 참조하면, 상기 제3 내지 제6 층간절연막들(149, 153, 157, 161) 및 상기 제3 식각저지막(147)을 식각하여 상기 제1 전송 트랜지스터(TT1)의 상기 제1 드레인 영역(145d′) 및 상기 제2 전송 트랜지스터(TT2)의 상기 제2 드레인 영역(145d″)을 각각 노출시키는 제1 및 제2 비트라인 콘택홀들(161b′, 161b″)을 형성한다. 상기 제1 및 제2 비트라인 콘택홀들(161b′, 161b″) 내에 각각 제1 및 제2 비트라인 콘택 플러그들(163b′, 163b″)을 형성한다. 상기 제6 층간절연막(161) 상에 제1 및 제2 평행한 비트라인들(165b′, 165b″)을 형성한다. 상기 제1 및 제2 비트라인들(165b′, 165b″)은 상기 셀 접지선(159s) 및 상기 셀 전원선(159c)의 상부를 가로지르도록 형성된다. 상기 제1 비트라인(165b′)은 상기 제1 비트라인 콘택 플러그(163b′)를 덮도록 형성되고, 상기 제2 비트라인(165b″)은 상기 제2 비트라인 콘택 플러그(163b″)를 덮도록 형성된다.3, 4A, 13A, and 13B, the third to sixth
본 발명은 상술한 실시예들에 한정되지 않고 다양한 반도체 집적회로들에 적용할 수 있다. 예를 들면, 셀 영역에 4개의 벌크 트랜지스터 및 2개의 박막 트랜지스터를 갖는 씨모스 에스램 셀(CMOS SRAM cell)을 포함하는 에스램에 적용할 수 있다. 이 경우에는, 상기 2 개의 박막 트랜지스터를 형성함과 아울러서 주변 회로 영역에 주변 트랜지스터들을 형성할 수 있다. 상기 주변 회로 영역에 형성되는 주변 트랜지스터들은 본 발명의 사상에 따라 반도체기판의 결정성과 실질적으로 동일한 결정성을 갖도록 형성된 주변 바디 패턴에 형성될 수 있다. 상기 주변 트랜지스터 들은 상기 박막 트랜지스터를 형성하는 공정에 의하여 발생될 수 있는 열에 의한 특성 열화가 발생되지 않는다. 더 나아가서, 상기 주변 회로 영역에 형성되는 주변 트랜지스터들의 게이트 전극 및 소스/드레인 영역들에 금속 실리사이드막들이 각각 형성될 수 있다.The present invention is not limited to the above-described embodiments and can be applied to various semiconductor integrated circuits. For example, the present invention can be applied to an SRAM including a CMOS SRAM cell having four bulk transistors and two thin film transistors in a cell region. In this case, the two thin film transistors may be formed and peripheral transistors may be formed in the peripheral circuit region. Peripheral transistors formed in the peripheral circuit region may be formed in the peripheral body pattern formed to have substantially the same crystallinity as that of the semiconductor substrate according to the spirit of the present invention. The peripheral transistors do not cause characteristic degradation due to heat, which may be generated by the process of forming the thin film transistor. Further, metal silicide layers may be formed in the gate electrode and the source / drain regions of the peripheral transistors formed in the peripheral circuit region, respectively.
상술한 바와 같이 본 발명에 따르면, 셀 영역에는 박막 트랜지스터들을 포함하는 메모리 셀이 제공되고, 주변 회로 영역에는 주변 회로 영역의 반도체기판으로부터 성장된 단결정 반도체 구조의 주변 바디 패턴에 주변 트랜지스터들이 제공된다. 따라서, 고집적도의 메모리 셀 및 고성능의 주변 트랜지스터들을 갖는 반도체 집적회로들을 제공할 수 있다. As described above, according to the present invention, a memory cell including thin film transistors is provided in a cell region, and peripheral transistors are provided in a peripheral body pattern of a single crystal semiconductor structure grown from a semiconductor substrate in the peripheral circuit region. Thus, it is possible to provide semiconductor integrated circuits having high density memory cells and high performance peripheral transistors.
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