KR100688865B1

KR100688865B1 - Bump forming method and manufacturing method for printed circuit board using the same

Info

Publication number: KR100688865B1
Application number: KR1020050008033A
Authority: KR
Inventors: 김기홍; 임경환; 정재엽; 김동현
Original assignee: 삼성전기주식회사
Priority date: 2005-01-28
Filing date: 2005-01-28
Publication date: 2007-03-02
Also published as: KR20060087154A

Abstract

본 발명은 범프에 의해 층간을 도통시키고 이를 이용한 전층연결 일괄적층하여 다층인쇄회로기판을 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 회로층에 도금에 의해 범프를 형성하고 프레스 공정에 의해 가압하여 범프에 의해 인쇄회로기판의 층간을 도통시킴으로써 공정수를 줄이고, 생산성 및 시간을 단축할 수 있는 다층 인쇄회로기판 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a multi-layer printed circuit board by conducting the layers by bumps and stacking all layers using the same. More specifically, in the present invention, a multilayer printed circuit capable of reducing the number of processes, productivity and time by forming bumps on a circuit layer by plating and pressurizing by a press process to conduct interlayers of a printed circuit board by bumps. It relates to a substrate manufacturing method.

도금, 범프, 인쇄회로기판, 도금 레지스트, 일괄적층Plating, Bump, Printed Circuit Board, Plating Resist, Batch Lamination

Description

Bump forming method by plating and printed circuit board manufacturing method using the same {Bump forming method and manufacturing method for printed circuit board using the same}

도1a 내지 도1d는 본 발명의 일 실시예에 따른 회로층 형성방법을 나타낸다.1A to 1D illustrate a circuit layer forming method according to an embodiment of the present invention.

도2a 내지 도2c는 본 발명의 일 실시예에 따른 단면 범프 CCL을 형성하는 방법을 나타낸다.2A-2C illustrate a method of forming a cross section bump CCL in accordance with one embodiment of the present invention.

도3a 내지 도3c는 본 발명의 일 실시예에 따른 양면 범프 CCL을 형성하는 방법을 나타낸다.3A-3C illustrate a method of forming a double sided bump CCL in accordance with one embodiment of the present invention.

도4 및 도5는 본 발명의 인쇄회로기판 제조방법에 따라 범프 CCL 및 회로층들을 일괄적층하는 공정을 나타낸다.4 and 5 illustrate a process of collectively stacking bump CCL and circuit layers according to the method of manufacturing a printed circuit board of the present invention.

도7은 종래의 NMBI2 방식에 따라 제조된 다층 인쇄회로기판의 단면을 나타낸다. 7 is a cross-sectional view of a multilayer printed circuit board manufactured according to a conventional NMBI2 method.

※ 도면의 주요 부분의 부호 설명 ※※ Explanation of main parts of drawing ※

10 : CCL 11 : 절연층10: CCL 11: Insulation layer

12 : 동박 13 : 비아홀12: copper foil 13: via hole

14 : 무전해 도금층 15 : 전해 도금층14 electroless plating layer 15 electrolytic plating layer

16,16a,16b : 회로층 21 : 도금 레지스트16,16a, 16b: circuit layer 21 plating plating resist

22 : 경화되지 않은 부분 23 : 금속 범프22: unhardened portion 23: metal bump

24,24a,24b : 단면 범프 CCL24,24a, 24b: Cross Section Bump CCL

31a,31b : 도금 레지스트 32a,32b : 경화되지 않은 부분31a, 31b: plating resist 32a, 32b: uncured portion

33a,33b : 금속 범프 34,34a,34b : 양면 범프 CCL33a, 33b: Metal bump 34,34a, 34b: Double sided bump CCL

41a,41b,41c,41d : 프리프렉41a, 41b, 41c, 41d: prepreg

본 발명은 범프에 의해 층간을 도통시킴으로써 다층인쇄회로기판을 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a multilayer printed circuit board by conducting interlayers by bumps.

보다 구체적으로, 본 발명은 도금에 의해 형성된 범프에 의해 인쇄회로기판의 층간을 도통시킴으로써 공정수를 줄이고, 생산성 및 시간을 단축할 수 있는 다층 인쇄회로기판 제조 방법에 관한 것이다.More specifically, the present invention relates to a method for manufacturing a multilayer printed circuit board which can reduce the number of processes, reduce productivity and time by conducting interlayers of a printed circuit board by bumps formed by plating.

전자 기기 및 제품의 첨단화로 인한 기기의 소형화 및 기술집적은 꾸준히 발전하게 되었다. 이로 인한 인쇄회로기판 제조방법도 점차 소형, 경량에 대응해야만 한다. 이러한 요구는 초기에 단면에서 양면 인쇄회로기판으로 다시 다층 인쇄회로기판, 빌드업 공법으로 다양하게 발전하고 있다. The miniaturization of equipment and technology integration have steadily developed due to the advancement of electronic devices and products. As a result, a method of manufacturing a printed circuit board must gradually respond to a small size and a light weight. These demands are initially developing variously from single-sided to double-sided printed circuit board back to multilayer printed circuit board, build-up method.

최근에는 비아홀을 형성하고 비아홀 내부에 도전성 페이스트를 충진하거나, 범프를 형성하여 인쇄회로기판의 층간을 도통시키는 공법들이 주류를 이루고 있다. 이러한 공법은 최근의 부품 소형 및 경량화에 대응할 수 있는 미세 패턴 및 설계도의 자유성 때문에 기존공법에 비해 큰 장점을 가지고 있다.Recently, methods for forming via holes, filling conductive paste in via holes, or forming bumps to conduct interlayers of printed circuit boards have become mainstream. This method has a great advantage over the existing method because of the freedom of fine pattern and design to cope with the recent miniaturization and weight reduction of parts.

종래의 일괄적층에서 비아홀 내부에 도전성 페이스트를 충진하여 층간을 도통시키는 방식 중에, 도전성 페이스트 충진을 위해서 스크린 인쇄 방식을 적용하는 경우는 홀 내부에 스크린 인쇄 중에 발생한 기포가 잔재하여 하여, 인쇄회로기판 완제품 제작 후 부품 실장시 또는 실장후 열에 의한 충진 홀의 내부 기포 터짐발생에 의해 홀 파괴 및 신호 단절 등 치명적인 신뢰성 불량이 발생할 가능성이 높다.In the conventional stacking method, the conductive paste is filled inside the via hole to conduct the interlayer, and when the screen printing method is applied to fill the conductive paste, bubbles generated during screen printing remain inside the hole to complete the printed circuit board. Fatal reliability failures such as hole breakage and signal disconnection are likely to occur due to internal bubble bursting of the filling hole due to heat during mounting or after mounting of the component.

종래의 범프를 이용해서 층간을 접속하는 인쇄회로기판 제조방법으로도, 소위 B2IT 방식, NMBI1, NMBI2 방식 등이 알려져 있다. B2IT 방식은 실버 페이스트를 인쇄함으로써 범프를 형성하고 진공 프레스에 의해 압착함으로써 범프에 의해 층간이 접속되도록 하는 방식이고, NMBI1은 Cu 층을 에칭함으로써 범프를 형성하는 방식이며, NMBI2는 내층 회로를 순차적으로 적층함으로써 형성하고 최외각 층에만 도금에 의해 Cu 범프를 형성하여 이를 기판에 가압함으로써 최외각층의 회로 패턴을 내층과 전기적으로 도통시키는 방식이다.Also known as a printed circuit board manufacturing method for connecting interlayers using conventional bumps, so-called B2IT methods, NMBI1, NMBI2 methods and the like are known. The B2IT method is to form bumps by printing silver paste and to connect the layers by bumps by pressing with a vacuum press. The NMBI1 is a method of forming bumps by etching a Cu layer, and the NMBI2 sequentially forms an inner layer circuit. It is formed by laminating and forming a Cu bump by plating only on the outermost layer and pressing it to the substrate to electrically conduct the circuit pattern of the outermost layer with the inner layer.

종래의 방식 중 하나인 B2IT 방식에 의해 제조된 다층인쇄회로기판에서는, 회로 패턴의 소정 위치에는 범프가 형성되어 있고, 층 사이에는 절연층이 존재한다. 상술한 바와 같이, 범프는 동박 위에 실버 페이스트를 수회 스크린 프린팅함으로써 형성되고, 기판을 가압시에 범프가 프리프렉을 뚫고 나와서 회로 패턴들을 전기적으로 접속시킨다.In a multilayer printed circuit board manufactured by the B2IT method, which is one of the conventional methods, bumps are formed at predetermined positions of a circuit pattern, and an insulating layer exists between the layers. As described above, the bump is formed by screen printing silver paste on the copper foil several times, and when the substrate is pressed, the bump penetrates the prepreg to electrically connect the circuit patterns.

도7의 NMBI2 방식에 의해 제조된 다층인쇄회로기판에서, CCL(71)을 중심으로 양쪽으로 회로층(72) 및 프리프렉(72)이 교대로 적층되어 있고, 이들 층은 비아홀에 의해 전기적으로 접속된다. 다만, 최외층의 회로 패턴만은 Cu 범프(72)가 형성된 기판을 가압함으로써 내층 회로와 전기적으로 접속된다.In the multilayer printed circuit board manufactured by the NMBI2 method of FIG. 7, circuit layers 72 and prepregs 72 are alternately stacked on both sides of the CCL 71, and these layers are electrically connected by via holes. Connected. However, only the circuit pattern of the outermost layer is electrically connected to the inner layer circuit by pressing the substrate on which the Cu bumps 72 are formed.

그러나, 이러한 종래의 범프 형성 방법을 이용한 적층방식에서는 일괄적층이 이루어질 수 없어 공정수의 증가가 동반되는 문제점이 있다.However, in the conventional lamination method using the bump formation method, there is a problem in that batch lamination cannot be performed and an increase in the number of processes is accompanied.

본 발명은 위와 같은 종래 기술에서의 문제점을 해결하기 위한 것으로서, 종래의 범프 형성을 이용한 인쇄회로기판 제조 방법보다 공정수를 줄임으로써 생산성 및 공정에 소요되는 시간을 획기적으로 줄일 수 있는 인쇄회로기판 제조방법을 제공하는 것을 목적으로 한다.
The present invention is to solve the problems in the prior art as described above, by reducing the number of processes compared to the conventional printed circuit board manufacturing method using bump formation printed circuit board manufacturing that can significantly reduce the productivity and time required for the process It is an object to provide a method.

본 발명에 따른 인쇄회로기판 상의 범프 형성 방법은, 양면에 회로 패턴이 형성된 회로층을 준비하는 단계; 상기 회로층의 일면 또는 양면에 광경화성 도금 레지스트를 도포하는 단계; 상기 도포된 도금 레지스트를 상하간에 경화 편차가 생기도록 노광하는 단계; 상기 노광된 도금 레지스트를 현상하는 단계; 도금에 의해 범프를 형성하는 단계; 및 상기 도금 레지스트를 박리하는 단계를 포함하는 것을 특징으로 한다.A bump forming method on a printed circuit board according to the present invention may include preparing a circuit layer having circuit patterns formed on both surfaces thereof; Applying a photocurable plating resist to one or both surfaces of the circuit layer; Exposing the applied plating resist so as to cause a curing deviation between upper and lower sides; Developing the exposed plating resist; Forming bumps by plating; And peeling the plating resist.

본 발명의 일 실시예에 따른 다층 인쇄회로기판 제조방법은, 일면 또는 양면에 도금에 의해 범프를 형성한 단면 범프 회로층 및 양면 범프 회로층을 준비하는 단계; 양면에 회로 패턴이 형성된 회로층을 준비하는 단계; 상기 양면 회로층 및 단면 회로층 사이에 상기 회로층을 배치하고, 상기 각 회로층 사이에는 절연층을 배치하는 단계; 및 상기 배치된 층들을 가압하는 단계를 포함하는 것을 특징으로 한다.Multi-layer printed circuit board manufacturing method according to an embodiment of the present invention, comprising the steps of preparing a single-sided bump circuit layer and a double-sided bump circuit layer in which bumps are formed on one or both surfaces by plating; Preparing a circuit layer having circuit patterns formed on both surfaces thereof; Disposing the circuit layer between the double-sided circuit layer and the single-sided circuit layer, and disposing an insulating layer between each circuit layer; And pressing the disposed layers.

본 발명의 일 실시예에 따른 다층 인쇄회로기판은, 양면에 회로 패턴이 형성된 다수의 회로층; 상기 회로층들 사이에 형성된 절연층; 및 상기 다수의 회로층 상에 형성된 회로 패턴들을 접속시키는 금속 범프를 포함하는 것을 특징으로 한다.Multi-layer printed circuit board according to an embodiment of the present invention, a plurality of circuit layers formed with a circuit pattern on both sides; An insulating layer formed between the circuit layers; And metal bumps connecting circuit patterns formed on the plurality of circuit layers.

이하, 본 발명을 도면을 참조하여 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

도1a는 가공되기 전의 CCL(10)의 단면도이다. CCL(10)은 절연층(11)에 동박(12)이 입혀진 형태로 구성된다. CCL(10)은 유리 섬유에 에폭시를 함침시킨 것을 절연층(11)으로 사용한 소위 FR-4 CCL을 사용하는 것이 바람직하다.1A is a cross sectional view of the CCL 10 before being processed. The CCL 10 is configured in such a manner that the copper foil 12 is coated on the insulating layer 11. It is preferable to use what is called FR-4 CCL as the CCL 10 which used for the insulating layer 11 what impregnated glass fiber with epoxy.

도1b에서 층간 도통을 위한 비아홀(13)을 드릴링에 의해 형성한다. 실시예에 따라 레이저 드릴링을 사용할 수도 있고, 기계적 드릴링을 사용할 수도 있다.In Fig. 1B, via holes 13 for interlayer conduction are formed by drilling. Depending on the embodiment, laser drilling may be used, or mechanical drilling may be used.

도1c에서, 기판에 무전해 도금법에 의해 시드 레이어 역할을 할 무전해 도금층(14)을 형성한 뒤에, 전해 도금에 의해 기판 표면에 전해 도금층(15)을 형성한 다.In Fig. 1C, after forming an electroless plating layer 14 to serve as a seed layer by the electroless plating method, an electroplating layer 15 is formed on the surface of the substrate by electroplating.

도1d에서, 소정의 회로 패턴이 디자인된 마스크 필름에 따라 회로 패턴을 형성하여 회로층(16)을 형성한다. 회로 패턴은 에칭 레지스트 패턴을 형성한 뒤에 에칭을 하여 형성하는 것이 바람직하다.In Fig. 1D, a circuit pattern is formed by forming a circuit pattern in accordance with a mask film on which a predetermined circuit pattern is designed. The circuit pattern is preferably formed by etching after forming an etching resist pattern.

도2a에서, 도1d에서 형성된 회로층(16)의 양면에 감광성 도금 레지스트(21)를 도포한다. 도금 레지스트(21)로는 드라이 필름이 바람직하며, 드라이 필름의 두께는 약 50-150㎛로 두껍게 하는 것이 바람직하다. 통상적인 도금 레지스트로 사용되는 드라이 필름은 그 두께가 30-40㎛ 정도가 되도록 도포하는 것이 바람직하지만, 본 발명의 감광성 도금 레지스트(21)는 이보다 두껍게 하는 것이 바람직하다. In FIG. 2A, the photosensitive plating resist 21 is applied to both surfaces of the circuit layer 16 formed in FIG. 1D. As the plating resist 21, a dry film is preferable, and the thickness of the dry film is preferably thickened to about 50-150 mu m. Although it is preferable to apply the dry film used as a conventional plating resist so that the thickness may be about 30-40 micrometers, it is preferable to make the photosensitive plating resist 21 of this invention thicker than this.

그리고 나서, 도금 레지스트(21)의 일면을 자외선에 노광시킨다. 이 때, 노광량을 줄이고 노광시간을 길게하여 도2a에 도시된 바와 같이 도금 레지스트(21)의 상하간에 경화의 편차가 생기도록 한다. 통상적으로, 감광성 도금 레지스트(21)는 자외선에 약 10초정도 노광시키지만, 본 발명에서는 도금 레지스트(21)의 경화 편차를 주기 위해 노광량을 줄이고 줄이고 자외선에 보다 오랜 시간 동안 노광시킨다. 이와 같은 노광에 의해, 도2a에 도시된 바와 같이 경화되지 않은 부분(22)은 위로 샤프한 형태를 갖게 된다.Then, one surface of the plating resist 21 is exposed to ultraviolet rays. At this time, the exposure amount is reduced and the exposure time is lengthened so that variation in curing occurs between the upper and lower sides of the plating resist 21 as shown in Fig. 2A. Typically, the photosensitive plating resist 21 is exposed to ultraviolet light for about 10 seconds, but in the present invention, the exposure amount is reduced and the ultraviolet light is exposed for a longer time to give a curing variation of the plating resist 21. By such exposure, the uncured portion 22, as shown in FIG. 2A, has a sharp upward shape.

도2b에서, 도금 레지스트(21)의 경화되지 않은 부분(22)을 현상액에 의해 현상하여 제거한다.In Fig. 2B, the uncured portion 22 of the plating resist 21 is developed and removed with a developer.

그리고 나서, 전해 동도금(fill 도금)을 실시하여 비아홀(도 1b의 참조부호 13, 이하 동일) 및 도금 레지스트(21)의 상부면까지 도금 물질이 채워지도록 한 다음, 도금 레지스트(21)를 박리한다. 그러면 도2c에 도시된 바와 같이, 일면에 비아홀(13)과 동일한 위치에서 비아홀(13)을 채우는 물질과 동일한 물질로 형성되는 Cu 범프(23)가 형성된 단면 범프 CCL(24)이 완성된다.Then, electrolytic copper plating (fill plating) is performed so that the plating material is filled to the via hole (reference numeral 13 in FIG. 1B and the same below) and the upper surface of the plating resist 21, and then the plating resist 21 is peeled off. . Then, as shown in FIG. 2C, the cross-section bump CCL 24 having the Cu bump 23 formed of the same material as the material filling the via hole 13 at the same position as the via hole 13 is completed.

도3a에서, 도1d에 도시된 양면에 회로 패턴이 형성된 회로층(16)의 양면에 감광성 도금 레지스트(31)를 도포하고 양면의 도금 레지스트(31)를 상하간에 경화 편차가 생기도록 노광한다. 노광방법은 기판의 양면을 노광한다는 점을 제외하면 도2a를 참조하여 설명한 방법과 동일하다. 마찬가지로 도금 레지스트(31)로는 드라이 필름이 바람직하며, 드라이 필름의 두께는 약 50-150㎛로 두껍게 하는 것이 바람직하다. In FIG. 3A, the photosensitive plating resist 31 is applied to both surfaces of the circuit layer 16 on which the circuit pattern is formed on both surfaces shown in FIG. 1D, and the plating resist 31 on both sides is exposed to have a curing deviation between up and down. The exposure method is the same as the method described with reference to FIG. 2A except that both surfaces of the substrate are exposed. Likewise, as the plating resist 31, a dry film is preferable, and the thickness of the dry film is preferably about 50-150 mu m thick.

도3b에서, 도금 레지스트(31)의 경화되지 않은 부분(32)을 현상액에 의해 현상하여 제거한다.In Fig. 3B, the uncured portion 32 of the plating resist 31 is developed and removed with a developer.

그리고 나서, 전해 동도금(fill 도금)을 실시하고 도금 레지스트(31)를 박리하면 도3c에 도시된 바와 같이, 기판의 양면에 Cu 범프(33a,33b)가 형성된 양면 범프 CCL(34)이 완성된다.Then, electrolytic copper plating (fill plating) is performed and the plating resist 31 is peeled off, and as shown in FIG. 3C, the double-sided bump CCL 34 having Cu bumps 33a and 33b formed on both sides of the substrate is completed. .

그리고 나서, 도4에 도시된 바와 같이 양면 범프 CCL(34)을 중심에 배치하고, 그 양쪽으로 회로층(16a,16b)을 배치하며, 그 위에 범프가 기판 내부를 향하도로고 단면 범프 CCL(24a,24b)를 배치한다. 범프 CCL 및 회로층들 사이에는 층간 절연을 위한 절연층, 바람직하게는 프리프렉(41a,41b,41c,41d)을 배치한다.Then, as shown in Fig. 4, the double-sided bump CCL 34 is centered, the circuit layers 16a and 16b are disposed on both sides thereof, and the bumps are directed toward the inside of the substrate so that the cross-section bump CCL ( 24a, 24b) are arranged. An insulating layer for interlayer insulation, preferably prepregs 41a, 41b, 41c, 41d, is disposed between the bump CCL and the circuit layers.

그리고 나서, 배치된 회로층들 및 범프 CCL들을 도시된 화살표 방향으로 압축 프레스로 압착하여 한꺼번에 적층하면 도5에 도시된 바와 같은 6층짜리 다층 인쇄회로기판이 완성된다.Then, the disposed circuit layers and the bump CCLs are compressed and stacked together in the direction of the arrow shown in Fig. 5 to complete a six-layer multilayer printed circuit board as shown in FIG.

가압시에 금속 범프(23,33a,33b)가 프리프렉을 뚫고 나와서 내층 회로 패턴들이 서로 연결되면서 전기적으로 도통된다.Upon pressurization, the metal bumps 23, 33a, 33b penetrate the prepreg and are electrically conductive as the inner circuit patterns are connected to each other.

전술한 바와 같이, B2IT에 의한 인쇄회로기판의 경우는 실버 범프 형성을 위해 수회의 스크린 프린팅을 반복하여야 하고, 도7에 도시된 NMBI2의 경우는 최외각층에만 범프를 형성하고 내층 회로와 연결시키기 때문에 일괄적층방식에 비해서 공정수의 증가가 동반되는 문제점이 있다.As described above, in the case of the printed circuit board by B2IT, the screen printing has to be repeated several times to form the silver bumps. In the case of NMBI2 shown in FIG. 7, bumps are formed only at the outermost layer and connected to the inner layer circuits. Compared with the batch lamination method, there is a problem that an increase in the number of processes is accompanied.

그러나, 본 발명의 도금에 의한 범프 형성 방법 및 이를 이용한 다층 인쇄회로기판 제조방법에 따르면,종래의 범프 형성을 이용한 인쇄회로기판 제조 방법보다 공정수를 줄이므로써 생산성 및 공정에 소요되는 시간을 획기적으로 줄일 수 있다.
However, according to the bump forming method and the multilayer printed circuit board manufacturing method using the same according to the present invention, by reducing the number of processes compared to the conventional printed circuit board manufacturing method using the bump formation, the productivity and time required for the process is dramatically reduced. Can be reduced.

이상 본 발명을 실시예를 통해 설명하였으나, 본 발명의 범위가 상기 실시예 로 한정되는 것이 아니며 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 발명의 범위는 이하의 특허청구범위의 해석에 의해서만 한정된다.Although the present invention has been described above by way of examples, the scope of the present invention is not limited to the above embodiments, and various modifications are possible within the scope of the present invention. It is intended that the scope of the invention only be limited by the following claims.

Claims

Preparing a circuit layer in which via holes are formed and circuit patterns are formed on both surfaces thereof;

Applying a photocurable plating resist to one or both surfaces of the circuit layer;

Exposing the applied plating resist so as to cause a curing deviation between upper and lower sides;

Developing the exposed plating resist;

Filling the via hole with a plating material by peel plating to form bumps together at a position corresponding to the via hole; And

And peeling said plating resist.

The method of claim 1,

The exposing step,

And adjusting the exposure amount so as to reduce an area to be hardened toward the substrate from the outside of the plating resist.

Preparing a single-sided bump circuit layer and a double-sided bump circuit layer in which bumps are formed at positions corresponding to the via holes by peel plating on one or both surfaces thereof;

Preparing a circuit layer having circuit patterns formed on both surfaces thereof;

Disposing the circuit layer between the double-sided circuit layer and the single-sided circuit layer, and disposing an insulating layer between each circuit layer; And

Pressing the disposed layers;

Multi-layer printed circuit board manufacturing method comprising a.

The method of claim 3,

Preparing the single-sided bump circuit layer and the double-sided bump circuit layer,

Applying a plating resist to one or both surfaces of the circuit layer;

Developing the exposed plating resist;

Peeling the substrate to form bumps at positions corresponding to via holes; And

Stripping the plating resist;

Multi-layer printed circuit board manufacturing method comprising a.

The method of claim 4, wherein

The exposing step,

And adjusting the exposure amount so that the area hardened toward the substrate from the outside of the plating resist is reduced.

A plurality of circuit layers in which via holes are formed and circuit patterns are formed on both surfaces;

An insulating layer formed between the circuit layers; And

And a metal bump formed of the same material as the material filling the via hole at a position corresponding to the via hole, and connecting the circuit patterns formed on the plurality of circuit layers.

The method of claim 6,

The metal bumps are formed together by filling the via holes with a plating material by peel plating.