KR100673695B1 - Repair fuse circuit of semiconductor memory device - Google Patents

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Abstract

본 발명은 웨이퍼 테스트 후에 장비 이동없이 동일 장비에서 리페어를 진행한 후에 2차 웨이퍼 테스트를 수행할 수 있는 반도체 메모리 장치의 리페어 퓨즈 회로를 제공하는데 있다.The present invention provides a repair fuse circuit of a semiconductor memory device capable of performing a secondary wafer test after a repair is performed in the same equipment without moving the equipment after the wafer test.

리페어, 브레이크다운, 공핍형 트랜지스터 Repair, Breakdown, Depletion Transistor

Description

반도체 메모리 장치의 리페어 퓨즈 회로{Repair fuse circuit of semiconductor memory device}Repair fuse circuit of semiconductor memory device

도 1은 기존의 플래시 메모리 장치의 리페어 퓨즈 회로를 나타낸 블록도이다.1 is a block diagram illustrating a repair fuse circuit of a conventional flash memory device.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 리페어 퓨즈 회로를 나타낸 회로 구성도이다.2 is a circuit diagram illustrating a repair fuse circuit of a flash memory device according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100 : 리페어 퓨즈 회로 110 : 전압 인가부100: repair fuse circuit 110: voltage applying unit

120 : 브레이크다운부 MN4 : 리페어 퓨즈용 트랜지스터120: breakdown part MN4: repair fuse transistor

본 발명은 반도체 메모리 장치의 리페어 퓨즈 회로에 관한 것으로서, 동일 장비 내에서 웨이퍼 테스트와 리페어를 함께 진행할 수 있게 하는 플래시 메모리 장치의 리페어 퓨즈 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a repair fuse circuit of a semiconductor memory device, and more particularly, to a repair fuse circuit of a flash memory device that enables a wafer test and a repair to be performed together in the same equipment.

종래의 플래시 메모리 장치에서의 물리적 리페어 퓨즈는 테스트 후에 레이저 빔을 이용하여 퓨즈를 물리적으로 커팅하기 때문에 퓨즈층 상부의 산화막(oxide)을 제거해 주는 공정이 존재해야 한다. 이로 인해 퓨즈 박스부의 인접 메탈이 드러나 칩의 신뢰성에 문제를 일으킨다. Since a physical repair fuse in a conventional flash memory device physically cuts a fuse using a laser beam after a test, a process for removing an oxide layer on the fuse layer must exist. As a result, the metal adjacent to the fuse box part is exposed, which causes a problem in chip reliability.

이러한 문제를 방지하기 위해 도 1에 도시한 바와 같이 전도체인 퓨즈 FS에 메탈 가드(MG; metal guard)를 형성하였다. 도 1에서 SP부분은 리페어 시에 레이저를 이용해서 전도체인 퓨즈 FS를 커팅하여 주변회로블록 A와 주변회로블록 B를 전기적으로 오픈(open; off) 상태로 만든 것을 나타낸다. In order to prevent such a problem, as shown in FIG. 1, a metal guard (MG) is formed in the fuse FS, which is a conductor. In FIG. 1, the SP portion indicates that the peripheral circuit block A and the peripheral circuit block B are electrically open by cutting the fuse FS, which is a conductor, by using a laser at the time of repair.

그러나, 메탈 가드 MG는 칩 사이즈 증가를 추가로 유발시킨다. 또한, 웨이퍼의 테스트가 완전히 끝난 상태에서 레이저 리페어 장비로 이동하여 리페어를 한 후에 다시 2차 웨이터 테스트를 진행해야 하는 TAT(Turn Around Time; 이하 TAT라 칭함) 증가 등의 단점이 있다.However, metal guard MG further causes an increase in chip size. In addition, there is a disadvantage in that a TAT (Turn Around Time), which is required to perform a second waiter test again after moving to a laser repair equipment after the test of the wafer is completely repaired, has a disadvantage.

본 발명이 이루고자 하는 기술적 과제는 웨이퍼 테스트 후에 장비 이동없이 동일 장비에서 리페어를 진행한 후에 2차 웨이퍼 테스트를 수행할 수 있는 리페어 퓨즈 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a repair fuse circuit capable of performing a second wafer test after a wafer test is performed on the same device without equipment movement.

상술한 목적을 달성하기 위한 본 발명의 제1 국면에 따른, 리페어 동작 유무에 따라 주변회로블록들을 연결/오픈시키기 위한 리페어 퓨즈 회로는 리페어 동작 전에는 제1 전압을 공급하며, 리페어 동작 시에는 상기 제1 전압보다 높은 고전압을 공급하며, 리페어 동작 후의 노멀 상태에서는 상기 제1 전압보다 낮은 제2 전압을 공급하는 리페어 퓨즈용 전압 공급부; 및 상기 리페어 동작 전에는 상기 리페어 퓨즈용 전압 공급부로부터 상기 제1 전압을 인가받아 상기 주변회로블록들을 연결시키고, 상기 리페어 동작 시에는 상기 리페어 퓨즈용 전압 공급부로부터 상기 고전압을 인가받아 상기 주변회로블록들을 연결시키며, 상기 노멀 상태에서는 상기 리페어 퓨즈용 전압 공급부로부터 제2전압을 인가받아 상기 주변회로블록들의 연결을 오픈시키는 리페어 퓨즈용 스위칭부를 포함한다.According to a first aspect of the present invention for achieving the above object, a repair fuse circuit for connecting / opening peripheral circuit blocks according to the presence or absence of a repair operation supplies a first voltage before a repair operation, and during repair operation, A repair supply voltage supply unit for supplying a high voltage higher than one voltage and supplying a second voltage lower than the first voltage in a normal state after the repair operation; And receiving the first voltage from the repair fuse voltage supply unit to connect the peripheral circuit blocks before the repair operation, and receiving the high voltage from the repair fuse voltage supply unit to connect the peripheral circuit blocks during the repair operation. In the normal state, a repair fuse switching unit is configured to open a connection of the peripheral circuit blocks by receiving a second voltage from the repair fuse voltage supply unit.

상술한 목적을 달성하기 위한 본 발명의 제2 국면에 따른, 리페어 동작 유무에 따라 주변회로블록들을 연결/오픈시키기 위한 리페어 퓨즈 회로는 리페어 동작 시에는 전원전압보다 높은 고전압을 제1 노드로 인가하며 상기 리페어 동작 후의 노멀 상태에서는 접지전압을 상기 제1 노드로 인가하는 전압 인가부; 상기 리페어 동작 시에는 상기 제1 노드에 인가된 고전압에 응답하여 제2 노드를 고전압으로 만들며, 상기 노멀 상태에서는 상기 제1 노드에 인가된 접지전압에 응답하여 상기 제2 노드를 접지전압으로 만드는 제1 브레이크다운부; 상기 리페어 동작 전에 상기 제2 노드를 항상 상기 전원전압으로 만들며, 상기 리페어 동작 시에는 상기 제1 노드에 인가된 고전압에 응답하여 상기 제2 노드를 고전압으로 만들며, 상기 노멀 상태에서는 상기 제1 노드에 인가된 접지전압에 응답하여 상기 제2 노드를 접지전압으로 만드는 제2 브레이크다운부; 및 상기 리페어 동작 시에는 상기 제2 노드의 고전압을 인가받아 상기 주변회로블록들을 연결시키며, 상기 노멀 상태에서는 상기 제2 노드의 접지전압을 인가받아 상기 주변회로블록들의 연결을 오픈시키는 리페어 퓨즈용 스위칭부를 포함한다.According to a second aspect of the present invention for achieving the above object, a repair fuse circuit for connecting / opening peripheral circuit blocks in accordance with the presence or absence of a repair operation applies a high voltage higher than the power supply voltage to the first node during the repair operation. A voltage applying unit configured to apply a ground voltage to the first node in the normal state after the repair operation; In the repair operation, the second node is made high voltage in response to the high voltage applied to the first node, and in the normal state, the second node is made the ground voltage in response to the ground voltage applied to the first node. 1 breakdown unit; Before the repair operation, the second node is always made the power voltage, and during the repair operation, the second node is made high voltage in response to a high voltage applied to the first node, and in the normal state, A second breakdown unit which makes the second node a ground voltage in response to an applied ground voltage; And a repair fuse switching the peripheral circuit blocks by applying a high voltage of the second node during the repair operation, and opening the connection of the peripheral circuit blocks by applying a ground voltage of the second node in the normal state. Contains wealth.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only the embodiments to complete the disclosure of the present invention and complete the scope of the invention to those skilled in the art. It is provided to inform you.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 리페어 퓨즈 회로를 나타낸다. 2 illustrates a repair fuse circuit of a flash memory device according to an exemplary embodiment of the present invention.

도 2를 참조하면, 리페어 퓨즈 회로는 전압 인가부(110), 브레이크다운부(120), 및 리페어 퓨즈용 트랜지스터(MN4)를 포함한다. 이하, 각 구성부의 상세 구성과 동작을 설명하기로 한다.Referring to FIG. 2, the repair fuse circuit includes a voltage applying unit 110, a breakdown unit 120, and a repair fuse transistor MN4. Hereinafter, the detailed configuration and operation of each component will be described.

전압 인가부(110)는 인버터 IV1과 NMOS 트랜지스터 MN1 및 MN2를 포함한다. 인버터 IV1은 리페어 인에이블 신호 RPEN의 레벨을 반전시켜서 출력한다. NMOS 트랜지스터 MN1 및 MN2는 리페어 동작 전(퓨즈 커팅 전)에, 즉 테스트 후에 리페어 유무가 결정되지 않은 상태에서는 모두 턴-오프된 상태를 유지한다. 리페어 동작시에는, 즉 리페어 인에이블신호 RPEN가 로직 하이일 때는, NMOS 트랜지스터 MN1가 턴-온되어 플래시 메모리 소자의 프로그램 동작 시에 사용되는 고전압 Vpgm(대략 20V)이 노드 NA로 전송된다. 리페어 동작 후의 노멀 상태일 때, 즉 리페어 인에이블신호 RPEN가 로직 로우일 때는, NMOS 트랜지스터 MN2가 턴-온되어 접지전압 Vss이 노드 NA로 전송된다. The voltage applying unit 110 includes an inverter IV1 and NMOS transistors MN1 and MN2. The inverter IV1 inverts the level of the repair enable signal RPEN and outputs it. The NMOS transistors MN1 and MN2 are both turned off before the repair operation (before fuse cutting), i.e. after the test, with or without repair being determined. In the repair operation, i.e., when the repair enable signal RPEN is logic high, the NMOS transistor MN1 is turned on and the high voltage Vpgm (approximately 20V) used in the program operation of the flash memory device is transmitted to the node NA. In the normal state after the repair operation, that is, when the repair enable signal RPEN is logic low, the NMOS transistor MN2 is turned on so that the ground voltage Vss is transmitted to the node NA.

브레이크다운부(120)는 플로팅 게이트 CG, 유전막 ONO, 및 컨트롤 게이트 FG로 이루어진 셀 트랜지스터 MC와 공핍형 NMOS 트랜지스터 MN3를 포함한다. 여기서, 공핍형 NMOS 트랜지스터 MN3는 전기적으로 항상 턴-온 상태를 유지하고, 네가티브 전압(negative voltage)에 의해서만 턴-오프되는 특성을 갖는다. 그리고, 리페어 동작 전에는 공핍형 NMOS 트랜지스터 MN3만이 턴-온되어 있어, 노드 NB는 전원전압 VCC가 되고 리페어 퓨즈용 NMOS 트랜지스터 MN4는 전원전압 VCC에 의해 턴-온되어 주변회로블록A와 주변회로블록B를 쇼트(short; ON 상태)시킨다.The breakdown unit 120 includes a cell transistor MC and a depletion type NMOS transistor MN3 including a floating gate CG, a dielectric layer ONO, and a control gate FG. Here, the depletion type NMOS transistor MN3 is electrically turned on all the time, and has a characteristic of being turned off only by a negative voltage. Before the repair operation, only the depletion type NMOS transistor MN3 is turned on, so that the node NB becomes the power supply voltage VCC and the repair fuse NMOS transistor MN4 is turned on by the power supply voltage VCC so that the peripheral circuit block A and the peripheral circuit block B are turned on. Short (ON).

다음에 리페어 동작 시에는, 즉 리페어 인에이블 신호 RPEN이 로직 하이일 때는 셀 트랜지스터 MC와 공핍형 NMOS 트랜지스터 MN3의 게이트는 NMOS 트랜지스터 MN1를 통해서 전송된 노드 NA의 고전압 Vpgm을 인가받는다. 이렇게 되면, 고전압 Vpgm에 의해서 셀 트랜지스터 MC의 유전막 ONO과 공핍형 NMOS 트랜지스터 MN3의 산화막이 브레이크다운된다(즉, 유전성이 파괴되어 노드 NA와 노드 NB가 쇼트됨). 공핍형 NMOS 트랜지스터 MN3의 산화막이 파괴되면 공핍형 NMOS 트랜지스터 MN3의 게이트로 벌크 전압(네가티브 전압)이 인가되어 NMOS 트랜지스터 MN3는 턴-오프 상태가 된다. 그 결과, 노드 NA와 노드 NB는 쇼트(온상태)되어, 노드 NA와 노드 NB는 고전압 Vpgm으로 되고, 리페어 퓨즈용 NMOS 트랜지스터 MN4는 고전압 Vpgm에 의해 턴-온되어, 주변회로블록A와 주변회로블록B를 쇼트시킨다.In the next repair operation, that is, when the repair enable signal RPEN is logic high, the gate of the cell transistor MC and the depletion type NMOS transistor MN3 receives the high voltage Vpgm of the node NA transmitted through the NMOS transistor MN1. In this case, the high-voltage Vpgm breaks down the oxide film ONO of the cell transistor MC and the oxide film of the depletion-type NMOS transistor MN3 (that is, the dielectric breakdown destroys the node NA and the node NB). When the oxide film of the depletion type NMOS transistor MN3 is destroyed, a bulk voltage (negative voltage) is applied to the gate of the depletion type NMOS transistor MN3, and the NMOS transistor MN3 is turned off. As a result, node NA and node NB are shorted (on), node NA and node NB become high voltage Vpgm, and NMOS transistor MN4 for repair fuse is turned on by high voltage Vpgm, so that peripheral circuit block A and peripheral circuit Short Block B.

한편, 리페어 동작 후의 노멀 상태가 되면, 즉 리페어 인에이블 신호 RPEN가 로직 로우로 되면, 셀 트랜지스터 MC와 공핍형 NMOS 트랜지스터 MN3의 게이트는 NMOS 트랜지스터 MN2를 통해서 전송된 노드 NA의 접지전압 Vss을 인가받는다. 셀 트랜지스터 MC의 유전막 ONO과 공핍형 NMOS 트랜지스터 MN3의 게이트 산화막은 리페어 동작시에 이미 브레이크다운되어 있는 상태이므로, 노드 NA와 노드 NB는 노멀 상태에서도 쇼트되어 있고, 공핍형 NMOS 트랜지스터 MN3는 게이트로 접지전압 Vss이 인가되어도 턴-오프되어 있다. 그 결과, 노드 NA와 노드 NB는 접지전압 Vss으로 된다. 리페어 퓨즈용 트랜지스터 MN4는 노멀 상태에서는 접지전압 Vss에 의해 턴-오프되어, 주변회로블록A와 주변회로블록B의 연결을 전기적으로 오픈(open; OFF 상태)시킨다.On the other hand, when the normal state after the repair operation, that is, when the repair enable signal RPEN becomes logic low, the gate of the cell transistor MC and the depletion type NMOS transistor MN3 receives the ground voltage Vss of the node NA transferred through the NMOS transistor MN2. . Since the dielectric film ONO of the cell transistor MC and the gate oxide film of the depletion type NMOS transistor MN3 are already broken down during the repair operation, the node NA and the node NB are shorted even in the normal state, and the depletion type NMOS transistor MN3 is grounded to the gate. It is turned off even when the voltage Vss is applied. As a result, node NA and node NB become ground voltage Vss. In the normal state, the repair fuse transistor MN4 is turned off by the ground voltage Vss to electrically open the connection between the peripheral circuit block A and the peripheral circuit block B.

리페어 퓨즈용 NMOS 트랜지스터(MN4)는 리페어 동작 전(퓨즈 커팅 전), 즉 테스트 후에 리페어 유무가 결정되지 않은 상태에서는 전원전압 VCC에 의해 턴-온되어 주변회로블록A와 주변회로블록B를 쇼트시키고, 리페어 동작 시에(RPEN이 로직 하이)는 고전압 Vpgm에 의해 턴-온되어, 주변회로블록 A와 주변회로블록 B를 쇼트시킨다. 한편 리페어 동작 후의 노멀 상태일 때(RPEN이 로직 로우)는 리페어 퓨즈용 NMOS 트랜지스터(MN4)는 접지전압 Vss에 의해 턴-오프되어, 주변회로블록 A와 주변회로블록 B의 연결을 전기적으로 오픈(open; OFF 상태)시킨다. 즉 리페어 퓨즈용 NMOS 트랜지스터(MN4)가 턴-오프된 상태는 퓨즈를 커팅한 상태와 동일하게 된다.The repair fuse NMOS transistor (MN4) is turned on by the supply voltage VCC before the repair operation (before fuse cutting), that is, after the test is determined, and the peripheral circuit block A and the peripheral circuit block B are shorted. In the repair operation (RPEN is logic high), it is turned on by the high voltage Vpgm to short the peripheral circuit block A and the peripheral circuit block B. In the normal state after the repair operation (RPEN is logic low), the repair fuse NMOS transistor MN4 is turned off by the ground voltage Vss to electrically open the connection between the peripheral circuit block A and the peripheral circuit block B. open; OFF state). That is, the state in which the repair fuse NMOS transistor MN4 is turned off is the same as the state in which the fuse is cut.

상술한 NMOS 트랜지스터 MN1, MN2, MN4는 게이트 산화막이 저전압용 트랜지스터보다 두꺼운 고전압용 트랜지스터이다.The above-described NMOS transistors MN1, MN2, and MN4 are high voltage transistors whose gate oxide films are thicker than low voltage transistors.

본 발명에서는 리페어 동작 시에 고전압 Vpgm에 의해 브레이크다운된 셀 트랜지스터 MC의 유전막과 공핍형 NMOS 트랜지스터 MN3의 게이트 산화물에 의해 리페어 동작 후의 노멀 상태에서 NMOS 트랜지스터 MN4의 게이트에 접지전압 VSS이 인가됨으로써 NMOS 트랜지스터 MN4가 주변회로블록 A와 주변회로블록 B를 전기적으로 오픈시키는 리페어 퓨즈로 사용된다. In the present invention, the ground voltage VSS is applied to the gate of the NMOS transistor MN4 in the normal state after the repair operation by the dielectric film of the cell transistor MC and the gate oxide of the depletion-type NMOS transistor MN3 that are broken down by the high voltage Vpgm during the repair operation. MN4 is used as a repair fuse to electrically open peripheral circuit block A and peripheral circuit block B.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이, 본 발명에 의하면, 첫번째로, 웨이퍼 테스트 후에 장비 이동없이 동일 장비에서 리페어를 진행한 후 2차 웨이퍼 테스트의 진행이 가능하게 됨으로써 TAT가 감소된다.As described above, according to the present invention, firstly, after the wafer test, the secondary wafer test can be performed after the repair is performed in the same equipment without moving the equipment, thereby reducing the TAT.

두번째로, 리페어 동작시에 레이저 빔 장비가 불필요하며, 또한 퓨즈층 형성 시에 메탈 가드 층이 불필요하므로 칩의 신뢰성을 향상시킬 수 있다.Secondly, laser beam equipment is unnecessary at the time of repair operation, and a metal guard layer is unnecessary at the time of fuse layer formation, thereby improving chip reliability.

세번째로, 레이저 빔 사이즈 및 메탈 퓨즈 간의 스페이스가 불필요하므로 칩 사이즈를 감소시킬 수 있다.Thirdly, the space between the laser beam size and the metal fuse is unnecessary, thereby reducing the chip size.

네번째로, 패키지 상태에서도 리페어가 가능하게 된다.Fourth, repair is possible even in a packaged state.

다섯번째로, 퓨즈부 산화막을 제거하기 위한 추가 공정이 불필요하다.Fifthly, an additional process for removing the fuse portion oxide film is unnecessary.

Claims (20)

리페어 동작 유무에 따라 주변회로블록들을 연결/오픈시키기 위한 리페어 퓨즈 회로에 있어서, In the repair fuse circuit for connecting / opening the peripheral circuit blocks according to whether or not the repair operation, 리페어 동작 전에는 제1 전압을 공급하며, 리페어 동작 시에는 상기 제1 전압보다 높은 고전압을 공급하며, 리페어 동작 후의 노멀 상태에서는 상기 제1 전압보다 낮은 제2 전압을 공급하는 리페어 퓨즈용 전압 공급부; 및A repair fuse voltage supply unit configured to supply a first voltage before the repair operation, supply a high voltage higher than the first voltage during the repair operation, and supply a second voltage lower than the first voltage in the normal state after the repair operation; And 상기 리페어 동작 전에는 상기 리페어 퓨즈용 전압 공급부로부터 상기 제1 전압을 인가받아 상기 주변회로블록들을 연결시키고, 상기 리페어 동작 시에는 상기 리페어 퓨즈용 전압 공급부로부터 상기 고전압을 인가받아 상기 주변회로블록들을 연결시키며, 상기 노멀 상태에서는 상기 리페어 퓨즈용 전압 공급부로부터 제2전압을 인가받아 상기 주변회로블록들의 연결을 오픈시키는 리페어 퓨즈용 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.Before the repair operation, the peripheral circuit blocks are applied by receiving the first voltage from the repair fuse voltage supply unit, and during the repair operation, the peripheral circuit blocks are connected by receiving the high voltage from the repair fuse voltage supply unit. And a repair fuse switching unit configured to open a connection of the peripheral circuit blocks by receiving a second voltage from the repair fuse voltage supply unit in the normal state. 제 1 항에 있어서,The method of claim 1, 상기 고전압은 플래시 메모리 장치의 프로그램 동작시에 사용되는 전압인 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.And said high voltage is a voltage used during a program operation of a flash memory device. 제 1 항에 있어서,The method of claim 1, 상기 제1 전압은 전원전압이며, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.Wherein the first voltage is a power supply voltage, and the second voltage is a ground voltage. 제 1 항에 있어서,The method of claim 1, 상기 리페어 퓨즈용 전압 공급부는 리페어 동작 시에는 상기 고전압을 제1 노드로 인가하며 상기 노멀 상태에서는 상기 제1 전압을 상기 제1 노드로 인가하는 전압 인가부; 상기 리페어 동작 전에는 상기 리페어 퓨즈용 스위칭부가 접속된 제2 노드를 항상 상기 제1 전압으로 만들며, 상기 리페어 동작 시에는 상기 제1 노드에 인가된 상기 고전압에 응답하여 상기 제2 노드를 상기 고전압으로 만들고, 상기 노멀 상태에서는 상기 제1 노드에 인가된 상기 제2 전압에 응답하여 상기 제2 노드를 상기 제2 전압으로 만드는 브레이크다운부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The repair fuse voltage supply unit applies the high voltage to the first node during a repair operation, and applies the first voltage to the first node in the normal state. Before the repair operation, the second node to which the repair fuse switching unit is connected is always made the first voltage, and during the repair operation, the second node is made the high voltage in response to the high voltage applied to the first node. And a breakdown unit configured to set the second node to the second voltage in response to the second voltage applied to the first node in the normal state. 제 4 항에 있어서,The method of claim 4, wherein 상기 전압 인가부는 리페어 동작 시에 리페어 인에이블 신호의 제1 로직레벨에 응답하여 상기 고전압을 상기 제1 노드로 인가하는 제1 트랜지스터; 상기 노멀 상태에서는 상기 리페어 인에이블 신호의 제2 로직레벨에 응답하여 상기 제2 전압 을 상기 제1 노드로 인가하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The voltage applying unit may include: a first transistor configured to apply the high voltage to the first node in response to a first logic level of a repair enable signal during a repair operation; And a second transistor configured to apply the second voltage to the first node in response to a second logic level of the repair enable signal in the normal state. 제 4 항에 있어서,The method of claim 4, wherein 상기 브레이크다운부는 상기 제1 노드와 상기 제2 노드 사이에 접속되어, 리페어 동작 시에 상기 제2 노드를 상기 고전압으로 만들며 상기 노멀 상태에서는 상기 제2 노드를 상기 제2 전압으로 만드는 셀 트랜지스터; 및 상기 리페어 동작 전에 상기 제2 노드를 상기 제1 전압으로 만드는 공핍형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.A breakdown unit connected between the first node and the second node, the cell transistor making the second node the high voltage during a repair operation and making the second node the second voltage in the normal state; And a depletion transistor for bringing the second node to the first voltage before the repair operation. 제 6 항에 있어서,The method of claim 6, 상기 셀 트랜지스터는 플로팅 게이트, 유전막 및 컨트롤 게이트를 포함하고, 상기 유전막은 상기 리페어 동작 시에 상기 제1 노드의 고전압에 의해 브레이크다운되어 상기 제2 노드를 상기 고전압으로 만들고, 상기 노멀 상태에서 상기 제2 노드를 상기 제2 전압으로 만드는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The cell transistor includes a floating gate, a dielectric layer, and a control gate, wherein the dielectric layer is broken down by the high voltage of the first node during the repair operation to make the second node into the high voltage, and in the normal state, Repair fuse circuit of a semiconductor memory device, characterized in that the two nodes to the second voltage. 제 6 항에 있어서,The method of claim 6, 상기 공핍형 트랜지스터는 상기 리페어 동작 시에 그것의 게이트 산화막이 상기 제1 노드의 고전압에 의해 브레이크다운되어 그것의 게이트로 벌크전압이 인가됨으로써 턴-오프되고, 상기 리페어 동작 후의 노멀 상태에서도 상기 게이트 산화막의 브레이크다운에 의해 턴-오프되어 있는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The depletion transistor is turned off by the gate oxide film thereof being broken down by the high voltage of the first node during the repair operation and a bulk voltage applied to the gate thereof, even in the normal state after the repair operation. The repair fuse circuit of the semiconductor memory device, which is turned off by breakdown of the semiconductor memory device. 제 6 항에 있어서,The method of claim 6, 상기 공핍형 트랜지스터는 항상 턴-온되어 있으며 네가티브 전압에 의해서만 턴-오프되는 특성을 가지며, 상기 특성에 의해서 상기 리페어 동작 전에 상기 제2 노드를 상기 제1 전압으로 만드는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The depletion transistor is always turned on and has a characteristic of being turned off only by a negative voltage, and by this characteristic makes the second node the first voltage before the repair operation. Repair fuse circuit. 제 9 항에 있어서,The method of claim 9, 상기 리페어 동작 전에 상기 리페어 퓨즈용 스위칭부는 상기 항상 턴-온되어 있는 공핍형 트랜지스터로부터 상기 제1 전압을 인가받아 상기 주변회로블록들을 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The repair fuse circuit of the semiconductor memory device according to claim 1, wherein the repair fuse switching unit receives the first voltage from the depleted transistor that is always turned on to connect the peripheral circuit blocks. 제 1 항에 있어서,The method of claim 1, 상기 리페어 퓨즈용 스위칭부는 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The repair fuse switching unit of the semiconductor memory device, characterized in that the MOS transistor. 리페어 동작 유무에 따라 주변회로블록들을 연결/오픈시키기 위한 리페어 퓨즈 회로에 있어서, In the repair fuse circuit for connecting / opening the peripheral circuit blocks according to whether or not the repair operation, 리페어 동작 시에는 전원전압보다 고전압을 제1 노드로 인가하며 상기 리페어 동작 후의 노멀 상태에서는 접지전압을 상기 제1 노드로 인가하는 전압 인가부; A voltage applying unit configured to apply a higher voltage than a power supply voltage to the first node during the repair operation, and apply a ground voltage to the first node in the normal state after the repair operation; 상기 리페어 동작 시에는 상기 제1 노드에 인가된 고전압에 응답하여 제2 노드를 고전압으로 만들며, 상기 노멀 상태에서는 상기 제1 노드에 인가된 접지전압에 응답하여 상기 제2 노드를 접지전압으로 만드는 제1 브레이크다운부;In the repair operation, the second node is made high voltage in response to the high voltage applied to the first node, and in the normal state, the second node is made the ground voltage in response to the ground voltage applied to the first node. 1 breakdown unit; 상기 리페어 동작 전에 상기 제2 노드를 항상 상기 전원전압으로 만드는 제2 브레이크다운부; 및A second breakdown unit which always makes the second node the power supply voltage before the repair operation; And 상기 리페어 동작 전에는 상기 제2 노드의 전원전압을 인가받아 상기 주변회로블록들을 연결시키며, 상기 리페어 동작 시에는 상기 제2 노드의 고전압을 인가받아 상기 주변회로블록들을 연결시키고, 상기 노멀 상태에서는 상기 제2 노드의 접지전압을 인가받아 상기 주변회로블록들의 연결을 오픈시키는 리페어 퓨즈용 스위칭부를 포함하는 반도체 메모리 장치의 리페어 퓨즈 회로.Prior to the repair operation, the peripheral circuit blocks are connected by receiving a power supply voltage of the second node. In the repair operation, the peripheral circuit blocks are connected by receiving a high voltage of the second node. The repair fuse circuit of claim 1, further comprising a switch for repairing a fuse to open the connection of the peripheral circuit blocks by receiving a ground voltage of two nodes. 제 12 항에 있어서,The method of claim 12, 상기 고전압은 플래시 메모리 장치의 프로그램 동작시에 사용되는 전압인 것을 특징으로 반도체 메모리 장치의 리페어 퓨즈 회로.And the high voltage is a voltage used during a program operation of a flash memory device. 제 12 항에 있어서,The method of claim 12, 상기 전압 인가부는 상기 리페어 동작 시에 리페어 인에이블 신호의 제1 로직레벨에 응답하여 상기 고전압을 상기 제1 노드로 인가하는 제1 트랜지스터; 상기 노멀 상태에서는 상기 리페어 인에이블 신호의 제2 로직레벨에 응답하여 상기 접지전압을 상기 제1 노드로 인가하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The voltage applying unit may include a first transistor configured to apply the high voltage to the first node in response to a first logic level of a repair enable signal during the repair operation; And a second transistor configured to apply the ground voltage to the first node in response to a second logic level of the repair enable signal in the normal state. 제 12 항에 있어서,The method of claim 12, 상기 제1 브레이크다운부는 상기 제1 노드와 상기 제2 노드 사이에 접속되며 플로팅 게이트, 유전막 및 컨트롤 게이트를 포함하는 셀 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.And the first breakdown unit is a cell transistor connected between the first node and the second node and including a floating gate, a dielectric layer, and a control gate. 제 15항에 있어서,The method of claim 15, 상기 셀 트랜지스터의 유전막은 상기 리페어 동작 시에 상기 제1 노드의 고전압에 의해 브레이크다운되어 상기 제2 노드를 상기 고전압으로 만들고, 상기 노멀 상태에서 상기 제2 노드를 상기 접지전압으로 만드는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The dielectric layer of the cell transistor is broken down by the high voltage of the first node during the repair operation to make the second node to the high voltage, and to make the second node to the ground voltage in the normal state. Repair fuse circuit of semiconductor memory device. 제 12 항에 있어서,The method of claim 12, 상기 제2 브레이크다운부는 상기 리페어 동작 전에 상기 제2 노드를 항상 상기 전원전압으로 만들기 위해서 항상 턴-온되어 있으며 네가티브 전압에 의해서만 턴-오프되는 공핍형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The second breakdown unit may be a depletion transistor that is always turned on to turn the second node into the power supply voltage before the repair operation and is turned off only by a negative voltage. Circuit. 제 17 항에 있어서,The method of claim 17, 상기 리페어 동작 전에 상기 리페어 퓨즈용 스위칭부는 상기 항상 턴-온되어 있는 공핍형 트랜지스터로부터 상기 전압전압을 인가받아 상기 주변회로블록들을 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The repair fuse circuit of the semiconductor memory device according to claim 1, wherein the repair fuse switching unit receives the voltage voltage from the always-turned depletion transistor and connects the peripheral circuit blocks. 제 17 항에 있어서,The method of claim 17, 상기 공핍형 트랜지스터는 상기 리페어 동작 시에 그것의 게이트 산화막이 상기 제1 노드의 고전압에 의해 브레이크다운되어 그것의 게이트로 벌크전압이 인가됨으로써 턴-오프되고, 상기 리페어 동작 후의 노멀 상태에서도 상기 게이트 산화막의 브레이크다운에 의해 턴-오프되어 있는 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The depletion transistor is turned off by the gate oxide film thereof being broken down by the high voltage of the first node during the repair operation and a bulk voltage applied to the gate thereof, even in the normal state after the repair operation. The repair fuse circuit of the semiconductor memory device, which is turned off by breakdown of the semiconductor memory device. 제 12 항에 있어서,The method of claim 12, 상기 리페어 퓨즈용 스위칭부는 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리페어 퓨즈 회로.The repair fuse switching unit of the semiconductor memory device, characterized in that the MOS transistor.
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