KR100673678B1

KR100673678B1 - Data input circuit of semiconductor memory device for guaranteeing input domain crossing margin of data and data input operation method of the same

Info

Publication number: KR100673678B1
Application number: KR1020050131326A
Authority: KR
Inventors: 강신덕
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-01-24

Abstract

A data input circuit of a semiconductor memory device and a data input method thereof are provided to secure data input domain crossing margin by adjusting a latch point of input data according to write preamble time of a strobe signal. A strobe distributor(140) generates multi-phase strobe signals on the basis of internal strobe signals. A delay unit(130) delays the internal input data during a set time and outputs delay input data. A data arrangement unit(150) latches delay input data in response to the multi-phase strobe signals and generates first input latch data and second input latch data. A data selection unit(160) selects one of the first and second input latch data in response to a preamble control signal and outputs the selected data as arrangement data. An output latch unit(170) latches the arrangement data and outputs the latched data as write data to a global input/output line in response to the output latch control signal. The phase of the first latch data is faster than the phase of the second latch data.

Description

Data input circuit of semiconductor memory device for guaranteeing input domain crossing margin of data and data input operation method of the same}

도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로, 데이터 출력 회로, 및 내부 회로를 개략적으로 나타내는 블록도이다.1 is a block diagram schematically illustrating a data input circuit, a data output circuit, and an internal circuit of a conventional semiconductor memory device.

도 2는 도 1에 도시된 데이터 입력 회로의 데이터 입력 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to a data input operation of the data input circuit shown in FIG. 1.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블록도이다.3 is a block diagram illustrating a data input circuit of a semiconductor memory device according to an embodiment of the present invention.

도 4는 도 3에 도시된 스트로브 분배기를 상세히 나타내는 도면이다.4 is a view showing in detail the strobe distributor shown in FIG.

도 5는 도 3에 도시된 데이터 정렬부를 상세히 나타내는 도면이다.FIG. 5 is a diagram illustrating in detail the data alignment unit illustrated in FIG. 3.

도 6은 도 3에 도시된 데이터 선택부를 상세히 나타내는 도면이다.FIG. 6 is a diagram illustrating in detail a data selector illustrated in FIG. 3.

도 7은 도 3에 도시된 데이터 입력 회로의 데이터 입력 동작과 관련된 신호들의 타이밍도이다.FIG. 7 is a timing diagram of signals related to a data input operation of the data input circuit shown in FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 데이터 입력 회로 110 : 데이터 버퍼100: data input circuit 110: data buffer

120 : 스트로브 버퍼 130 : 지연부120: strobe buffer 130: delay unit

140 : 스트로브 분배기 150 : 데이터 정렬부140: strobe divider 150: data alignment unit

160 : 데이터 선택부 170 : 출력 래치부160: data selection unit 170: output latch unit

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data input circuit of a semiconductor memory device.

일반적으로, 반도체 메모리 장치의 데이터 입력 회로는 데이터 스트로브(strobe) 신호에 동기하여, 외부 장치로부터의 입력 데이터를 수신한다. 따라서 상기 데이터 입력 회로는 상기 외부 장치로부터 상기 외부 입력 데이터와 함께 상기 데이터 스트로브 신호를 더 수신한다. 도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로, 데이터 출력 회로, 및 내부 회로를 개략적으로 나타내는 블록도이다. 도 1을 참고하면, 데이터 입력 회로(10)와 데이터 출력 회로(30)는 GIO(Global Input and Output) 라인(40)을 통하여 내부 회로(20)에 각각 연결된다. 도 1에 도시되지는 않았지만, 상기 내부 회로(20)는 메모리 셀들을 포함하는 코아(core) 회로를 포함한다. 상기 데이터 입력 회로(10)는 데이터 버퍼(11), 스트로브 버퍼(12), 지연부(13), 스트로브 분배기(14), 데이터 정렬부(alignment unit)(15), 및 출력 래치부(16)를 포함한다.In general, a data input circuit of a semiconductor memory device receives input data from an external device in synchronization with a data strobe signal. Therefore, the data input circuit further receives the data strobe signal together with the external input data from the external device. 1 is a block diagram schematically illustrating a data input circuit, a data output circuit, and an internal circuit of a conventional semiconductor memory device. Referring to FIG. 1, the data input circuit 10 and the data output circuit 30 are respectively connected to the internal circuit 20 through a global input and output (GIO) line 40. Although not shown in FIG. 1, the internal circuit 20 includes a core circuit including memory cells. The data input circuit 10 includes a data buffer 11, a strobe buffer 12, a delay unit 13, a strobe divider 14, a data alignment unit 15, and an output latch unit 16. It includes.

상기 데이터 입력 회로(10)의 데이터 입력 동작을 간략히 설명하면 다음과 같다. 도 2를 참고하면, 상기 스트로브 버퍼(12)에 입력되는 데이터 스트로브 신호(DQSTB)와 관련하여, 기입 프리앰블 시간(write preamble time; tWPRE)과 기입 포스트앰블 시간(write postamble time; tWPST)이 도시되어 있다. 상기 기입 프리앰블 시간(tWPRE)과 상기 기입 포스트앰블 시간(tWPST)은 각각 상기 데이터 스트로브 신호(DQSTB)가 안정적으로 토글(toggle) 할 때, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되도록 하기 위해 설정된 시간들이다. 따라서, 상기 기입 프리앰블 시간(tWPRE)은 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되기 이전에 데이터 스트로브 신호(DQSTB)의 토글 횟수를 규정하고, 상기 기입 포스트앰블 시간(tWPST)은 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된 후 데이터 스트로브 신호(DQSTB)의 토글 횟수를 규정한다. 결국, 상기 기입 프리앰블 시간(tWPRE)에 따라, 외부 입력 데이터(DQDIN)(D0∼D7)가 상기 데이터 버퍼(11)에 입력되는 시점이 변화될 수 있다. 예를 들어, 상기 기입 프리앰블 시간(tWPRE)이 '1'로 설정된 경우, 도 2에서 'tWPRE1'로 표시된 것과 같이, 상기 데이터 스트로브 신호(DQSTB)의 첫 번째 라이징 에지(rising edge)에 동기하여, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된다. 또, 상기 기입 프리앰블 시간(tWPRE)이 '2'로 설정된 경우, 도 2에서 'tWPRE2'로 표시된 것과 같이, 상기 데이터 스트로브 신호(DQSTB)의 두 번째로 라이징 에지에 동기하여, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된다. 도 2에서는 도면의 간략화를 위해, 상기 기입 프리앰블 시간(tWPRE)이 '2'로 설정된 경우의 상기 외부 입력 데이터(DQDIN)의 타이밍도만이 도시되어 있다. 또, 상기 기입 포스트앰블 시간(tWPST)에 따라, 상기 외부 입력 데이터(DQDIN)의 마지막 비트(D7)가 상기 데이터 버퍼(11)에 입력된 이 후의 상기 데이터 스트로브 신호(DQSTB)의 토글 횟수가 결정된다. 예를 들어, 상기 기입 포스트앰블 시간(tWPST)이 '1'로 설정된 경우, 도 2에 도시된 것과 같이, 상기 데이터 스트로브 신호(DQSTB)는 상기 마지막 비트(D7)가 상기 데이터 버퍼(11)에 입력된 후, 한 번 토글한다. 또, 예를 들어, 상기 기입 포스트앰블 시간(tWPST)이 '2'로 설정된 경우, 상기 마지막 비트(D7)가 상기 데이터 버퍼(11)에 입력된 후, 상기 데이터 스트로브 신호(DQSTB)가 두 번 토글한다. 상기 기입 프리앰블 시간(tWPRE)과 상기 기입 포스트앰블 시간(tWPST)은 GDDR(Graphic dual data rate) SDRAM(Synchronous dynamic random access memory)과 같이 고주파수로 동작하는 반도체 메모리 장치에서 더 길게 설정된다. 그 이유는 반도체 메모리 장치의 동작 주파수가 증가할수록 클록 신호(CLK)의 주기가 더 짧아지므로, 반도체 메모리 장치의 안정적인 동작을 위해서는, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되기 전에 또는 입력된 후에, 상기 데이터 스트로브 신호(DQSTB)의 토글 횟수가 증가 되어야 하기 때문이다.The data input operation of the data input circuit 10 is briefly described as follows. Referring to FIG. 2, in relation to the data strobe signal DQSTB input to the strobe buffer 12, a write preamble time tWPRE and a write postamble time tWPST are illustrated. have. The write preamble time tWPRE and the write postamble time tWPST are respectively set when the data strobe signal DQSTB toggles stably, and the external input data DQDIN is stored in the data buffer 11. Times set to be entered. Accordingly, the write preamble time tWPRE defines the number of toggles of the data strobe signal DQSTB before the external input data DQDIN is input to the data buffer 11, and the write postamble time tWPST. Defines the number of toggles of the data strobe signal DQSTB after the external input data DQDIN is input to the data buffer 11. As a result, according to the write preamble time tWPRE, a time point at which external input data DQDIN D0 to D7 are input to the data buffer 11 may be changed. For example, when the write preamble time tWPRE is set to '1', as indicated by 'tWPRE1' in FIG. 2, in synchronization with the first rising edge of the data strobe signal DQSTB, The external input data DQDIN is input to the data buffer 11. In addition, when the write preamble time tWPRE is set to '2', as indicated by 'tWPRE2' in FIG. 2, in synchronization with the second rising edge of the data strobe signal DQSTB, the external input data ( DQDIN) is input to the data buffer 11. In FIG. 2, only a timing diagram of the external input data DQDIN when the write preamble time tWPRE is set to '2' is shown for simplicity of the drawing. The number of toggles of the data strobe signal DQSTB after the last bit D7 of the external input data DQDIN is input to the data buffer 11 is determined according to the write postamble time tWPST. do. For example, when the write postamble time tWPST is set to '1', as shown in FIG. 2, the data strobe signal DQSTB has the last bit D7 in the data buffer 11. Toggle once after input. Further, for example, when the write postamble time tWPST is set to '2', the data strobe signal DQSTB is input twice after the last bit D7 is input to the data buffer 11. Toggle The write preamble time tWPRE and the write postamble time tWPST are set longer in a semiconductor memory device operating at a high frequency such as a graphic dual data rate (GDDR) synchronous dynamic random access memory (SDRAM). The reason is that the cycle of the clock signal CLK becomes shorter as the operating frequency of the semiconductor memory device increases, so that the external input data DQDIN is input to the data buffer 11 for stable operation of the semiconductor memory device. This is because the number of toggles of the data strobe signal DQSTB should be increased before or after input.

도 2에서는 상기 기입 프리앰블 시간(tWPRE)이 '2'로, 상기 기입 포스트앰블 시간(tWPST)이 '1'로 각각 설정되고, 8비트(D0∼D7)의 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되는 경우, 상기 데이터 입력 회로(10)의 동작과 관련된 신호들의 타이밍 도가 일례로서 도시된다. 먼저, 입력 인에이블 신호(DIN_EN)가 로직 로우로 인에이블되면, 상기 입력 인에이블 신호(DIN_EN)에 응답하여, 상기 데이터 버퍼(11), 상기 스트로브 버퍼(12), 및 상기 스트로브 분배기 (14)가 각각 인에이블된다. 상기 스트로브 버퍼(12)는 상기 데이터 스트로브 신호(DQSTB)를 수신하고, 내부 스트로브 신호(DQSTB_OUT)를 출력한다. 좀 더 상세하게는, 상기 스트로브 버퍼(12)가 상기 데이터 스트로브 신호(DQSTB)의 전압 레벨을 CMOS 로직 레벨(즉, 상기 스트로브 분배기(14)의 동작에 적합한 전압 레벨)로 변환하고, 그 변환된 신호를 상기 내부 스트로브 신호(DQSTB_OUT)로서 출력한다. 상기 기입 프리앰블 시간(tWPRE)이 '2'이므로, 상기 시간(tWPRE2) 이 후, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된다. 상기 데이터 버퍼(11)는 상기 외부 입력 데이터(DQDIN)의 전압 레벨을 상기 CMOS 로직 레벨(즉, 상기 지연부(13)의 동작에 적합한 전압 레벨)로 변환하고, 그 변환된 신호를 내부 입력 데이터(DIN_OUT)로서 출력한다. 상기 지연부(13)는 상기 내부 입력 데이터(DIN_OUT)를 설정된 시간(△D) 동안 지연시키고, 지연 데이터(DLDIN)를 출력한다. 상기 스트로브 분배기(14)는 상기 내부 스트로브 신호(DQSTB_OUT)를 90°의 위상 차를 각각 가지는 네 개의 스트로브 신호들(DQSTRP1, DQSTFP1, DQSTRP2, DQSTFP2)로 분배하여 출력한다.In FIG. 2, the write preamble time tWPRE is set to '2', the write postamble time tWPST is set to '1', and the external input data DQDIN of 8 bits D0 to D7 is set to the value. When input to the data buffer 11, a timing diagram of signals related to the operation of the data input circuit 10 is shown as an example. First, when an input enable signal DIN_EN is enabled at a logic low, the data buffer 11, the strobe buffer 12, and the strobe divider 14 in response to the input enable signal DIN_EN. Are each enabled. The strobe buffer 12 receives the data strobe signal DQSTB and outputs an internal strobe signal DQSTB_OUT. More specifically, the strobe buffer 12 converts the voltage level of the data strobe signal DQSTB to a CMOS logic level (ie, a voltage level suitable for operation of the strobe divider 14), and the converted A signal is output as the internal strobe signal DQSTB_OUT. Since the write preamble time tWPRE is '2', the external input data DQDIN is input to the data buffer 11 after the time tWPRE2. The data buffer 11 converts the voltage level of the external input data DQDIN into the CMOS logic level (that is, a voltage level suitable for the operation of the delay unit 13), and converts the converted signal into internal input data. Output as (DIN_OUT). The delay unit 13 delays the internal input data DIN_OUT for a predetermined time DELTA D and outputs delay data DLDIN. The strobe divider 14 divides and outputs the internal strobe signal DQSTB_OUT into four strobe signals DQSTRP1, DQSTFP1, DQSTRP2, and DQSTFP2 having a phase difference of 90 °.

이를 좀 더 상세히 설명하면, 상기 스트로브 분배기(14)는 상기 내부 스트로브 신호(DQSTB_OUT)의 라이징 에지와 폴링 에지에 동기하여, 상기 스트로브 신호들(DQSTRP1, DQSTFP1, DQSTRP2, DQSTFP2)을 각각 발생한다. 즉, 상기 스트로브 분배기(14)는 상기 내부 스트로브 신호(DQSTB_OUT)의 라이징 에지에 동기하여, 상기 스트로브 신호들(DQSTRP1, DQSTRP2)을 발생하고, 상기 내부 스트로브 신호(DQSTB_OUT)의 폴링(falling) 에지에 동기하여, 상기 스트로브 신호들(DQSTFP1, DQSTFP2)을 발생한다. 하지만, 도 2에서는 상기 스트로브 신호들(DQSTRP1, DQSTRP2)이 상기 내부 스트로브 신호(DQSTB_OUT)의 폴링 에지에 동기하고, 상기 스트로브 신호들(DQSTFP1, DQSTFP2)이 상기 내부 스트로브 신호(DQSTB_OUT)의 라이징 에지에 동기하는 것처럼 보인다. 이처럼 도시된 이유는 상기 스트로브 분배기(14)에서 출력된 상기 스트로브 신호들(DQSTRP1, DQSTRP2, DQSTFP1, DQSTFP2)이 상기 데이터 정렬부(15)에 도달할 때까지 걸리는 지연 시간이 고려되었기 때문이다. 상기 스트로브 신호(DQSTRP1)의 위상은 상기 스트로브 신호(DQSTRP2)의 위상보다 클록 신호(CLK)의 한 주기만큼 앞서고, 상기 스트로브 신호(DQSTFP1)의 위상은 상기 스트로브 신호(DQSTFP2)의 위상보다 상기 클록 신호(CLK)의 한 주기만큼 앞선다. 상기 데이터 정렬부(15)는 상기 스트로브 신호들(DQSTRP1, DQSTRP2, DQSTFP1, DQSTFP2)의 라이징 에지들에 각각 동기하여, 상기 지연 데이터(DLDIN)의 비트들(D0∼D7)을 각각 래치하여 정렬시킨다. 좀 더 상세하게는, 상기 데이터 정렬부(15)는 상기 비트들(D0∼D3)을 각각 래치하여 정렬하고, 2tCK(즉, 상기 클록 신호(CLK)의 두 사이클(cycles))의 데이터 유효(Valid) 구간을 가지는 정렬된 상기 비트들(D0∼D3)을 시점(T1)에 동시에 출력한다. 이 후, 상기 데이터 정렬부(15)는 상기 비트들(D4∼D7)을 각각 래치하여 정렬시키고, 2tCK의 데이터 유효 구간을 가지는 정렬된 상기 비트들(D4∼D7)을 시점(T2)에 동시에 출력한다.In more detail, the strobe divider 14 generates the strobe signals DQSTRP1, DQSTFP1, DQSTRP2, and DQSTFP2 in synchronization with the rising edge and the falling edge of the internal strobe signal DQSTB_OUT. That is, the strobe divider 14 generates the strobe signals DQSTRP1 and DQSTRP2 in synchronization with the rising edge of the internal strobe signal DQSTB_OUT, and at the falling edge of the internal strobe signal DQSTB_OUT. In synchronization, the strobe signals DQSTFP1 and DQSTFP2 are generated. However, in FIG. 2, the strobe signals DQSTRP1 and DQSTRP2 are synchronized with the falling edge of the internal strobe signal DQSTB_OUT, and the strobe signals DQSTFP1 and DQSTFP2 are connected to the rising edge of the internal strobe signal DQSTB_OUT. Seems to be motivated. This is shown because the delay time until the strobe signals (DQSTRP1, DQSTRP2, DQSTFP1, DQSTFP2) output from the strobe divider 14 reaches the data alignment unit 15 is considered. The phase of the strobe signal DQSTRP1 precedes the phase of the strobe signal DQSTRP2 by one period of the clock signal CLK, and the phase of the strobe signal DQSTFP1 precedes the phase of the strobe signal DQSTFP2. Advance one cycle of (CLK). The data alignment unit 15 latches and aligns bits D0 to D7 of the delay data DLDIN in synchronization with the rising edges of the strobe signals DQSTRP1, DQSTRP2, DQSTFP1, and DQSTFP2, respectively. . More specifically, the data alignment unit 15 latches and aligns the bits D0 to D3, respectively, and performs data validity of 2 tCK (that is, two cycles of the clock signal CLK). The sorted bits D0 to D3 having a valid interval are simultaneously output at the time point T1. Thereafter, the data alignment unit 15 latches and aligns the bits D4 to D7, respectively, and simultaneously aligns the aligned bits D4 to D7 having a data validity interval of 2 tCK at a time point T2. Output

상기 기입 프리앰블 시간(tWPRE)이 '1'로 설정될 경우, 상기 지연 데이터(DIN_OUT)의 상기 비트(D0)가 상기 데이터 정렬부(15)에 입력되는 시점이, 상기 스트로브 신호(DQSTRP1)가 상기 데이터 정렬부(15)에 입력되는 시점('P1')과 동일하 다. 이 경우, 상기 데이터 정렬부(15)는 상기 시점(P1)에 상기 비트(D0)를 정확하게 래치할 수 있으므로, 상술한 데이터 정렬 동작을 정상적으로 실행할 수 있다. 하지만, 상기 기입 프리앰블 시간(tWPRE)이 '2'로 설정된 경우, 상기 지연 데이터(DIN_OUT)가 상기 데이터 정렬부(15)에 입력되는 시점이 'P3'으로 변경되므로, 상기 데이터 정렬부(15)가 비정상적으로 동작하게 되는 문제점이 있다. 이를 좀 더 상세히 설명하면, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되지 않는 상기 시간(tWPRE2) 동안에도 상기 내부 스트로브 신호(DQSTB_OUT)는 토글한다. 따라서, 상기 스트로브 분배기(14)는 상기 시간(tWPRE2) 동안 상기 내부 스트로브 신호(DQSTB_OUT)에 동기하여, 상기 스트로브 신호들(DQSTRP1, DQSTFP1)을 발생하게 된다. 하지만, 상기 지연 데이터(DIN_OUT)의 상기 비트(D0)가 상기 시점(P3)에 입력되기 때문에, 상기 데이터 정렬부(15)는 상기 시간(tWPRE2) 동안 발생된 상기 스트로브 신호들(DQSTRP1, DQSTFP1)의 라이징 에지들(P1, P2)에 동기하여, 잘못된 데이터를 래치하게 된다. 결국, 상기 데이터 정렬부(15)는 데이터의 정렬 동작을 정상적으로 실행하지 못하게 된다.When the write preamble time tWPRE is set to '1', the time point at which the bit D0 of the delay data DIN_OUT is input to the data alignment unit 15 is the strobe signal DQSTRP1. It is the same as the time point 'P1' input to the data alignment unit 15. In this case, since the data alignment unit 15 can latch the bit D0 accurately at the time point P1, the data alignment operation can be normally executed. However, when the write preamble time tWPRE is set to '2', the time point at which the delay data DIN_OUT is input to the data sorter 15 is changed to 'P3', so that the data sorter 15 There is a problem that the abnormal operation. In more detail, the internal strobe signal DQSTB_OUT is toggled even during the time tWPRE2 when the external input data DQDIN is not input to the data buffer 11. Accordingly, the strobe divider 14 generates the strobe signals DQSTRP1 and DQSTFP1 in synchronization with the internal strobe signal DQSTB_OUT during the time tWPRE2. However, since the bit D0 of the delay data DIN_OUT is input at the time point P3, the data alignment unit 15 generates the strobe signals DQSTRP1 and DQSTFP1 generated during the time tWPRE2. In synchronization with the rising edges P1 and P2, the wrong data is latched. As a result, the data aligning unit 15 does not normally perform the data sorting operation.

즉, 첫 번째 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)로서 각각 DO, D1, D2, D3가 각각 래치되어야 하지만, 시점들(P1, P2)에 상기 데이터 정렬부(15)에 상기 비트들(D0, D1)이 입력되지 않기 때문에, 상기 데이터 정렬부(15)가 상기 정렬 데이터들(DINEV0, DINOD0)로서 정렬되어야할 데이터들을 래치할 수 없게 된다. 또, 시점들(P3, P4)에, 상기 데이터 정렬부(15)는 상기 비트들(D2, D3)을 래치하여 상기 정렬 데이터들(DINEV1, DINOD1)로서 정렬해야 한다. 하지만, 상기 시점 들(P3, P4)에, 상기 비트들(D0, D1)이 상기 데이터 정렬부(15)에 입력되므로, 상기 데이터 정렬부(15)는 상기 비트들(D0, D1)을 각각 래치하여, 상기 정렬 데이터들(DINEV1, DINOD1)로서 정렬하게 된다. 결국, 상기 데이터 정렬부(15)는 시점(T1)에 잘못된 상기 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)을 출력하게 된다. 이와 유사하게, 시점들(P5∼P8)에서 상기 데이터 정렬부(15)가 상기 비트들(D4∼D7)을 각각 래치해야 한다. 하지만, 상기 시점들(P5∼P8)에, 상기 비트들(D2∼D5)이 상기 데이터 정렬부(15)에 입력되므로, 상기 데이터 정렬부(15)가 상기 비트들(D2∼D5)을 각각 래치하여, 상기 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)로서 정렬하게 된다. 상기 데이터 정렬부(15)는 3.5tCK 동안 상기 비트들(D0∼D7)의 래치 동작을 완료하여, 총 4tCK의 데이터 유효 구간을 가지는 상기 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)을 출력하는 것이 바람직하다. 도 2에서 상세하게 도시되지는 않았지만, 상기 데이터 정렬부(15)가 상기 비트들(D0∼D7)의 래치 동작을 완료하기 위해서는 5.5tCK의 시간이 걸리게 된다. 이처럼 상기 데이터 정렬부(15)의 래치 동작에 걸리는 시간이 증가하면, 데이터 입력 도메인 크로싱(domain crossing) 마진이 감소하게 된다.That is, DO, D1, D2, and D3 should be latched as the first alignment data DINEV0, DINOD0, DINEV1, and DINOD1, respectively, but the bits in the data alignment unit 15 at the time points P1 and P2. Since (D0, D1) is not input, the data alignment unit 15 cannot latch data to be aligned as the alignment data DINEV0, DINOD0. In addition, at time points P3 and P4, the data alignment unit 15 should latch the bits D2 and D3 to align them as the alignment data DINEV1 and DINOD1. However, since the bits D0 and D1 are input to the data alignment unit 15 at the time points P3 and P4, the data alignment unit 15 selects the bits D0 and D1, respectively. By latching, the alignment data are aligned as the alignment data DINEV1 and DINOD1. As a result, the data alignment unit 15 outputs incorrect alignment data DINEV0, DINOD0, DINEV1, and DINOD1 at the time point T1. Similarly, the data alignment unit 15 should latch the bits D4 to D7 respectively at the time points P5 to P8. However, since the bits D2 to D5 are input to the data alignment unit 15 at the time points P5 to P8, the data alignment unit 15 selects the bits D2 to D5, respectively. By latching, the alignment data are aligned as the alignment data DINEV0, DINOD0, DINEV1, and DINOD1. The data alignment unit 15 completes the latching operation of the bits D0 to D7 for 3.5 tCK, and outputs the alignment data DINEV0, DINOD0, DINEV1, and DINOD1 having a total data valid period of 4 tCK. It is preferable. Although not shown in detail in FIG. 2, it takes 5.5 tCK for the data alignment unit 15 to complete the latching operation of the bits D0 to D7. As such, when the time taken for the latch operation of the data alignment unit 15 increases, the data input domain crossing margin decreases.

상술한 것과 같이, 상기 기입 프리앰블 시간(tWPRE)이 홀수(즉, 1, 3, 5,...)로 설정될 경우, 상기 데이터 입력 회로(10)는 데이터 입력 동작을 정상적으로 실행할 수 있다. 하지만, 상기 기입 프리앰블 시간(tWPRE)이 짝수(즉, 2, 4, 6,...)로 설정될 경우, 상기 지연 데이터(DLDIN)가 상기 데이터 정렬부(15)에 입력되지 않는 구간에서, 상기 데이터 정렬부(15)가 비정상적인 래치 동작을 실행하므 로, 상기 데이터 입력 회로(10)가 정상적으로 동작할 수 없는 문제점이 있다. 또한, 상기 데이터 정렬부(15)의 비정상적인 래치 동작으로 인하여, 입력 데이터의 데이터 입력 도메인 크로싱 마진이 보장될 수 없는 문제점이 있다.As described above, when the write preamble time tWPRE is set to an odd number (i.e., 1, 3, 5, ...), the data input circuit 10 may execute a data input operation normally. However, when the write preamble time tWPRE is set to an even number (i.e., 2, 4, 6, ...), in a section in which the delay data DLDIN is not input to the data alignment unit 15, Since the data alignment unit 15 performs an abnormal latch operation, the data input circuit 10 may not operate normally. In addition, due to an abnormal latch operation of the data alignment unit 15, there is a problem that a data input domain crossing margin of input data cannot be guaranteed.

따라서, 본 발명이 이루고자 하는 기술적 과제는 스트로브 신호의 기입 프리앰블 시간에 따라 입력 데이터의 래치 시점을 조절함으로써, 데이터 입력 도메인 크로싱 마진을 안정적으로 보장할 수 있는 반도체 메모리 장치의 데이터 입력 회로를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a data input circuit of a semiconductor memory device capable of stably guaranteeing a data input domain crossing margin by adjusting a latch timing of input data according to a write preamble time of a strobe signal. have.

본 발명이 이루고자 하는 다른 기술적 과제는 스트로브 신호의 기입 프리앰블 시간에 따라 입력 데이터의 래치 시점을 조절함으로써, 데이터 입력 도메인 크로싱 마진을 안정적으로 보장할 수 있는 데이터 입력 회로의 입력 동작 방법을 제공하는 데 있다.Another object of the present invention is to provide an input operation method of a data input circuit capable of stably guaranteeing a data input domain crossing margin by adjusting a latch timing of input data according to a write preamble time of a strobe signal. .

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로는, 스트로브 분배기, 지연부, 데이터 정렬부, 데이터 선택부, 및 출력 래치부를 포함한다. 스트로브 분배기는 내부 스트로브 신호에 기초하여, 다중 위상(multi-phase) 스트로브 신호들을 발생한다. 지연부는 내부 입력 데이터를 설정 시간 동안 지연시키고, 지연 입력 데이터를 출력한다. 데이터 정렬부는 다중 위상 스트로브 신호들에 응답하여, 지연 입력 데이터를 래치하고, 제1 입력 래치 데이터와 제2 입력 래치 데이터를 발생한다. 데이터 선택부는 프리앰블 제어 신호에 응답하여, 제1 입력 래치 데이터와 제2 입력 래치 데이터 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터로서 출력한다. 출력 래치부는 출력 래치 제어 신호에 응답하여, 정렬 데이터를 래치하고, 그 래치된 데이터를 기입 데이터로서 글로벌 입출력 라인에 출력한다. 바람직하게, 제1 입력 래치 데이터의 위상은 제2 입력 래치 데이터의 위상보다 더 빠르다.A data input circuit of a semiconductor memory device according to the present invention for achieving the above technical problem includes a strobe divider, a delay unit, a data alignment unit, a data selector, and an output latch unit. The strobe divider generates multi-phase strobe signals based on the internal strobe signal. The delay unit delays the internal input data for a set time and outputs delayed input data. In response to the multi-phase strobe signals, the data alignment unit latches delay input data and generates first input latch data and second input latch data. The data selector selects one of the first input latch data and the second input latch data in response to the preamble control signal, and outputs the selected data as alignment data. The output latch unit latches the alignment data in response to the output latch control signal, and outputs the latched data to the global input / output line as write data. Preferably, the phase of the first input latch data is faster than the phase of the second input latch data.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 입력 회로의 입력 동작 방법은, 내부 스트로브 신호에 기초하여, 다중 위상 스트로브 신호들을 발생하는 단계; 내부 입력 데이터를 설정 시간 동안 지연시키고, 지연 입력 데이터를 출력하는 단계; 다중 위상 스트로브 신호들에 응답하여, 지연 입력 데이터를 래치하고, 제1 입력 래치 데이터와 제2 입력 래치 데이터를 발생하는 단계; 프리앰블 제어 신호에 응답하여, 제1 입력 래치 데이터와 제2 입력 래치 데이터 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터로서 출력하는 단계; 및 출력 래치 제어 신호에 응답하여, 정렬 데이터를 래치하고, 그 래치된 데이터를 기입 데이터로서 글로벌 입출력 라인에 출력하는 단계를 포함한다. 바람직하게, 제1 입력 래치 데이터의 위상은 제2 입력 래치 데이터의 위상보다 더 빠르다.According to another aspect of the present invention, there is provided a method of inputting a data input circuit, the method including: generating multi-phase strobe signals based on an internal strobe signal; Delaying internal input data for a set time and outputting delayed input data; In response to the multi-phase strobe signals, latching delay input data and generating first input latch data and second input latch data; In response to the preamble control signal, selecting one of the first input latch data and the second input latch data, and outputting the selected data as alignment data; And in response to the output latch control signal, latching the alignment data and outputting the latched data as write data to the global input / output line. Preferably, the phase of the first input latch data is faster than the phase of the second input latch data.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블록도이다. 데이터 입력 회로(100)는 데이터 버퍼(110), 스트로브 버퍼(120), 지연부(130), 스트로브 분배기(140), 데이터 정렬부(150), 데이터 선택부(160), 및 출력 래치부(170)를 포함한다. 상기 데이터 버퍼(110)는 입력 인에이블 신호(DEN)에 응답하여, 외부 입력 데이터(DQ)를 수신하고, 상기 내부 입력 데이터(ODQ)를 출력한다. 좀 더 상세하게는, 상기 데이터 버퍼(110)는 상기 입력 인에이블 신호(DEN)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 데이터 버퍼(110)는 인에이블될 때 상기 외부 입력 데이터(DQ)를 수신하면, 상기 외부 입력 데이터(DQ)의 전압 레벨을 CMOS 로직 레벨로 변환하고, 그 변환된 신호를 상기 내부 입력 데이터(ODQ)로서 출력한다. 바람직하게, 상기 외부 입력 데이터(DQ)와 상기 내부 입력 데이터(ODQ) 각각은 복수의 비트들(예를 들어, D0∼D7)을 포함한다. 상기 스트로브 버퍼(120)는 입력 인에이블 신호(DEN)에 응답하여, 외부 스트로브 신호(DQS)를 수신하고, 내부 스트로브 신호(ODQS)를 출력한다. 좀 더 상세하게는, 상기 스트로브 버퍼(120)는 입력 인에이블 신호(DEN)에 응답하여, 인에이블되거나 또는 디세이블된다. 상기 스트로브 버퍼(120)는 인에이블될 때, 상기 외부 스트로브 신호(DQS)를 수신하면, 상기 외부 스트로브 신호(DQS)의 전압 레벨을 CMOS 로직 레벨로 변환하고, 그 변환된 신호를 상기 내부 스트로브 신호(ODQS)로서 출력한다. 상기 지연부(130)는 상기 내부 입력 데이터(ODQ)를 설정된 시간(△T, 도 7 참고) 동안 지연시키고, 지연 입력 데이터(DIN)를 출력한다. 바람직하게, 상기 지연 입력 데이터(DIN)은 상기 내부 입력 데이터(ODQ)의 비트들과 동일한 수의 비트들(예를 들어, D0∼D7)을 포함한다. 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)에 기초하여, 다중 위상(multi-phase) 스트로브 신호들(이하, 스트로브 신호들이라 함)(DQSRP1, DQSFP1, DQSRP2, DQSFP2)을 발생한다. 바람직하게, 상기 스트로브 분배기(140)가 발생하는 상기 다중 위상 스트로브 신호의 수는 상기 데이터 입력 회로(100)를 포함하는 반도체 메모리 장치의 프리페치(prefetch) 비트 수가 변경될 때, 상기 프리페치 비트 수에 비례하여 변경된다. 예를 들어, 상기 반도체 메모리 장치의 프리페치 비트 수가 8비트일 때, 상기 스트로브 분배기(140)는 8개의 상기 다중 위상 스트로브 신호들을 발생한다.3 is a block diagram illustrating a data input circuit of a semiconductor memory device according to an embodiment of the present invention. The data input circuit 100 includes a data buffer 110, a strobe buffer 120, a delay unit 130, a strobe divider 140, a data alignment unit 150, a data selector 160, and an output latch unit ( 170). The data buffer 110 receives external input data DQ in response to an input enable signal DEN and outputs the internal input data ODQ. More specifically, the data buffer 110 is enabled or disabled in response to the input enable signal DEN. When the data buffer 110 receives the external input data DQ when enabled, the data buffer 110 converts the voltage level of the external input data DQ to a CMOS logic level, and converts the converted signal into the internal input data ( ODQ). Preferably, each of the external input data DQ and the internal input data ODQ includes a plurality of bits (eg, D0 to D7). The strobe buffer 120 receives the external strobe signal DQS in response to the input enable signal DEN and outputs the internal strobe signal ODQS. More specifically, the strobe buffer 120 is enabled or disabled in response to the input enable signal DEN. When the strobe buffer 120 is enabled, when receiving the external strobe signal DQS, the strobe buffer 120 converts the voltage level of the external strobe signal DQS into a CMOS logic level, and converts the converted signal into the internal strobe signal. Output as (ODQS). The delay unit 130 delays the internal input data ODQ for a set time period ΔT (see FIG. 7) and outputs delay input data DIN. Preferably, the delay input data DIN includes the same number of bits (eg, D0 to D7) as the bits of the internal input data ODQ. The strobe divider 140 generates multi-phase strobe signals (hereinafter, referred to as strobe signals) based on the internal strobe signal ODQS (DQSRP1, DQSFP1, DQSRP2, and DQSFP2). Preferably, the number of the multiphase strobe signals generated by the strobe divider 140 is the number of prefetch bits when the number of prefetch bits of the semiconductor memory device including the data input circuit 100 is changed. Changed in proportion to For example, when the number of prefetch bits of the semiconductor memory device is 8 bits, the strobe divider 140 generates the eight multi-phase strobe signals.

상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 라이징 에지(rising edge)에 동기하여, 상기 스트로브 신호들(DQSRP1, DQSRP2)을 발생하고, 상기 내부 스트로브 신호(ODQS)의 폴링 에지(falling edge)에 동기하여, 상기 스트로브 신호들(DQSFP1, DQSFP2)을 발생한다. 바람직하게, 상기 스트로브 신호(DQSRP1)의 위상은 상기 스트로브 신호(DQSFP1)의 위상보다 더 빠르고, 상기 스트로브 신호(DQSFP1)의 위상은 상기 스트로브 신호(DQSRP2)의 위상보다 더 빠르다. 또, 상기 스트로브 신호(DQSRP2)의 위상은 상기 스트로브 신호(DQSFP2)의 위상보다 더 빠르다. 도 4를 참고하여, 상기 스트로브 분배기(140)의 구성 및 구체적인 동작을 좀 더 상세히 설명한다. 상기 스트로브 분배기(140)는 토글(toggle) 회로(141)와 쉬프트 회로들(142, 143)을 포함한다. 상기 토글 회로(141)는 상기 내부 스트로브 신호(ODQS)가 토글 할 때, 상기 내부 스트로브 신호(ODQS)에 응답하여, 상기 스트로브 신호(DQSRP1)를 발생한다. 상기 토글 회로(141)는 D 플립플롭들(DFF1, DFF2)을 포 함한다. 상기 D 플립플롭(DFF1)의 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 입력되고, 상기 D 플립플롭(DFF1)의 D 입력 단자는 상기 D 플립플롭(DFF2)의 제2 출력 단자(/Q)에 연결된다. 상기 D 플립플롭(DFF1)은 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 토글할 때, 출력 신호(Q1)를 토글시킨다. 상기 D 플립플롭(DFF2)의 D 입력 단자에는 상기 출력 신호(Q1)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)가 입력된다. 상기 D 플립플롭(DFF2)은 상기 내부 스트로브 신호(ODQS)가 토글할 때, 상기 출력 신호(Q1)에 응답하여, 상기 스트로브 신호(DQSRP1)를 토글시킨다. 결과적으로, 상기 내부 스트로브 신호(ODQS)가 토글할 때, 상기 D 플립플롭들(DFF1, DFF2)에 의해 상기 스트로브 신호(DQSRP1)가 토글한다. 한편, 상기 D 플립플롭들(DFF1, DFF2)은 상기 입력 인에이블 신호(DEN)에 응답하여, 리셋된다. 좀 더 상세하게는 상기 입력 인에이블 신호(DEN)가 로직 하이로 될 때, 상기 D 플립플롭들(DFF1, DFF2)이 리셋되어, 상기 스트로브 신호(DQSRP1)를 로직 로우 상태로 유지한다.The strobe divider 140 generates the strobe signals DQSRP1 and DQSRP2 in synchronization with a rising edge of the internal strobe signal ODQS, and falls the falling edge of the internal strobe signal ODQS. In synchronization with the edge, the strobe signals DQSFP1 and DQSFP2 are generated. Preferably, the phase of the strobe signal DQSRP1 is faster than the phase of the strobe signal DQSFP1, and the phase of the strobe signal DQSFP1 is faster than the phase of the strobe signal DQSRP2. In addition, the phase of the strobe signal DQSRP2 is faster than the phase of the strobe signal DQSFP2. Referring to Figure 4, the configuration and specific operation of the strobe distributor 140 will be described in more detail. The strobe divider 140 includes a toggle circuit 141 and shift circuits 142, 143. The toggle circuit 141 generates the strobe signal DQSRP1 in response to the internal strobe signal ODQS when the internal strobe signal ODQS toggles. The toggle circuit 141 includes D flip-flops DFF1 and DFF2. The inverted signal of the internal strobe signal ODQS is input to the clock input terminal of the D flip-flop DFF1, and the D input terminal of the D flip-flop DFF1 is a second output of the D flip-flop DFF2. It is connected to the terminal (/ Q). The D flip-flop DFF1 toggles the output signal Q1 when the inverted signal of the internal strobe signal ODQS toggles. The output signal Q1 is input to the D input terminal of the D flip-flop DFF2, and the internal strobe signal ODQS is input to the clock input terminal. The D flip-flop DFF2 toggles the strobe signal DQSRP1 in response to the output signal Q1 when the internal strobe signal ODQS toggles. As a result, when the internal strobe signal ODQS toggles, the strobe signal DQSRP1 is toggled by the D flip-flops DFF1 and DFF2. Meanwhile, the D flip-flops DFF1 and DFF2 are reset in response to the input enable signal DEN. More specifically, when the input enable signal DEN goes logic high, the D flip-flops DFF1 and DFF2 are reset to maintain the strobe signal DQSRP1 in a logic low state.

상기 쉬프트 회로(142)는 상기 스트로브 신호(DQSRP1)의 위상을 상기 내부 스트로브 신호(ODQS)의 1/2주기 만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 스트로브 신호(DQSFP1)로서 출력한다. 또, 상기 쉬프트 회로(142)는 상기 스트로브 신호(DQSFP1)의 위상을 상기 내부 스트로브 신호(ODQS)의 1/2주기 만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 스트로브 신호(DQSRP2)로서 출력한다. 상기 쉬프트 회로(142)는 D 플립플롭들(DFF3, DFF4)로서 구현될 수 있다. 상기 D 플립플롭(DFF3)의 D 입력 단자에는 상기 스트로브 신호(DQSRP1)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 입력된다. 상기 D 플립플롭(DFF3)은 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 토글할 때, 상기 스트로브 신호(DQSRP1)에 응답하여, 상기 스트로브 신호(DQSFP1)를 출력한다. 상기 D 플립플롭(DFF4)의 D 입력 단자에는 상기 스트로브 신호(DQSFP1)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)가 입력된다. 상기 D 플립플롭(DFF4)은 상기 내부 스트로브 신호(ODQS)가 토글할 때, 상기 스트로브 신호(DQSFP1)에 응답하여, 상기 스트로브 신호(DQSRP2)를 출력한다. 이때, 상기 D 플립플롭(DFF3)은 상기 내부 스트로브 신호(ODQS)의 반전된 신호에 응답하여 동작하고, 상기 D 플립플롭(DFF4)은 상기 내부 스트로브 신호(ODQS)에 응답하여 동작하므로, 상기 D 플립플롭들(DFF3, DFF4)이 교대로 동작하게 된다. 그 결과, 상기 스트로브 신호(DQSRP1)의 위상이 상기 내부 스트로브 신호(ODQS)의 1/2주기만큼 쉬프트 된 위상을 가지는 상기 스트로브 신호(DQSFP1)와, 상기 스트로브 신호(DQSFP1)의 위상이 상기 내부 스트로브 신호(ODQS)의 1/2주기만큼 쉬프트 된 위상을 가지는 상기 스트로브 신호(DQSRP2)가 얻어진다. 한편, 상기 D 플립플롭들(DFF3, DFF4)은 상기 입력 인에이블 신호(DEN)에 응답하여, 리셋된다. 좀 더 상세하게는 상기 입력 인에이블 신호(DEN)가 로직 하이로 될 때, 상기 D 플립플롭들(DFF3, DFF4)이 리셋되어, 상기 스트로브 신호들(DQSFP1, DQSRP2)을 로직 로우 상태로 유지한다.The shift circuit 142 shifts the phase of the strobe signal DQSRP1 by one-half cycle of the internal strobe signal ODQS, and outputs the shifted signal as the strobe signal DQSFP1. The shift circuit 142 shifts the phase of the strobe signal DQSFP1 by one-half cycle of the internal strobe signal ODQS, and outputs the shifted signal as the strobe signal DQSRP2. The shift circuit 142 may be implemented as D flip-flops DFF3 and DFF4. The strobe signal DQSRP1 is input to the D input terminal of the D flip-flop DFF3, and an inverted signal of the internal strobe signal ODQS is input to the clock input terminal. The D flip-flop DFF3 outputs the strobe signal DQSFP1 in response to the strobe signal DQSRP1 when the inverted signal of the internal strobe signal ODQS toggles. The strobe signal DQSFP1 is input to the D input terminal of the D flip-flop DFF4, and the internal strobe signal ODQS is input to the clock input terminal. The D flip-flop DFF4 outputs the strobe signal DQSRP2 in response to the strobe signal DQSFP1 when the internal strobe signal ODQS toggles. In this case, the D flip-flop DFF3 operates in response to the inverted signal of the internal strobe signal ODQS, and the D flip-flop DFF4 operates in response to the internal strobe signal ODQS. Flip-flops DFF3 and DFF4 operate alternately. As a result, the strobe signal DQSFP1 having a phase in which the phase of the strobe signal DQSRP1 is shifted by one-half cycle of the internal strobe signal ODQS, and the phase of the strobe signal DQSFP1 are the internal strobe. The strobe signal DQSRP2 having a phase shifted by one-half period of the signal ODQS is obtained. Meanwhile, the D flip-flops DFF3 and DFF4 are reset in response to the input enable signal DEN. More specifically, when the input enable signal DEN goes logic high, the D flip-flops DFF3 and DFF4 are reset to maintain the strobe signals DQSFP1 and DQSRP2 in a logic low state. .

상기 쉬프트 회로(143)는 상기 스트로브 신호(DQSRP2)의 위상을 상기 내부 스트로브 신호(ODQS)의 1/2주기만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 스트로브 신호(DQSFP2)로서 출력한다. 바람직하게, 상기 쉬프트 회로(143)는 D 플립플 롭으로 구현될 수 있다. 이 경우, 상기 D 플립플롭(143)의 D 입력 단자에는 상기 스트로브 신호(DQSRP2)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 입력된다. 또, 상기 D 플립플롭(143)은 상기 입력 인에이블 신호(DEN)에 응답하여, 리셋된다. 좀 더 상세하게는 상기 입력 인에이블 신호(DEN)가 로직 하이로 될 때, 상기 D 플립플롭(143)이 리셋되어, 상기 스트로브 신호(DQSFP2)를 로직 로우 상태로 유지한다.The shift circuit 143 shifts the phase of the strobe signal DQSRP2 by one-half cycle of the internal strobe signal ODQS, and outputs the shifted signal as the strobe signal DQSFP2. Preferably, the shift circuit 143 may be implemented as a D flip-flop. In this case, the strobe signal DQSRP2 is input to the D input terminal of the D flip-flop 143, and an inverted signal of the internal strobe signal ODQS is input to the clock input terminal. The D flip-flop 143 is reset in response to the input enable signal DEN. More specifically, when the input enable signal DEN goes logic high, the D flip-flop 143 is reset to maintain the strobe signal DQSFP2 in a logic low state.

다시 도 3을 참고하면, 상기 데이터 정렬부(150)는 상기 다중 위상 스트로브 신호들(DQSRP1, DQSFP1, DQSRP2, DQSFP2)에 응답하여, 상기 지연 입력 데이터(DIN)를 래치하고, 제1 입력 래치 데이터(FDLAT)와 제2 입력 래치 데이터(SDLAT)를 발생한다. 상기 제1 입력 래치 데이터(FDLAT)는 래치 비트들(DIEVN0, DIODD0, DIEVN1, DIODD1)을 포함하고, 상기 제2 입력 데이터(SDLAT)는 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)를 포함한다. 여기에서, 상기 제1 및 제2 입력 래치 데이터들(FDLAT, SDLAT) 각각의 래치 비트 수는 상기 외부 입력 데이터(DQ)의 비트 수가 증가 또는 감소할 때, 상기 외부 입력 데이터(DQ)의 비트 수에 비례하여 증가 또는 감소할 수 있다. 도 5를 참고하여, 상기 데이터 정렬부(150)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 데이터 정렬부(150)는 제1 래치부(151)와 제2 래치부(152)를 포함한다. 상기 제1 래치부(151)는 데이터 래치들(LA1∼LA7)을 포함하고, 상기 제2 래치부(152)는 데이터 래치들(LA8∼LA14)을 포함한다. 본 실시예에서는, 예를 들어, 상기 지연 입력 데이터(DIN)가 비트들(D0∼D7)을 포함하는 경우, 상기 데이터 정렬부(150)의 동작을 중심으로 설명하기로 한 다. 상기 데이터 래치(LA1)는 상기 스트로브 신호(DQSRP1)의 라이징 에지에 동기하여, 상기 비트(D0 또는 D4)를 래치하고, 래치 신호(L1)를 출력한다. 상기 데이터 래치(LA2)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 래치 신호(L1)를 래치하고, 상기 래치 비트(PMDIEV1)를 출력한다. 상기 데이터 래치(LA3)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 비트(D1 또는 D5)를 래치하고, 그 래치된 신호를 상기 래치 비트(PMDIOD1)로서 출력한다.Referring back to FIG. 3, the data alignment unit 150 latches the delay input data DIN in response to the multi-phase strobe signals DQSRP1, DQSFP1, DQSRP2, and DQSFP2, and performs first latch data. (FDLAT) and second input latch data (SDLAT) are generated. The first input latch data FDLAT includes latch bits DIEVN0, DIODD0, DIEVN1, and DIODD1, and the second input data SDLAT includes latch bits PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1. . Here, the number of bits of the latch of each of the first and second input latch data FDLAT and SDLAT is the number of bits of the external input data DQ when the number of bits of the external input data DQ increases or decreases. It may increase or decrease in proportion to. Referring to Figure 5, the configuration and specific operation of the data alignment unit 150 will be described in more detail as follows. The data alignment unit 150 includes a first latch unit 151 and a second latch unit 152. The first latch unit 151 includes data latches LA1 to LA7, and the second latch unit 152 includes data latches LA8 to LA14. In the present embodiment, for example, when the delay input data DIN includes the bits D0 to D7, the operation of the data alignment unit 150 will be described. The data latch LA1 latches the bit D0 or D4 in synchronization with the rising edge of the strobe signal DQSRP1 and outputs a latch signal L1. The data latch LA2 latches the latch signal L1 in synchronization with the rising edge of the strobe signal DQSFP1 and outputs the latch bit PMDIEV1. The data latch LA3 latches the bit D1 or D5 in synchronization with the rising edge of the strobe signal DQSFP1 and outputs the latched signal as the latch bit PMDIOD1.

상기 데이터 래치(LA4)는 상기 스트로브 신호(DQSRP1)의 라이징 에지에 동기하여, 상기 래치 비트(DIEVN1)를 래치하고, 래치 신호(L2)를 출력한다. 상기 데이터 래치(LA5)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 래치 신호(L2)를 래치하고, 상기 래치 비트(PMDIEV0)를 출력한다. 상기 데이터 래치(LA6)는 상기 스트로브 신호(DQSRP1)의 라이징 에지에 동기하여, 상기 래치 비트(DIODD1)를 래치하고, 래치 신호(L3)를 출력한다. 상기 데이터 래치(LA7)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 래치 신호(L3)를 래치하고, 상기 래치 비트(PMDIOD0)를 출력한다. 결과적으로, 상기 제1 래치부(151)의 상기 데이터 래치들(LA1∼LA7)에 의해 상기 제2 입력 데이터(SDLAT)의 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)이 발생된다.The data latch LA4 latches the latch bit DIEVN1 in synchronization with the rising edge of the strobe signal DQSRP1 and outputs a latch signal L2. The data latch LA5 latches the latch signal L2 in synchronization with the rising edge of the strobe signal DQSFP1 and outputs the latch bit PMDIEV0. The data latch LA6 latches the latch bit DIODD1 and outputs a latch signal L3 in synchronization with the rising edge of the strobe signal DQSRP1. The data latch LA7 latches the latch signal L3 in synchronization with the rising edge of the strobe signal DQSFP1 and outputs the latch bit PMDIOD0. As a result, the latch bits PMDIEV0, PMDIOD0, PMDIEV1, and PMDIOD1 of the second input data SDLAT are generated by the data latches LA1 to LA7 of the first latch unit 151.

한편, 상기 데이터 래치(LA8)는 상기 스트로브 신호(DQSRP2)의 라이징 에지에 동기하여, 상기 래치 비트(PMDIEV1)를 래치하고, 래치 신호(L4)를 출력한다. 상기 데이터 래치(LA9)는 상기 스트로브 신호(DQSFP2)의 라이징 에지에 동기하여, 상기 래치 신호(L4)를 래치하고, 상기 래치 비트(DIEVN0)를 출력한다. 상기 데이터 래치(LA10)는 상기 스트로브 신호(DQSRP2)의 라이징 에지에 동기하여, 상기 비트(D2 또는 D6)를 래치하고, 래치 신호(L6)를 출력한다. 상기 데이터 래치(LA13)는 상기 스트로브 신호(DQSFP2)의 라이징 에지에 동기하여, 상기 래치 신호(L6)를 래치하고, 그 래치된 신호를 상기 래치 비트(DIEVN1)로서 출력한다. 상기 데이터 래치(LA14)는 상기 스트로브 신호(DQSFP2)의 라이징 에지에 동기하여, 상기 비트(D3 또는 D7)를 래치하고, 그 래치된 신호를 상기 래치 비트(DIODD1)로서 출력한다.On the other hand, the data latch LA8 latches the latch bit PMDIEV1 in synchronization with the rising edge of the strobe signal DQSRP2 and outputs the latch signal L4. The data latch LA9 latches the latch signal L4 in synchronization with the rising edge of the strobe signal DQSFP2 and outputs the latch bit DIEVN0. The data latch LA10 latches the bit D2 or D6 in synchronization with the rising edge of the strobe signal DQSRP2 and outputs a latch signal L6. The data latch LA13 latches the latch signal L6 in synchronization with the rising edge of the strobe signal DQSFP2 and outputs the latched signal as the latch bit DIEVN1. The data latch LA14 latches the bit D3 or D7 in synchronization with the rising edge of the strobe signal DQSFP2 and outputs the latched signal as the latch bit DIODD1.

다시 도 3을 참고하면, 상기 데이터 선택부(160)는 프리앰블 제어 신호(EVPM)에 응답하여, 상기 제1 입력 래치 데이터(FDLAT)와 상기 제2 입력 래치 데이터(SDLAT) 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터(ALDAT)로서 출력한다. 바람직하게, 상기 정렬 데이터(ALDAT)는 정렬 비트들(EVD0, ODD0, EVD1, ODD1)을 포함한다. 상기 정렬 데이터(ALDAT)의 정렬 비트들의 수는 상기 외부 입력 데이터(DQ)의 비트 수가 증가 또는 감소할 때, 상기 외부 입력 데이터(DQ)의 비트 수에 비례하여 증가 또는 감소할 수 있다. 도 6을 참고하여, 상기 데이터 선택부(160)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 데이터 선택부(160)는 선택 회로들(161∼164)을 포함한다. 상기 선택 회로(161)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIEVN0, PMDIEV0) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(EVD0)로서 출력한다. 바람직하게, 상기 프리앰블 제어 신호(EVPM)는 상기 외부 스트로브 신호(DQS)의 기입 프리앰블 시간(tWPRE)이 짝수(tWPRE=2, 4, 6,...)로 설정될 때, 인에이블되고, 상기 외부 스트로브 신호(DQS)의 기입 프리앰블 시간(tWPRE)이 홀수(tWPRE=1, 3, 5,...)로 설정될 때, 디세이블된다. 한편, 상기 프리앰블 제어 신호(EVPM)는 반도체 메모리 장치의 MRS(Mode Register Set) 제어부(미도시)에 의해 발생될 수 있다. 이 경우, 상기 MRS 제어부는 설정된 상기 기입 프리앰블 시간(tWPRE)에 따라, 반도체 메모리 장치의 데이터 입력 동작시, 상기 프리앰블 제어 신호(EVPM)를 인에이블시키거나 또는 디세이블시킨다.Referring to FIG. 3 again, the data selector 160 selects one of the first input latch data FDLAT and the second input latch data SDLAT in response to a preamble control signal EVPM. The selected data is output as the alignment data ALDAT. Preferably, the alignment data ALDAT includes alignment bits EVD0, ODD0, EVD1, and ODD1. The number of alignment bits of the alignment data ALDAT may increase or decrease in proportion to the number of bits of the external input data DQ when the number of bits of the external input data DQ increases or decreases. Referring to Figure 6, the configuration and specific operation of the data selection unit 160 will be described in more detail as follows. The data selector 160 includes selection circuits 161 to 164. The selection circuit 161 selects one of the latch bits DIEVN0 and PMDIEV0 in response to the preamble control signal EVPM, and outputs the selected bit as the alignment bit EVD0. Preferably, the preamble control signal EVPM is enabled when the write preamble time tWPRE of the external strobe signal DQS is set to an even number tWPRE = 2, 4, 6,... When the write preamble time tWPRE of the external strobe signal DQS is set to an odd number tWPRE = 1, 3, 5, ..., it is disabled. The preamble control signal EVPM may be generated by a mode register set (MRS) controller of a semiconductor memory device. In this case, the MRS controller enables or disables the preamble control signal EVPM during a data input operation of the semiconductor memory device according to the set write preamble time tWPRE.

상기 선택 회로(162)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIODD0, PMDIOD0) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(ODD0)로서 출력한다. 상기 선택 회로(163)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIEVN1, PMDIEV1) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(EVD1)로서 출력한다. 상기 선택 회로(164)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIODD1, PMDIOD1) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(ODD1)로서 출력한다. 바람직하게, 상기 프리앰블 제어 신호(EVPM)가 인에이블될 때, 상기 선택 회로들(161∼164)이 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)을 상기 정렬 비트들(EVD0, ODD0, EVD1, ODD1)로서 각각 출력한다. 또, 상기 프리앰블 제어 신호(EVPM)가 디세이블될 때, 상기 선택 회로들(161∼164)이 상기 래치 비트들(DIEVN0, DIODD0, DIEVN1, DIODD1)을 상기 정렬 비트들(EVD0, ODD0, EVD1, ODD1)로서 각각 출력한다.The selection circuit 162 selects one of the latch bits DIODD0 and PMDIOD0 in response to the preamble control signal EVPM, and outputs the selected bit as the alignment bit ODD0. The selection circuit 163 selects one of the latch bits DIEVN1 and PMDIEV1 in response to the preamble control signal EVPM, and outputs the selected bit as the alignment bit EVD1. The selection circuit 164 selects one of the latch bits DIODD1 and PMDIOD1 in response to the preamble control signal EVPM, and outputs the selected bit as the alignment bit ODD1. Preferably, when the preamble control signal EVPM is enabled, the selection circuits 161 to 164 set the latch bits PMDIEV0, PMDIOD0, PMDIEV1, and PMDIOD1 to the alignment bits EVD0, ODD0, and EVD1. , ODD1). In addition, when the preamble control signal EVPM is disabled, the selection circuits 161 to 164 set the latch bits DIEVN0, DIODD0, DIEVN1, and DIODD1 to the alignment bits EVD0, ODD0, EVD1, and the like. Output as ODD1).

상기 선택 회로들(161∼164)의 구성을 좀 더 상세히 설명하면 다음과 같다. 상기 선택 회로들(161∼164) 각각은 인버터(IV)와 스위칭 회로들(TG1, TG2)을 포함한다. 상기 인버터(IV)는 상기 프리앰블 제어 신호(EVPM)를 반전시켜 출력한다. 바 람직하게, 상기 스위칭 회로들(TG1, TG2) 각각은 전송 게이트로서 구현될 수 있다. 이하, 상기 스위칭 회로들(TG1, TG2) 각각은 전송 게이트로서 참조된다. 상기 전송 게이트(TG1)는 상기 래치 비트(DIEVN0, DIODD0, DIEVN1, DIODD1 중 하나)를 수신하고, 상기 전송 게이트(TG2)는 상기 래치 비트(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1 중 하나)를 수신한다. 상기 전송 게이트들(TG1, TG2)은 상기 프리앰블 제어 신호(EVPM)와 상기 인버터(IV)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 상기 프리앰블 제어 신호(EVPM)가 인에이블될 때, 상기 전송 게이트(TG2)가 턴 온되고, 상기 전송 게이트(TG1)는 턴 오프된다. 반대로, 상기 프리앰블 제어 신호(EVPM)가 디세이블될 때, 상기 전송 게이트(TG1)가 턴 온되고, 상기 전송 게이트(TG2)는 턴 오프된다. 상기 전송 게이트(TG1)가 턴 온될 때, 상기 래치 비트(DIEVN0, DIODD0, DIEVN1, DIODD1 중 하나)를 상기 정렬 비트(EVD0, ODD0, EVD1, ODD1 중 하나)로서 출력한다. 또, 상기 전송 게이트(TG2)가 턴 온될 때, 상기 래치 비트(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1 중 하나)를 상기 정렬 비트(EVD0, ODD0, EVD1, ODD1 중 하나)로서 출력한다. 다시 도 3을 참고하면, 상기 출력 래치부(170)는 출력 래치 제어 신호(LCTL)에 응답하여, 상기 정렬 데이터(ALDAT)의 상기 정렬 비트들(EVD0, ODD0, EVD1, ODD1)을 래치하고, 그 래치된 데이터를 기입 데이터(WDAT)의 비트들(WEVD0, WODD0, WEVD1, WODD1)로서 글로벌 입출력 라인들(GI00∼GIO3)에 각각 출력한다. 바람직하게, 상기 출력 래치 제어 신호(LCTL)는 클록 신호(CLK)에 기초하여 발생된 내부 클록 신호(미도시)에 동기한다. 따라서, 상기 출력 래치부(170)는 상기 내부 클록 신호에 동기하여, 상기 기입 데이터(WDAT)를 글로벌 입출력 라인들 (GI00∼GIO3)에 출력한다.The configuration of the selection circuits 161 to 164 will be described in more detail as follows. Each of the selection circuits 161 to 164 includes an inverter IV and switching circuits TG1 and TG2. The inverter IV inverts and outputs the preamble control signal EVPM. Preferably, each of the switching circuits TG1 and TG2 may be implemented as a transmission gate. Hereinafter, each of the switching circuits TG1 and TG2 is referred to as a transmission gate. The transmission gate TG1 receives the latch bits DIEVN0, DIODD0, DIEVN1, and DIODD1, and the transmission gate TG2 receives the latch bits PMDIEV0, PMDIOD0, PMDIEV1, and PMDIOD1. The transmission gates TG1 and TG2 are turned on or off in response to the preamble control signal EVPM and the output signal of the inverter IV. When the preamble control signal EVPM is enabled, the transfer gate TG2 is turned on and the transfer gate TG1 is turned off. On the contrary, when the preamble control signal EVPM is disabled, the transfer gate TG1 is turned on and the transfer gate TG2 is turned off. When the transfer gate TG1 is turned on, the latch bit DIEVN0, DIODD0, DIEVN1, or DIODD1 is output as the alignment bits EVD0, ODD0, EVD1, and ODD1. When the transfer gate TG2 is turned on, the latch bits PMDIEV0, PMDIOD0, PMDIEV1, and PMDIOD1 are output as the alignment bits EVD0, ODD0, EVD1, and ODD1. Referring back to FIG. 3, the output latch unit 170 latches the alignment bits EVD0, ODD0, EVD1, and ODD1 of the alignment data ALDAT in response to an output latch control signal LCTL. The latched data is output to the global input / output lines GI00 to GIO3 as the bits WEVD0, WODD0, WEVD1, and WODD1 of the write data WDAT, respectively. Preferably, the output latch control signal LCTL is synchronized with an internal clock signal (not shown) generated based on the clock signal CLK. Accordingly, the output latch unit 170 outputs the write data WDAT to global input / output lines GI00 to GIO3 in synchronization with the internal clock signal.

다음으로, 도 7을 참고하여, 상기 데이터 입력 회로(100)의 데이터 입력 동작을 상세히 설명한다. 도 7에서는 상기 외부 입력 데이터(DQ)가 비트들(D0∼D7)을 포함하는 경우, 상기 데이터 입력 회로(100)의 동작과 관련된 신호들의 타이밍도가 도시되어 있다. 본 실시예에서는, 상기 외부 스트로브 신호(DQS)의 기입 프리앰블 시간(tWPRE)이 짝수(tWPRE=2)로 설정된 경우, 상기 데이터 입력 회로(100)의 데이터 입력 동작을 중심으로 설명하기로 한다.Next, the data input operation of the data input circuit 100 will be described in detail with reference to FIG. 7. 7 illustrates a timing diagram of signals related to the operation of the data input circuit 100 when the external input data DQ includes the bits D0 to D7. In the present embodiment, when the write preamble time tWPRE of the external strobe signal DQS is set to an even number tWPRE = 2, the data input operation of the data input circuit 100 will be described.

먼저, 상기 데이터 입력 회로(100)를 포함하는 반도체 메모리 장치에, 기입 명령(WT)이 입력되면, 상기 입력 인에이블 신호(DEN)가 로직 로우로 인에이블된다. 그 결과, 상기 입력 인에이블 신호(DEN)에 응답하여, 상기 데이터 버퍼(110), 상기 스트로브 버퍼(120), 및 상기 스트로브 분배기(140)가 각각 인에이블된다. 이 후, 상기 데이터 버퍼(110)는 상기 외부 입력 데이터(DQ)를 수신하고, 내부 입력 데이터(ODQ)를 출력한다. 상기 지연부(130)는 상기 내부 입력 데이터(ODQ)를 설정된 시간(△T) 동안 지연시키고, 지연 입력 데이터(DIN)를 출력한다. 상기 스트로브 버퍼(120)는 상기 외부 스트로브 신호(DQS)를 수신하고, 내부 스트로브 신호(ODQS)를 출력한다. 이때, 상기 외부 스트로브 신호(DQS)의 위상과 상기 내부 스트로브 신호(ODQS)의 위상은 실질적으로 동일하다. 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 첫 번째 라이징 에지에 동기하여, 상기 스트로브 신호(DQSRP1)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 라이징 에지마다 상기 스트로브 신호(DQSRP1)의 디세이블 및 인 에이블 동작을 반복적으로 실행한다. 또, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 두 번째 라이징 에지에 동기하여, 상기 스트로브 신호(DQSRP2)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 라이징 에지마다 상기 스트로브 신호(DQSRP2)의 디세이블 및 인에이블 동작을 교대로 실행한다. 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 첫 번째 폴링 에지에 동기하여, 상기 스트로브 신호(DQSFP1)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 폴링 에지마다 상기 스트로브 신호(DQSFP1)의 디세이블 및 인에이블 동작을 반복적으로 실행한다. 또, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 두 번째 폴링 에지에 동기하여, 상기 스트로브 신호(DQSFP2)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 폴링 에지마다 상기 스트로브 신호(DQSFP2)의 디세이블 및 인에이블 동작을 교대로 실행한다. 결과적으로, 상기 스트로브 신호들(DQSRP1, DQSFP1, DQSRP2, DQSFP2)의 위상들이 90°씩의 위상 차를 가지고 순차적으로 각각 인에이블된다. 도 7에서는 상기 스트로브 신호들(DQSRP1, DQSRP2)이 상기 내부 스트로브 신호(ODQS)의 폴링 에지에 동기하고, 상기 스트로브 신호들(DQSFP1, DQSFP2)이 상기 내부 스트로브 신호(ODQS)의 라이징 에지에 동기하는 것처럼 보인다. 이처럼 도시된 이유는 상기 스트로브 분배기(140)에서 출력된 상기 스트로브 신호들(DQSRP1, DQSFP1, DQSRP2, DQSFP2)이 상기 데이터 정렬부(150)에 도달할 때까지 걸리는 지연 시간이 고려되었기 때문이다.First, when a write command WT is input to the semiconductor memory device including the data input circuit 100, the input enable signal DEN is enabled to be logic low. As a result, the data buffer 110, the strobe buffer 120, and the strobe divider 140 are each enabled in response to the input enable signal DEN. Thereafter, the data buffer 110 receives the external input data DQ and outputs the internal input data ODQ. The delay unit 130 delays the internal input data ODQ for a predetermined time DELTA T and outputs delay input data DIN. The strobe buffer 120 receives the external strobe signal DQS and outputs the internal strobe signal ODQS. At this time, the phase of the external strobe signal DQS and the phase of the internal strobe signal ODQS are substantially the same. The strobe divider 140 enables the strobe signal DQSRP1 in synchronization with the first rising edge of the internal strobe signal ODQS. Thereafter, the strobe divider 140 repeatedly performs the disable and enable operations of the strobe signal DQSRP1 for each rising edge of the internal strobe signal ODQS. The strobe divider 140 also enables the strobe signal DQSRP2 in synchronization with the second rising edge of the internal strobe signal ODQS. Thereafter, the strobe divider 140 alternately performs the disable and enable operations of the strobe signal DQSRP2 for each rising edge of the internal strobe signal ODQS. The strobe divider 140 enables the strobe signal DQSFP1 in synchronization with the first falling edge of the internal strobe signal ODQS. Thereafter, the strobe divider 140 repeatedly performs the disable and enable operation of the strobe signal DQSFP1 for each falling edge of the internal strobe signal ODQS. The strobe divider 140 also enables the strobe signal DQSFP2 in synchronization with the second falling edge of the internal strobe signal ODQS. Thereafter, the strobe divider 140 alternately performs the disable and enable operations of the strobe signal DQSFP2 for each falling edge of the internal strobe signal ODQS. As a result, the phases of the strobe signals DQSRP1, DQSFP1, DQSRP2, and DQSFP2 are each sequentially enabled with a phase difference of 90 °. In FIG. 7, the strobe signals DQSRP1 and DQSRP2 are synchronized with the falling edge of the internal strobe signal ODQS, and the strobe signals DQSFP1 and DQSFP2 are synchronized with the rising edge of the internal strobe signal ODQS. Seems to This is because the delay time until the strobe signals (DQSRP1, DQSFP1, DQSRP2, DQSFP2) output from the strobe divider 140 reaches the data alignment unit 150 is considered.

한편, 도 7에 도시되지는 않았지만, 상기 기입 프리앰블 시간(tWPRE)이 짝수(tWPRE=2)이므로, 상기 데이터 입력 회로(100)의 데이터 입력 동작시, 상기 프리앰블 제어 신호(EVPM)가 인에이블 된다. 그 결과, 상기 데이터 선택부(160)가 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 제2 입력 래치 데이터(SDLAT)를 선택하여 상기 정렬 데이터(ALDAT)로서 출력한다. 따라서, 상기 데이터 정렬부(150)의 동작 설명은 상기 데이터 정렬부(150)가 상기 제2 입력 래치 데이터(SDLAT)의 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)을 출력하는 동작을 중심으로 설명하기로 한다. 먼저, 상기 데이터 래치(LA12)가 상기 스트로브 신호(DQSRP2)의 라이징 에지(즉, 시점 'S1')에, 상기 지연 입력 데이터(DIN)의 비트(D0)를 래치하고, 래치 신호(L6)를 출력한다. 이 후, 상기 스트로브 신호(DQSFP2)의 라이징 에지(즉, 시점 'S2')에, 상기 데이터 래치(LA14)가 상기 지연 입력 데이터(DIN)의 비트(D1)를 래치하고, 상기 비트(D1)를 상기 래치 비트(DIODD1)로서 출력한다. 또, 상기 시점(S2)에, 상기 데이터 래치(LA13)가 상기 래치 신호(L6)를 래치하고, 상기 래치 비트(DIEVN1)를 출력한다.Although not shown in FIG. 7, since the write preamble time tWPRE is even (tWPRE = 2), the preamble control signal EVPM is enabled during the data input operation of the data input circuit 100. . As a result, the data selector 160 selects the second input latch data SDLAT in response to the preamble control signal EVPM and outputs the second input latch data SDLAT as the alignment data ALDAT. Therefore, the operation description of the data aligning unit 150 is based on the operation of the data aligning unit 150 outputting the latch bits PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1 of the second input latch data SDLAT. Let's explain. First, the data latch LA12 latches the bit D0 of the delay input data DIN on the rising edge of the strobe signal DQSRP2 (that is, the time point 'S1'), and latches the latch signal L6. Output Thereafter, the data latch LA14 latches the bit D1 of the delay input data DIN at the rising edge of the strobe signal DQSFP2 (that is, the time point 'S2'), and the bit D1. Is output as the latch bit DIODD1. At the time point S2, the data latch LA13 latches the latch signal L6 and outputs the latch bit DIEVN1.

한편, 상기 스트로브 신호(DQSRP1)의 라이징 에지(즉, 시점 'S3')에, 상기 데이터 래치(LA1)가 상기 지연 입력 데이터(DIN)의 비트(D2)를 래치하고, 래치 신호(L1)를 출력한다. 또, 상기 시점(S3)에, 상기 데이터 래치(LA4)가 상기 래치 비트(DIEVN1)를 래치하고, 래치 신호(L2)를 출력한다. 또, 상기 시점(S3)에, 상기 데이터 래치(LA6)가 상기 래치 비트(DIODD1)를 래치하고, 래치 신호(L3)를 출력한다.On the other hand, at the rising edge of the strobe signal DQSRP1 (that is, time point 'S3'), the data latch LA1 latches the bit D2 of the delay input data DIN, and latches the latch signal L1. Output At the time S3, the data latch LA4 latches the latch bit DIEVN1 and outputs a latch signal L2. At the time S3, the data latch LA6 latches the latch bit DIODD1 and outputs a latch signal L3.

상기 데이터 래치(LA3)는 상기 스트로브 신호(DQSFP1)의 라이징 에지(즉, 시 점 'S4')에, 상기 지연 데이터(DIN)의 비트(D3)를 래치하고, 상기 비트(D3)를 상기 래치 비트(PMDIOD1)로서 출력한다. 또, 상기 시점(S4)에, 상기 데이터 래치(LA2)가 상기 래치 신호(L1)를 래치하여, 상기 래치 비트(PMDIEV1)를 출력하고, 상기 데이터 래치(LA5)가 상기 래치 신호(L2)를 래치하여, 상기 래치 비트(PMDIEV0)를 출력한다. 또, 상기 시점(S4)에, 상기 데이터 래치(LA7)가 상기 래치 신호(L3)를 래치하여, 상기 래치 비트(PMDIOD0)를 출력한다. 결과적으로, 상기 데이터 정렬부(150)가 상기 비트들(D0, D1, D2, D3)을 각각 래치하여, 상기 시점(S4)에 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 각각 출력한다. 도 7에 상세하게 도시되지는 않았지만, 상기 데이터 정렬부(150)가 상기 비트들(D0, D1, D2, D3)을 각각 래치하여 정렬하고, 2tCK의 데이터 유효 구간을 가지는 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 각각 출력할 때까지 걸리는 시간은 (외부) 클록 신호(CLK)에 기초하여 발생된 내부 클록 신호의 1.5주기에 해당한다.The data latch LA3 latches the bit D3 of the delay data DIN on the rising edge of the strobe signal DQSFP1 (that is, the time point 'S4'), and latches the bit D3 to the latch. Output as bit PMDIOD1. At the time S4, the data latch LA2 latches the latch signal L1, outputs the latch bit PMDIEV1, and the data latch LA5 receives the latch signal L2. By latching, the latch bit PMDIEV0 is output. At the time point S4, the data latch LA7 latches the latch signal L3 to output the latch bit PMDIOD0. As a result, the data alignment unit 150 latches the bits D0, D1, D2, and D3, respectively, and outputs the latch bits PMDIEV0, PMDIOD0, PMDIEV1, and PMDIOD1 as the latch bits at the time point S4, respectively. do. Although not shown in detail in FIG. 7, the data alignment unit 150 latches and aligns the bits D0, D1, D2, and D3, respectively, and the latch bits PMDIEV0 having a data validity interval of 2 tCK. , PMDIOD0, PMDIEV1, and PMDIOD1, respectively, correspond to 1.5 cycles of the internal clock signal generated based on the (external) clock signal CLK.

한편, 상기 데이터 선택부(160)가 상기 제2 입력 래치 데이터(SDLAT)를 상기 정렬 데이터(ALDAT)로서 출력하기 때문에, 상기 정렬 데이터(ALDAT)로서 잘못된 데이터가 출력되는 것이 방지될 수 있다. 이를 좀 더 상세히 설명하면, 상기 데이터 정렬부(150)가 실제로 상기 지연 입력 데이터(DIN)를 수신하지 않는 구간에서 발생하는 상기 스트로브 신호들(DQSRP1, DQSFP1)의 라이징 에지들(즉, 시점들(R1, R2))에 동기하여, 잘못된 데이터들을 래치하여, 상기 래치 데이터들(DIEVN0, DIODD0)로서 출력하더라도, 상기 데이터 선택부(160)는 상기 래치 데이터들(DIEVN0, DIODD0)을 상기 정렬 데이터(ALDAT)로서 선택하지 않는다. 결국, 상기 데이터 정렬부(150) 에 의해 비정상적으로 래치된 상기 래치 데이터들(DIEVN0, DIODD0)이 상기 정렬 데이터(ALDAT)에 아무런 영향을 미치지 않는다.On the other hand, since the data selector 160 outputs the second input latch data SDLAT as the alignment data ALDAT, incorrect data may be prevented from being output as the alignment data ALDAT. In more detail, the rising edges of the strobe signals DQSRP1 and DQSFP1 (that is, the viewpoints (DQSFP1)) generated in a section in which the data alignment unit 150 does not actually receive the delay input data DIN. In synchronism with R1, R2), even if the wrong data is latched and output as the latch data DIEVN0, DIODD0, the data selector 160 outputs the latch data DIEVN0, DIODD0. ALDAT). As a result, the latch data DIEVN0 and DIODD0 which are abnormally latched by the data alignment unit 150 do not affect the alignment data ALDAT.

상기 출력 래치부(170)는 상기 출력 래치 제어 신호(LCTL)에 응답하여, 상기 정렬 데이터(ALDAT)를 래치하고, 그 래치된 데이터를 상기 기입 데이터(WDAT)로서 글로벌 입출력 라인(GIO)에 출력한다. 그 후, 상기 데이터 정렬부(150)는 상술한 것과 유사한 동작을 반복적으로 실행하여, 시점들(S5, S6, S7, S8)에, 상기 지연 입력 데이터(DIN)의 비트들(D4, D5, D6, D7)을 각각 래치하고, 상기 시점(S8)에, 상기 비트들(D4, D5, D6, D7)을 각각 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 출력한다. 상기 데이터 정렬부(150)가 상기 비트들(D4, D5, D6, D7)을 각각 래치하여 정렬하고, 2tCK의 데이터 유효 구간을 가지는 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 각각 출력할 때까지 걸리는 시간은 상기 내부 클록 신호의 1.5주기에 해당한다. 따라서, 상기 데이터 정렬부(150)는 상기 내부 클록 신호의 3.5주기 동안, 상기 지연 입력 데이터(DIN)의 상기 비트들(D0∼D7)의 래치 및 정렬 동작을 실행하게 되므로, 데이터 입력 도메인 크로싱 마진(즉, 상기 정렬 데이터(ALDAT)와 상기 출력 래치 제어 신호(LCTL)간의 셋업 홀드 마진))이 안정적으로 보장될 수 있다.The output latch unit 170 latches the alignment data ALDAT in response to the output latch control signal LCTL, and outputs the latched data to the global input / output line GIO as the write data WDAT. do. Thereafter, the data aligning unit 150 repeatedly executes an operation similar to that described above, so that at the time points S5, S6, S7, and S8, the bits D4, D5, D6 and D7 are latched, respectively, and at the time point S8, the bits D4, D5, D6, and D7 are output as the latch bits PMDIEV0, PMDIOD0, PMDIEV1, and PMDIOD1, respectively. The data alignment unit 150 latches and aligns the bits D4, D5, D6, and D7, respectively, and outputs the latch bits PMDIEV0, PMDIOD0, PMDIEV1, and PMDIOD1 having a data validity interval of 2 tCK, respectively. The time it takes to correspond to 1.5 cycles of the internal clock signal. Therefore, the data alignment unit 150 performs the latching and alignment operations of the bits D0 to D7 of the delay input data DIN during 3.5 cycles of the internal clock signal, thereby causing a data input domain crossing margin. (Ie, a setup hold margin between the alignment data ALDAT and the output latch control signal LCTL) can be stably ensured.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법은 스트로브 신호의 기입 프리앰블 시간에 따라 입력 데이터의 래치 시점을 조절함으로써, 데이터 입력 도메인 크로싱 마진을 안정적으로 보장할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법은 스트로브 신호의 기입 프리앰블 시간이 짝수로 설정되더라도 안정적인 데이터 입력 동작을 실행할 수 있다.As described above, the data input circuit and the data input operation method of the semiconductor memory device according to the present invention stably guarantee the data input domain crossing margin by adjusting the latch timing of the input data according to the write preamble time of the strobe signal. can do. In addition, the data input circuit and the data input operation method of the semiconductor memory device according to the present invention can perform a stable data input operation even if the write preamble time of the strobe signal is set to an even number.

Claims

A strobe divider for generating multi-phase strobe signals based on the internal strobe signal;

A delay unit for delaying internal input data for a set time and outputting delayed input data;

A data alignment unit for latching the delay input data and generating first input latch data and second input latch data in response to the multi-phase strobe signals;

A data selector configured to select one of the first input latch data and the second input latch data and output the selected data as alignment data in response to a preamble control signal; And

An output latch section for latching the alignment data in response to an output latch control signal and outputting the latched data as write data to a global input / output line,

And a phase of the first input latch data is faster than a phase of the second input latch data.

The method of claim 1,

A strobe buffer configured to receive an external strobe signal and output the internal strobe signal in response to an input enable signal; And

And a data buffer configured to receive external input data and output the internal input data in response to the input enable signal.

The method of claim 1,

And the phase of the first input latch data is faster by one-half period of one of the multi-phase strobe signals than the phase of the second input latch data.

The method of claim 1,

The preamble control signal is enabled when the write preamble time of the external strobe signal is set to an even number, and is disabled when the write preamble time of the external strobe signal is set to an odd number,

The data selector outputs the second input latch data as the alignment data when the preamble control signal is enabled, and outputs the first input latch data as the alignment data when the preamble control signal is disabled. A data input circuit of a semiconductor memory device.

The method of claim 1,

And each of the delay input data, the first input latch data, and the second input latch data includes 2K (K is an integer) bits.

The method of claim 5,

The multi-phase strobe signals include K / 2 first strobe signals each having different phases, K / 2 second strobe signals each having different phases, and the phases of the first strobe signals. Phases of the second strobe signals are different from each other,

The strobe divider is configured to generate the first strobe signals in synchronization with the rising edge of the internal strobe signal and to generate the second strobe signals in synchronization with the falling edge of the internal strobe signal. Circuit.

The method of claim 6, wherein the data alignment unit,

Out of K bits of the delayed input data, and K / 2 bits of the first input latch data, in synchronization with some of the first strobe signals and some of the second strobe signals, respectively. A first latch unit for latching K / 2 bits, respectively, and outputting the latched signals as K bits of the second input latch data; And

K / 2 bits of the K bits of the second input latch data, and K bits of the delayed input data, in synchronization with the remainders of the first strobe signals and the remainders of the second strobe signals, respectively. And a second latch portion for latching the remaining K / 2 bits, respectively, and outputting the latched signals as K bits of the first input latch data, respectively.

The method of claim 1,

And the multi-phase strobe signals include first to fourth strobe signals, and the strobe divider is enabled or disabled in response to the input enable signal.

The method of claim 8, wherein the strobe dispenser,

A toggle circuit that, when the internal strobe signal toggles, generates the first strobe signal in response to the internal strobe signal;

Shifts the phase of the first strobe signal by one-half period of the internal strobe signal, outputs the shifted signal as the second strobe signal, and outputs the phase of the second strobe signal 1 / of the internal strobe signal; A first shift circuit shifting by two periods and outputting the shifted signal as the third strobe signal; And

And a second shift circuit for shifting the phase of the third strobe signal by one-half period of the internal strobe signal, and outputting the shifted signal as the fourth strobe signal.

The method of claim 9,

And the toggle circuit and each of the first and second shift circuits are reset in response to the input enable signal, respectively.

The method of claim 8,

The phase of the first strobe signal is faster than the phase of the second strobe signal, the phase of the second strobe signal is faster than the phase of the third strobe signal, and the phase of the third strobe signal is the fourth strobe. Faster than the phase of the signal,

The strobe divider generates the first and third strobe signals in synchronization with the rising edge of the internal strobe signal and generates the second and fourth strobe signals in synchronization with the falling edge of the internal strobe signal. Data input circuit of the memory device.

The method of claim 11,

The delay input data includes first to eighth input bits, the first input latch data includes first to fourth latch bits, and the second input latch data includes fifth to eighth latch bits. and,

The data sorting unit,

In synchronization with the first strobe signal and the second strobe signal, the first and second input bits or the fifth and sixth input bits are latched and output as the seventh and eighth latch bits, respectively. A first latch unit configured to latch the third and fourth latch bits, respectively, and output the fifth and sixth latch bits, respectively; And

In synchronization with the third strobe signal and the fourth strobe signal, the seventh and eighth latch bits are respectively latched and output as the first and second latch bits, respectively, and the third and fourth input bits are respectively. Or a second latch unit configured to latch the seventh and eighth input bits, respectively, and output the third and fourth latch bits, respectively.

The method of claim 12, wherein the first latch unit,

A first data latch configured to latch the first or fifth input bit and output a first latch signal in synchronization with the first strobe signal;

A second data latch configured to latch the first latch signal and output the seventh latch bit in synchronization with the second strobe signal;

A third data latch configured to latch the second or sixth input bit and output the eighth latch bit in synchronization with the second strobe signal;

A fourth data latch configured to latch the third latch bit and output a second latch signal in synchronization with the first strobe signal;

A fifth data latch configured to latch the fourth latch bit and output a third latch signal in synchronization with the first strobe signal;

A sixth data latch configured to latch the second latch signal and output the fifth latch bit in synchronization with the second strobe signal; And

And a seventh data latch configured to latch the third latch signal and output the sixth latch bit in synchronization with the second strobe signal.

The method of claim 12, wherein the second latch unit,

A first data latch configured to latch the seventh latch bit and output a first latch signal in synchronization with the third strobe signal;

A second data latch configured to latch the first latch signal and output the first latch bit in synchronization with the fourth strobe signal;

A third data latch configured to latch the eighth latch bit and output a second latch signal in synchronization with the third strobe signal;

A fourth data latch configured to latch the second latch signal and output the second latch bit in synchronization with the fourth strobe signal;

A fifth data latch configured to latch the third or seventh input bit and output a third latch signal in synchronization with the third strobe signal;

A sixth data latch configured to latch the third latch signal and output the third latch bit in synchronization with the fourth strobe signal; And

And a seventh data latch configured to latch the fourth or eighth input bit and output the fourth latch bit in synchronization with the fourth strobe signal.

The method of claim 4, wherein

The first input latch data includes first to fourth latch bits, the second input latch data includes fifth to eighth latch bits, and the alignment data includes first to fourth alignment bits; ,

The data selection unit,

A first selection circuit outputting any one of the first and fifth latch bits as the first alignment bit in response to the preamble control signal;

A second selection circuit outputting one of the second and sixth latch bits as the second alignment bit in response to the preamble control signal;

A third selection circuit outputting one of the third and seventh latch bits as the third alignment bit in response to the preamble control signal; And

And a fourth selection circuit configured to output one of the fourth and eighth latch bits as the fourth alignment bit in response to the preamble control signal.

The method of claim 15, wherein each of the first to fourth selection circuits,

An inverter for inverting the preamble control signal and outputting the inverted preamble control signal;

In response to the preamble control signal and the inverted preamble control signal, when turned on or off, one of the first to fourth latch bits is received and output as one of the first to fourth alignment bits. A first switching circuit; And

Responding to the preamble control signal and the inverted preamble control signal, when turned on or off, receives one of the fifth to eighth latch bits and outputs it as one of the first to fourth alignment bits. A second switching circuit,

And when one of the first and second transfer gates is turned on, the other is turned off.

In the input operation method of the data input circuit included in the semiconductor memory device,

Generating multi-phase strobe signals based on the internal strobe signal;

Delaying internal input data for a set time and outputting delayed input data;

In response to the multi-phase strobe signals, latching the delay input data and generating first input latch data and second input latch data;

In response to a preamble control signal, selecting one of the first input latch data and the second input latch data, and outputting the selected data as alignment data; And

In response to an output latch control signal, latching the alignment data and outputting the latched data as a write data to a global input / output line,

The method of claim 17,

In response to an input enable signal, receiving an external strobe signal and outputting the internal strobe signal; And

In response to the input enable signal, receiving external input data and outputting the internal input data.

The method of claim 17,

Enabling the preamble control signal when the write preamble time of the external strobe signal is set to an even number; And

And disabling the preamble control signal when the write preamble time of the external strobe signal is set to an odd number.

The method of claim 20, wherein outputting the alignment data comprises:

Outputting the second input latch data as the alignment data when the preamble control signal is enabled; And

And outputting the first input latch data as the alignment data when the preamble control signal is disabled.

The method of claim 17,

The multi-phase strobe signals include first to fourth strobe signals,

The phase of the first strobe signal is faster than the phase of the second strobe signal, the phase of the second strobe signal is faster than the phase of the third strobe signal, and the phase of the third strobe signal is the fourth strobe. Method of input operation of a data input circuit faster than the phase of the signal.

The method of claim 22, wherein generating the multi-phase strobe signals comprises:

Generating the first and third strobe signals in synchronization with the rising edge of the internal strobe signal; And

Generating the second and fourth strobe signals in synchronization with the falling edge of the internal strobe signal.

The method of claim 22,

Generating the first input latch data and the second input latch data,

Latching the seventh and eighth latch bits, respectively, in synchronization with the third strobe signal and the fourth strobe signal, and outputting the first and second latch bits as the first and second latch bits, respectively;

In synchronization with the third strobe signal and the fourth strobe signal, the third and fourth input bits or the seventh and eighth input bits are latched and output as the third and fourth latch bits, respectively. Doing;

Latching the third and fourth latch bits, respectively, and outputting the fifth and sixth latch bits in synchronization with the first strobe signal and the second strobe signal; And

In synchronization with the first strobe signal and the second strobe signal, the first and second input bits or the fifth and sixth input bits are latched and output as the seventh and eighth latch bits, respectively. An input operation method of a data input circuit comprising the step of.

The method of claim 17,

The outputting of the alignment data may include:

In response to the preamble control signal, outputting any one of the first and fifth latch bits as the first alignment bit;

In response to the preamble control signal, outputting one of the second and sixth latch bits as the second alignment bit;

In response to the preamble control signal, outputting any one of the third and seventh latch bits as the third alignment bit; And

In response to the preamble control signal, outputting any one of the fourth and eighth latch bits as the fourth alignment bit.