KR100668496B1 - Data compression circuit - Google Patents

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정덕주
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주식회사 하이닉스반도체
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Abstract

A data compression circuit is provided to reduce current consumption by disabling a non-used data input buffer of a semiconductor device during a compression test mode. A data compression circuit includes plural data input buffers(110~180), data input drivers(210~280), and an input buffer enable unit. Data are inputted to the data input buffers from corresponding data pads. A first data input buffer is driven during a compression test mode. A second data input buffer is not driven during the compression test mode. The data input drivers correspond to the data input buffers and amplify output signals from the data input buffers. The input buffer enable unit generates first and enable signals for controlling the first and second data input buffers, respectively. The second enable signal responds only to a signal for determining the compression test mode to disconnect the data input from the data input buffer during the compression test mode.

Description

데이터 압축 회로{Data Compression Circuit}Data Compression Circuit

도 1은 일반적인 데이터 압축 회로의 구성을 설명하기 위한 도면,1 is a view for explaining the configuration of a general data compression circuit;

도 2는 일반적인 데이터 압축 회로를 위한 입력 버퍼 인에이블 신호 발생 장치의 상세 회로도,2 is a detailed circuit diagram of an input buffer enable signal generator for a general data compression circuit;

도 3은 본 발명에 의한 데이터 압축 회로의 구성을 설명하기 위한 도면,3 is a view for explaining the configuration of a data compression circuit according to the present invention;

도 4는 본 발명에 의한 데이터 압축 회로를 위한 입력 버퍼 인에이블 신호 발생 장치의 상세 회로도,4 is a detailed circuit diagram of an input buffer enable signal generator for a data compression circuit according to the present invention;

도 5는 도 4에 도시한 출력부의 상세 회로도,5 is a detailed circuit diagram of the output unit shown in FIG. 4;

도 6은 본 발명에 적용되는 라이트/리드 제어 신호 생성부의 상세 회로도,6 is a detailed circuit diagram of a write / lead control signal generator applied to the present invention;

도 7은 도 6에 도시한 제 1 및 제 2 펄스 발생부의 상세 회로도,7 is a detailed circuit diagram of the first and second pulse generators shown in FIG. 6;

도 8은 본 발명에 적용되는 데이터 입력 버퍼의 상세 회로도, 및 8 is a detailed circuit diagram of a data input buffer applied to the present invention, and

도 9는 본 발명에 적용되는 데이터 입력 드라이버의 상세 회로도이다.9 is a detailed circuit diagram of a data input driver applied to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

110~180 : 데이터 입력 버퍼 210~280 : 데이터 입력 드라이버110 ~ 180: Data input buffer 210 ~ 280: Data input driver

D10, D12, D14, D16 : 지연수단 G10, G12, G14, G16 : 논리소자D10, D12, D14, D16: Delay means G10, G12, G14, G16: Logic element

12, 14, 16, 18 : 반전수단 10 : 출력부12, 14, 16, 18: inversion means 10: output unit

본 발명은 데이터 압축 회로에 관한 것으로, 보다 구체적으로는 데이터 입력 버퍼에서의 전류 소모량을 감소시킬 수 있는 데이터 압축 회로에 관한 것이다.The present invention relates to a data compression circuit, and more particularly to a data compression circuit that can reduce the current consumption in the data input buffer.

메모리 장치의 고집적화에 따라 메모리 장치의 신뢰성을 보증하기 위해서 고가의 테스트 장비로 장시간에 걸쳐 테스트를 수행하여야 하며, 설계 단계에서 미리 칩 내부에 셀프 테스트 회로를 내장하여 테스트에 소요되는 시간과 비용을 감소시키고 있다.In order to guarantee the reliability of the memory device due to the high integration of the memory device, it is necessary to perform the test for a long time with expensive test equipment, and to reduce the time and cost of the test by embedding the self test circuit inside the chip in advance in the design stage. I'm making it.

이러한 셀프 테스트 방법 중 DQ 압축 테스트는 복수의 메모리 셀에 동일한 데이터를 저장하고, 이들 데이터를 동시에 출력한 다음, 동시에 출력된 데이터들을 확인하므로써 메모리 장치의 에러 유무를 테스트하는 방법이다. DQ 압축 테스트를 이용하게 되면, 병렬로 복수의 칩을 동시에 테스트할 수 있기 때문에 테스트 시간을 감소시킬 수 있을 뿐 아니라, 테스트 장비의 사이즈를 감소시킬 수 있게 된다.Among the self test methods, the DQ compression test is a method of testing the presence or absence of an error in a memory device by storing the same data in a plurality of memory cells, simultaneously outputting these data, and then confirming the output data simultaneously. Using the DQ compression test, multiple chips can be tested simultaneously in parallel, reducing test time and reducing test equipment size.

도 1은 일반적인 데이터 압축 회로의 구성을 설명하기 위한 도면으로, 도 1을 참조하여 8개의 입출력 패드를 2개의 입출력 패드로 압축하여 테스트하는 경우를 설명한다.FIG. 1 is a diagram for describing a configuration of a general data compression circuit. Referring to FIG. 1, a case in which eight input / output pads are compressed to two input / output pads is described.

도시한 것과 같이, 데이터 입력 버퍼(110~180)는 각각 데이터 입출력 패드(DQ1~DQ8)를 구비하고, 입력 버퍼 인에이블 신호(UDINBUF_ENB 또는 LDINBUF_ENB) 신호에 응답하여 데이터 입출력 패드에 인가된 입력 데이터를 내부 입력 데이터 신호(DATAIN1~DATAIN8)로 변환한다. 그리고, 데이터 입력 드라이버(210~280)는 압축 테스트 모드 제어 신호(STM_DQCOM) 및 상위 및 하위 바이트 라이트 신호(UWRITE 또는 LWRITE)에 응답하여 데이터 입력 버퍼(110~180)의 출력 신호(DATAIN1~DATAIN8)를 증폭시켜 글로벌 입출력 라인(GIO1~GIO8)으로 출력한다.As shown, the data input buffers 110 to 180 respectively include data input / output pads DQ1 to DQ8 and receive input data applied to the data input / output pads in response to the input buffer enable signal UDINBUF_ENB or LDINBUF_ENB. Converts to internal input data signals DATAIN1 to DATAIN8. The data input drivers 210 to 280 output the data input buffers DATAIN1 to DATAIN8 of the data input buffers 110 to 180 in response to the compression test mode control signal STM_DQCOM and the upper and lower byte write signals UWRITE or LWRITE. Amplifies the output signal to the global input / output lines GIO1 to GIO8.

데이터 압축 모드에서, 제 1 내지 제 3 데이터 입출력 패드(DQ1~DQ3) 및 제 5 내지 제 7 데이터 입출력 패드(DQ5~DQ7)에는 데이터를 인가하지 않고, 제 4 데이터 입출력 패드(DQ4)에 인가되는 데이터에 대한 제 4 데이터 입력 버퍼(140)의 출력 신호(DATAIN4)를 제 1 내지 제 4 데이터 입력 드라이버(210~240)에서 공통으로 사용하고, 제 8 데이터 입출력 패드(DQ8)에 인가되는 데이터에 대한 제 8 데이터 입력 버퍼(180)의 출력 신호(DATAIN8)를 제 5 내지 제 8 데이터 입력 드라이버(250~280)에서 공통으로 사용한다.In the data compression mode, the first to third data input / output pads DQ1 to DQ3 and the fifth to seventh data input / output pads DQ5 to DQ7 are applied to the fourth data input / output pad DQ4 without applying data. The output signal DATAIN4 of the fourth data input buffer 140 for data is commonly used by the first to fourth data input drivers 210 to 240, and is applied to data applied to the eighth data input / output pad DQ8. The output signal DATAIN8 of the eighth data input buffer 180 is commonly used by the fifth to eighth data input drivers 250 to 280.

즉, 실제 사용되는 데이터 입출력 패드는 2개뿐이고, 나머지 6개의 입출력 패드는 사용하지 않는 것이다. 그런데, 현재의 데이터 압축 회로에서는 테스트를 위한 제어 신호, 예를 들어 상위 입력 버퍼 인에이블 신호(UDINBUF_ENB), 하위 입력 버퍼 인에이블 신호(LDINBUF_ENB)는 어드레스 신호와 제어 신호의 조합에 의해 생성되기 때문에, 데이터 입출력 패드에 데이터가 인가되지 않더라도, 상기한 테스트를 위한 제어 신호의 입력에 의해 상기 사용하지 않는 데이터 입출력 패드에 누설 전류가 존재하게 된다. 이에 대하여 도 2를 참조하여 설명하면 다음과 같다.That is, only two data input / output pads are actually used, and the remaining six input / output pads are not used. However, in the current data compression circuit, a control signal for testing, for example, the upper input buffer enable signal UDINBUF_ENB and the lower input buffer enable signal LDINBUF_ENB is generated by a combination of an address signal and a control signal. Even if data is not applied to the data input / output pad, a leakage current exists in the unused data input / output pad due to the input of the control signal for the test. This will be described with reference to FIG. 2.

도 2는 일반적인 데이터 압축 회로를 위한 입력 버퍼 인에이블 신호 발생 장치의 상세 회로도이다.2 is a detailed circuit diagram of an input buffer enable signal generator for a general data compression circuit.

도시한 것과 같이, 데이터 압축 회로를 위한 입력 버퍼 인에이블 신호 발생 장치는, 하위 바이트 신호(LBB)의 지연 신호, 라이트 인에이블 신호(WEB)의 지연 신호 및 칩 선택 신호(CSB)의 지연 신호를 입력으로 하여 모든 입력값이 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 1 논리 소자(G1); 제 1 논리 소자(G1)의 출력 신호를 반전시켜 하위 입력 버퍼 인에이블 신호(LDINBUF_ENB)를 출력하는 제 1 반전수단(2); 상기 제 1 논리 소자(G1)의 출력 신호와 라이트/리드 제어 신호(WR_RD_CON)를 입력으로 하여 입력값이 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 2 논리 소자(G2); 상기 제 2 논리 소자(G2)의 출력 신호를 반전시켜 하위 바이트 라이트 신호(LWRITE)를 출력하는 제 2 반전수단(4); 칩 선택 신호(CSB)의 지연 신호, 라이트 인에이블 신호(WEB)의 지연 신호 및 상위 바이트 신호(UBB)의 지연 신호를 입력으로 하여 모든 입력값이 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 3 논리 소자(G3); 상기 제 3 논리 소자(G3)의 출력 신호를 반전시켜 상위 입력 버퍼 인에이블 신호(UDINBUF_ENB)를 출력하는 제 3 반전수단(6); 상기 제 3 논리 소자(G3)의 출력 신호와 라이트/리드 제어 신호(WR_RD_CON)를 입력으로 하여 입력값이 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 4 논리 소자(G4); 및 상기 제 4 논리 소자(G4)의 출력 신호를 반전시켜 상위 바이트 라이트 신호(UWRITE)를 출력하는 제 4 반전수단(8)을 포함하여 이루어진다.As shown in the drawing, the input buffer enable signal generator for the data compression circuit includes a delay signal of the lower byte signal LBB, a delay signal of the write enable signal WEB, and a delay signal of the chip select signal CSB. A first logic element G1 for outputting a high level signal only when all input values are low levels as inputs; First inverting means (2) for inverting the output signal of the first logic element (G1) to output the lower input buffer enable signal (LDINBUF_ENB); A second logic element (G2) for outputting a high level signal only when the input value of the first logic element (G1) and the write / read control signal (WR_RD_CON) are both low level; Second inverting means (4) for inverting the output signal of the second logic element (G2) to output a lower byte write signal (LWRITE); The delay signal of the chip select signal CSB, the delay signal of the write enable signal WEB, and the delay signal of the upper byte signal UBB are input to output a high level signal only when all input values are low level. Third logic element G3; Third inverting means (6) for inverting the output signal of the third logic element (G3) to output an upper input buffer enable signal (UDINBUF_ENB); A fourth logic element (G4) for outputting a high level signal only when the input value is both low level by inputting the output signal of the third logic element (G3) and the write / read control signal (WR_RD_CON); And fourth inverting means 8 for inverting the output signal of the fourth logic element G4 to output the upper byte write signal UWRITE.

여기에서, 하위 바이트 신호(LBB), 라이트 인에이블 신호(WEB), 칩 선택 신호(CSB) 및 상위 바이트 신호(UBB)는 각각 제 1 내지 제 4 지연 수단(D1~D4)에 의해 지연된다.Here, the lower byte signal LBB, the write enable signal WEB, the chip select signal CSB, and the upper byte signal UBB are delayed by the first to fourth delay means D1 to D4, respectively.

이와 같이, 현재 데이터 압축 회로에서 테스트를 위한 제어 신호, 즉, 입력 버퍼 인에이블 신호(UDINBUF_ENB, LDINBUF_ENB)는 하위 바이트 신호, 상위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호를 이용하여 생성되기 때문에, 미사용 입출력 패드에 전류 패스가 발생하게 되는 것이다. 이에 따라 불필요한 전류가 소모되는 문제가 있다.As such, since the control signals for testing in the current data compression circuit, that is, the input buffer enable signals UDINBUF_ENB and LDINBUF_ENB are generated using the lower byte signal, the upper byte signal, the write enable signal, and the chip select signal, Current paths are generated on unused I / O pads. Accordingly, there is a problem in that unnecessary current is consumed.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 압축 회로의 입력 버퍼를 인에이블시킬 때 실제 데이터가 입력되는 입력 버퍼만을 인에이블시키고, 데이터가 입력되지 않는 입력 버퍼는 디스에이블시킴으로써, 미사용 입력 패드가 접속된 입력 버퍼에서 전류 패스가 발생하지 않도록 할 수 있는 데이터 압축 회로를 제공하는 데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and when the input buffer of the data compression circuit is enabled, only the input buffer into which the actual data is input is enabled, and the input buffer to which no data is input is not used, thereby making it unused. It is a technical problem to provide a data compression circuit which can prevent a current path from occurring in an input buffer to which an input pad is connected.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 데이터 압축 회로는 압축 테스트 모드시에, 데이터가 입력되는 적어도 하나의 데이터 입력 버퍼를 각각 제어하기 위한 제 1 입력 버퍼 인에이블 신호를 생성하여 데이터 입력 버퍼로 출력하고, 데이터가 미입력되는 적어도 하나의 데이터 입력 버퍼를 제어하기 위한 제 2 입력 버퍼 인에이블 신호를 생성하여 데이터가 미입력되는 데이터 입력 버퍼로 출력하는 입력 버퍼 인에이블 신호 발생 장치를 포함한다.According to an embodiment of the present invention, a data compression circuit generates a first input buffer enable signal for controlling at least one data input buffer into which data is input in a compression test mode. And an output buffer enable signal generator for generating a second input buffer enable signal for controlling at least one data input buffer to which data is not input and outputting the data input buffer to a data input buffer where data is not input. Include.

또한, 본 발명의 다른 실시예에 의한 데이터 압축 회로는 압축 테스트 모드 시에, 제 1 입력 버퍼 인에이블 신호를 생성하여 데이터 입력용 입력 버퍼에 출력하고, 제 2 입력 버퍼 인에이블 신호를 생성하여 데이터 미입력용 입력 버퍼에 출력하는 입력 버퍼 인에이블 신호 발생 장치; 및 상기 입력 버퍼 인에이블 신호 발생 장치로부터 생성되는 제 1 및 제 2 입력 버퍼 인에이블 신호에 의해 구동이 제어되는 상기 입력 버퍼;를 포함한다.In addition, the data compression circuit according to another embodiment of the present invention generates a first input buffer enable signal and outputs it to an input buffer for data input, and generates a second input buffer enable signal in a compression test mode. An input buffer enable signal generator for outputting to an input buffer for no input; And the input buffer whose driving is controlled by first and second input buffer enable signals generated from the input buffer enable signal generator.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다. 이하의 설명에서는 8개의 입출력 패드를 2개로 압축하여 테스트하는 압축 회로에 대하여 설명할 것이다. 그러나, 본 실시예는 이에 한정되는 것은 아니며, 입출력 패드를 1개로 압축하거나 4개로 압축하여 테스트하는 것도 가능하며, 입출력 패드가 16 또는 그 이상으로 확장된 경우에도 적용 가능함은 물론이다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention. In the following description, a compression circuit for compressing and testing eight input / output pads into two will be described. However, the present embodiment is not limited thereto, and the test may be performed by compressing the input / output pads into one or by four, and of course, the input / output pads may be applied even when the input / output pads are extended to 16 or more.

도 3은 본 발명에 의한 데이터 압축 회로의 구성을 설명하기 위한 도면이다.3 is a diagram for explaining the configuration of a data compression circuit according to the present invention.

도시한 것과 같이, 본 발명에 의한 데이터 압축 회로는, 각각 데이터 입출력 패드(DQ1~DQ8)를 구비하여 데이터 입출력 패드(DQ1~DQ8)에 인가된 입력 데이터를 내부 입력 데이터 신호(DATAIN1~DATAIN8)로 변환하는 복수의 데이터 입력 버퍼(110~180); 및 압축 테스트 모드 제어 신호(STM_DQCOM), 상위 또는 하위 바이트 라이트 신호(UWRITE 또는 LWRITE)에 응답하여 데이터 입력 버퍼(110~180)의 출력 신호(DATAIN1~DATAIN8)를 증폭하여 글로벌 입출력 라인(GIO1~GIO8)으로 출력하는 데이터 입력 드라이버(210~280)를 포함하여 이루어진다.As shown, the data compression circuit according to the present invention includes data input / output pads DQ1 to DQ8, respectively, and converts input data applied to the data input / output pads DQ1 to DQ8 as internal input data signals DATAIN1 to DATAIN8. A plurality of data input buffers 110 to 180 to convert; And amplify the output signals DATAIN1 to DATAIN8 of the data input buffers 110 to 180 in response to the compression test mode control signal STM_DQCOM and the upper or lower byte write signal UWRITE or LWRITE to output the global input / output lines GIO1 to GIO8. Data input drivers 210 to 280 to be outputted).

여기에서, 데이터 입력 버퍼(110~180) 중 압축 테스트 모드시에 실제 데이터가 입력되는 데이터 입력 버퍼(140, 180)는 제 1 입력 버퍼 인에이블 신호(UBB_CON)에 의해 구동되고, 데이터가 입력되지 않는 데이터 입력 버퍼(110~130, 150~170)는 제 2 입력 버퍼 인에이블 신호(상위 입력버퍼 인에이블 신호(UDINBUF_ENB) 및 하위 입력퍼버 인에이블 신호(LDINBUF_ENB))에 의해 구동된다. 또한, 상기 데이터 입력 버퍼(110~130, 150~170)는 압축 테스트 모드에서 항상 디스에이블되도록 제어된다.Herein, the data input buffers 140 and 180 to which real data is input in the compression test mode among the data input buffers 110 to 180 are driven by the first input buffer enable signal UBB_CON, and no data is input. The data input buffers 110 to 130 and 150 to 170 are driven by the second input buffer enable signal (upper input buffer enable signal UDINBUF_ENB and lower input buffer enable signal LDINBUF_ENB). In addition, the data input buffers 110 to 130 and 150 to 170 are controlled to be always disabled in the compression test mode.

즉, 압축 테스트 모드에서, 제 1 내지 제 3 데이터 입출력 패드(DQ1~DQ3) 및 제 5 내지 제 7 데이터 입출력 패드(DQ5~DQ7)에는 데이터를 인가하지 않는다. 대신, 제 4 데이터 입출력 패드(DQ4)에 인가되는 데이터에 대한 제 4 데이터 입력 버퍼(140)의 출력 신호(DATAIN4)를 제 1 내지 제 4 데이터 입력 드라이버(210~240)에서 공통으로 사용한다. 또한, 제 8 데이터 입출력 패드(DQ8)에 인가되는 데이터에 대한 제 8 데이터 입력 버퍼(180)의 출력 신호(DATAIN8) 역시 제 5 내지 제 8 데이터 입력 드라이버(250~280)에서 공통으로 사용한다. 그러므로, 본 발명에서는 압축 테스트 모드 제어 신호가 인에이블될 때, 실제 데이터가 입력되는 제 4 및 제 8 데이터 입력 버퍼(140, 180)만이 인에이블되고, 데이터가 입력되지 않는 데이터 입력 버퍼(110~130, 150~170)는 테스트를 제어하기 위한 인에이블 신호 자체가 입력되지 않도록 설계되어 디스에이블된다. 이에따라, 압축 테스트시에 미사용 입출력 패드가 접속된 데이터 입력 버퍼에 전류 패스가 발생하는 것을 방지할 수 있다. 이에 대해 도 4를 참조하여 보다 구체적으로 설명한다.That is, in the compression test mode, data is not applied to the first to third data input / output pads DQ1 to DQ3 and the fifth to seventh data input / output pads DQ5 to DQ7. Instead, the output signals DATAIN4 of the fourth data input buffer 140 for data applied to the fourth data input / output pad DQ4 are commonly used by the first to fourth data input drivers 210 to 240. In addition, an output signal DATAIN8 of the eighth data input buffer 180 for data applied to the eighth data input / output pad DQ8 is also commonly used by the fifth to eighth data input drivers 250 to 280. Therefore, in the present invention, when the compression test mode control signal is enabled, only the fourth and eighth data input buffers 140 and 180 to which actual data is input are enabled, and the data input buffers 110 to no data are input. 130 and 150 to 170 are designed to be disabled so that the enable signal itself for controlling the test is not input. Accordingly, it is possible to prevent the current path from occurring in the data input buffer to which the unused input / output pads are connected during the compression test. This will be described in more detail with reference to FIG. 4.

도 4는 본 발명에 의한 데이터 압축 회로를 위한 입력 버퍼 인에이블 신호 발생 장치의 상세 회로도이다. 본 발명의 데이터 압축 회로는, 제 1 입력 버퍼 인에이블 신호(UBB_CON) 및 제 2 입력 버퍼 인에이블 신호(상위 입력 버퍼 인에이블 신호(UDINBUF_ENB), 하위 입력 버퍼 인에이블 신호(LDINBUF_ENB))를 입력 버퍼 인에이블 신호로서 사용한다.4 is a detailed circuit diagram of an input buffer enable signal generator for a data compression circuit according to the present invention. The data compression circuit of the present invention is configured to input a first input buffer enable signal UBB_CON and a second input buffer enable signal (upper input buffer enable signal UDINBUF_ENB, lower input buffer enable signal LDINBUF_ENB) to an input buffer. Used as an enable signal.

본 발명의 일 실시예에 의하면, 제 1 입력 버퍼 인에이블 신호는 상위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 생성될 수 있다. 입력 버퍼 인에이블 신호 발생 장치는 하위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 하위 바이트 제어 신호를 출력하고, 제 2 입력 버퍼 인에이블 신호는 하위 바이트 제어 신호, 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호의 조합에 의해 생성될 수 있다.According to an embodiment of the present invention, the first input buffer enable signal may be generated by a combination of an upper byte signal, a write enable signal, and a chip select signal. The input buffer enable signal generator outputs the lower byte control signal by a combination of the lower byte signal, the write enable signal, and the chip select signal, and the second input buffer enable signal is the lower byte control signal, the first input buffer in It can be generated by a combination of the enable signal and the compressed test mode control signal.

본 발명의 다른 실시예에 의하면, 제 1 입력 버퍼 인에이블 신호는 하위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 생성될 수 있다. 입력 버퍼 인에이블 신호 발생 장치는 상위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 상위 바이트 제어 신호를 출력하며, 제 2 입력 버퍼 인에이블 신호는 상위 바이트 제어 신호, 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호의 조합에 의해 생성될 수 있다.According to another embodiment of the present invention, the first input buffer enable signal may be generated by a combination of a lower byte signal, a write enable signal, and a chip select signal. The input buffer enable signal generator outputs an upper byte control signal by a combination of an upper byte signal, a write enable signal, and a chip select signal, and the second input buffer enable signal is an upper byte control signal and a first input buffer in. It can be generated by a combination of the enable signal and the compressed test mode control signal.

본 발명의 또 다른 실시예에 의하면, 입력 버퍼 인에이블 신호 발생 장치는 하위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호를 입력으로 하여 하위 바이트 제어 신호를 출력하는 제 1 논리 소자; 상기 제 1 논리 소자의 출력 신호와 라이트/리드 제어 신호를 입력으로 하여 하위 바이트 라이트 신호를 출력하는 제 2 논리 소자; 상기 칩 선택 신호, 라이트 인에이블 신호 및 상위 바이트 신호를 입력으로 하여 제 1 입력 버퍼 인에이블 신호를 출력하는 제 3 논리 소자; 상기 제 3 논리 소자의 출력 신호와 라이트/리드 제어 신호를 입력으로 하여 상위 바이트 라이트 신호를 출력하는 제 4 논리 소자; 및 상기 하위 바이트 제어 신호, 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호를 입력으로 하여 제 2 입력 버퍼 인에이블 신호를 출력하는 출력부를 포함할 수 있다.According to another embodiment of the present invention, an input buffer enable signal generator includes: a first logic element configured to output a lower byte control signal by inputting a lower byte signal, a write enable signal, and a chip select signal; A second logic element configured to output a lower byte write signal by inputting an output signal and a write / read control signal of the first logic element; A third logic element configured to output a first input buffer enable signal by inputting the chip select signal, the write enable signal, and the upper byte signal; A fourth logic element configured to output an upper byte write signal by inputting an output signal of the third logic element and a write / read control signal; And an output unit configured to output the second input buffer enable signal by inputting the lower byte control signal, the first input buffer enable signal, and the compression test mode control signal.

보다 구체적으로 도 4를 참조하여 설명하면, 본 발명의 입력 버퍼 인에이블 신호 발생 장치는 하위 바이트 신호(LBB)의 지연 신호, 라이트 인에이블 신호(WEB)의 지연 신호 및 칩 선택 신호(CSB)의 지연 신호를 입력으로 하여 모든 입력값이 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 1 논리 소자(G10); 상기 제 1 논리 소자(G10)의 출력 신호를 반전시켜 하위 바이트 제어 신호(LBB_CON)를 출력하는 제 1 반전수단(12); 상기 제 1 논리 소자(G10)의 출력 신호와 라이트/리드 제어 신호(WR_RD_CON)를 입력으로 하여 입력값이 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 2 논리 소자(G12); 상기 제 2 논리 소자(G12)의 출력 신호를 반전시켜 하위 바이트 라이트 신호(LWRITE)를 출력하는 제 2 반전수단(14); 상기 칩 선택 신호(CSB)의 지연 신호, 라이트 인에이블 신호(WEB)의 지연 신호 및 상위 바이트 신호(UBB)의 지연 신호를 입력으로 하여 모든 입력값이 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 3 논리 소자(G14); 상기 제 3 논리 소자(G14)의 출력 신호를 반전시켜 상위 바이트 제어 신호(UBB_CON)를 제 1 입력 버퍼 인에이블 신호로서 출력하는 제 3 반전수단(16); 상기 제 3 논리 소자(G14)의 출력 신호와 라이트/리드 제어 신호(WR_RD_CON)를 입력으로 하여 입력값이 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 4 논리 소자(G16); 상기 제 4 논리 소자(G16)의 출력 신호를 반전시켜 상위 바이트 라이트 신호(UWRITE)를 출력하는 제 4 반전수단(18); 및 상기 하위 바이트 제어 신호(LBB_CON), 제 1 입력 버퍼 인에이블 신호(UBB_CON) 및 압축 테스트 모드 제어 신호(STM_DQCOM)를 입력으로 하여, 압축 테스트 모드 제어 신호(STM_DQCOM)가 하이 레벨이 되고 압축 모드 테스트를 위한 라이트 동작이 수행될 때 하이 레벨의 제 2 입력 버퍼 인에이블 신호(LDINBUF_ENB, UDINBUF_ENB)를 출력하기 위한 출력부(10)를 포함한다.More specifically, referring to FIG. 4, the input buffer enable signal generator according to the present invention includes a delay signal of the lower byte signal LBB, a delay signal of the write enable signal WEB, and a chip select signal CSB. A first logic element G10 for outputting a high level signal only when all input values are low level with the delay signal as an input; First inverting means (12) for inverting an output signal of the first logic element (G10) to output a lower byte control signal (LBB_CON); A second logic element (G12) outputting a high level signal only when the input value of the first logic element (G10) and the write / read control signal (WR_RD_CON) are both low level; Second inverting means (14) for inverting the output signal of the second logic element (G12) to output a lower byte write signal (LWRITE); The delay signal of the chip select signal CSB, the delay signal of the write enable signal WEB, and the delay signal of the upper byte signal UBB are input to output a high level signal only when all input values are low level. A third logic element G14; Third inverting means (16) for inverting the output signal of the third logic element (G14) to output an upper byte control signal (UBB_CON) as a first input buffer enable signal; A fourth logic element (G16) for outputting a high level signal only when the input value of the third logic element (G14) and the write / read control signal (WR_RD_CON) are input as low levels; Fourth inverting means (18) for inverting the output signal of the fourth logic element (G16) to output an upper byte write signal (UWRITE); And the lower byte control signal LBB_CON, the first input buffer enable signal UBB_CON, and the compression test mode control signal STM_DQCOM are input, and the compression test mode control signal STM_DQCOM becomes a high level and the compression mode test. And an output unit 10 for outputting the high level second input buffer enable signals LDINBUF_ENB and UDINBUF_ENB when a write operation for the PB is performed.

여기에서, 하위 바이트 신호(LBB), 라이트 인에이블 신호(WEB), 칩 선택 신호(CSB) 및 상위 바이트 신호(UBB)는 각각 제 1 내지 제 4 지연 수단(D10~D16)에 의해 지연되며, 각각의 지연 수단(D10~D16)은 짝수개의 반전 수단을 직렬 연결함으로써 구현할 수 있다. 또한, 제 1 내지 제 4 논리 소자(G10~G14)는 노아(NOR) 게이트로 구현하는 것이 바람직하다.Here, the lower byte signal LBB, the write enable signal WEB, the chip select signal CSB, and the upper byte signal UBB are delayed by the first to fourth delay means D10 to D16, respectively. Each of the delay means D10 to D16 can be implemented by connecting an even number of inversion means in series. In addition, the first to fourth logic elements G10 to G14 may be implemented with NOR gates.

도 4에서는 제 1 입력 버퍼 인에이블 신호를 상위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 생성하는 것에 대하여 설명하였지만, 제 1 입력 버퍼 인에이블 신호는 하위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 생성하는 것도 가능함은 물론이다. 이 경우, 출력부(10)는 제 1 입력 버퍼 인에이블 신호, 상위 바이트 제어 신호(UBB_CON) 및 데이터 압축 모드 제어 신호(STM_DQCOM)를 이용하여 제 2 입력 버퍼 인에이블 신호를 생성하게 된다.In FIG. 4, the first input buffer enable signal is generated by a combination of an upper byte signal, a write enable signal, and a chip select signal. However, the first input buffer enable signal may be a lower byte signal or a write enable signal. And it is also possible to generate by a combination of the chip select signal. In this case, the output unit 10 generates the second input buffer enable signal using the first input buffer enable signal, the upper byte control signal UBB_CON, and the data compression mode control signal STM_DQCOM.

도 5는 도 4에 도시한 출력부의 상세 회로도이다.FIG. 5 is a detailed circuit diagram of the output unit shown in FIG. 4.

본 발명의 일 실시예에서, 출력부(10)는 하위 바이트 제어 신호 및 압축 테스트 모드 제어 신호를 입력으로 하여, 하위 입력 버퍼 인에이블 신호를 출력하는 제 5 논리 소자, 및 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호를 입력으로 하여, 상위 입력 버퍼 인에이블 신호를 출력하는 제 6 논리 소자를 포함한다.In an embodiment of the present invention, the output unit 10 receives the lower byte control signal and the compression test mode control signal as inputs, and includes a fifth logic element for outputting a lower input buffer enable signal, and a first input buffer enable. And a sixth logic element for inputting the signal and the compression test mode control signal to output the upper input buffer enable signal.

보다 구체적으로, 출력부(10)는 하위 바이트 제어 신호(LBB_CON) 및 압축 테스트 모드 제어 신호(STM_DQCOM)의 지연된 신호를 입력으로 하여, 입력 신호가 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 5 논리 소자(G110); 제 5 논리 소자(G110)의 출력 신호를 반전시켜 하위 입력 버퍼 인에이블 신호(LDINBUF_ENB)를 출력하는 제 5 반전수단(42); 상기 상위 바이트 제어 신호 즉, 제 1 입력 버퍼 인에이블 신호(UBB_CON) 및 압축 테스트 모드 제어 신호(STM_DQCOM)의 지연된 신호를 입력으로 하여, 입력 신호가 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 6 논리 소자(G120); 및 상기 제 6 논리 소자(G120)의 출력 신호를 반전시켜 상위 입력 버퍼 인에이블 신호(UDINBUF_ENB)를 출력하는 제 6 반전수단(44)을 포함하여 이루어진다.More specifically, the output unit 10 inputs delayed signals of the lower byte control signal LBB_CON and the compression test mode control signal STM_DQCOM, and outputs a high level signal only when the input signals are all low level. A fifth logic element G110; Fifth inverting means (42) for inverting the output signal of the fifth logic element (G110) to output the lower input buffer enable signal (LDINBUF_ENB); The high byte control signal, that is, the delayed signals of the first input buffer enable signal UBB_CON and the compression test mode control signal STM_DQCOM are input and outputs a high level signal only when the input signals are all low level. A sixth logic element G120; And a sixth inverting means 44 for inverting the output signal of the sixth logic element G120 to output the upper input buffer enable signal UDINBUF_ENB.

여기에서, 제 5 및 제 6 논리 소자(G110, G120)는 노아(NOR) 게이트로 구현하는 것이 바람직하며, 압축 테스트 모드 제어 신호(STM_DQCOM)는 예를 들어 짝수 개의 반전 수단으로 이루어지는 제 5 지연 수단(D110)에 의해 지연된다.Herein, the fifth and sixth logic elements G110 and G120 are preferably implemented by NOR gates, and the compression test mode control signal STM_DQCOM is, for example, fifth delay means including an even number of inversion means. Delayed by D110.

도 5에 도시한 출력부(10)는 압축 테스트 모드 제어신호(STM_DQCOM)가 하이 레벨로 입력될 때 하위 바이트 제어 신호(LBB_CON) 및 제 1 입력 버퍼 인에이블 신호(UBB_CON)의 입력 레벨에 무관하게 항상 하이 레벨의 제 2 입력 버퍼 인에이블 신호(DINBUF_ENB; UDINBUF_ENB, LDINBUF_ENB))를 출력함을 알 수 있다.The output unit 10 shown in FIG. 5 is independent of the input level of the lower byte control signal LBB_CON and the first input buffer enable signal UBB_CON when the compression test mode control signal STM_DQCOM is input at a high level. It can be seen that the high level second input buffer enable signal (DINBUF_ENB; UDINBUF_ENB, LDINBUF_ENB) is always output.

도 6은 본 발명에 적용되는 라이트/리드 제어 신호 생성부의 상세 회로도이다.6 is a detailed circuit diagram of the write / lead control signal generator applied to the present invention.

라이트/리드 제어 신호(WR_RD_CON)는 칩 선택 신호(CSB)를 지연시켜 생성한 칩 선택 제어 신호(CSB_CON)와 어드레스 신호(ADD)를 입력으로 하여 입력 신호가 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 7 논리 소자(G20); 제 7 논리 소자(G20)의 출력 신호를 반전시키기 위한 제 7 반전수단(46); 제 7 반전수단(46)의 출력 신호로부터 지정된 크기의 펄스를 출력하기 위한 제 1 펄스 발생부(20); 제 7 반전 수단(46)의 출력 신호를 반전시키기 위한 제 8 반전수단(48); 제 8 반전수단(48)의 출력 신호로부터 지정된 크기의 펄스를 출력하기 위한 제 2 펄스 발생부(22); 제 1 및 제 2 펄스 발생부(20,22)의 출력 신호를 입력 신호로 하여 입력 신호가 모두 로우 레벨인 경우에만 하이 레벨의 신호를 출력하는 제 8 논리 소자(G22); 제 8 논리 소자(G22)의 출력 신호를 반전시키기 위한 제 9 반전수단(50); 및 상기 제 9 반전수단(50)의 출력 신호를 이용하여 라이트/리드 제어 신호(WR_RD_CON)를 출력하기 위한 라이트/리드 제어부(24)를 포함하여 이루어진다.The write / read control signal WR_RD_CON is a high level signal only when the input signal is low level by inputting the chip select control signal CSB_CON and the address signal ADD generated by delaying the chip select signal CSB. A seventh logic element G20 for outputting the same; Seventh inverting means 46 for inverting the output signal of the seventh logic element G20; A first pulse generator 20 for outputting a pulse having a specified magnitude from the output signal of the seventh inverting means 46; Eighth inverting means 48 for inverting the output signal of the seventh inverting means 46; A second pulse generator 22 for outputting a pulse of a specified magnitude from the output signal of the eighth inverting means 48; An eighth logic element G22 that outputs a high level signal only when the input signals are all low level by using the output signals of the first and second pulse generators 20 and 22 as input signals; Ninth inverting means (50) for inverting the output signal of the eighth logic element (G22); And a write / read control unit 24 for outputting the write / read control signal WR_RD_CON by using the output signal of the ninth inversion unit 50.

도 7은 도 6에 도시한 제 1 및 제 2 펄스 발생부의 상세 회로도로서, 예를 들어, 입력 신호를 예를 들어, 홀수개의 반전수단에 의해 반전지연하기 위한 반전 지연 수단(30)과, 입력 신호 및 반전 지연 수단(30)의 출력 신호를 입력으로 하여 입력 신호가 모두 하이 레벨인 경우에만 로우 레벨의 신호를 출력하는 제 9 논리 소자(G30)를 포함하여 이루어진다.FIG. 7 is a detailed circuit diagram of the first and second pulse generators shown in FIG. 6, for example, an inversion delay means 30 for delaying inversion of an input signal by, for example, an odd number of inversion means, and an input; And a ninth logic element G30 that outputs a low level signal only when both the signal and the output signal of the inversion delay means 30 are input.

도 6 및 도 7에서 제 7 및 제 8 논리 소자(G20, G22)는 노아(NOR) 게이트로, 제 9 논리소자(G30)는 낸드(NAND) 게이트로 구현하는 것이 바람직하다6 and 7, the seventh and eighth logic elements G20 and G22 may be implemented as NOR gates, and the ninth logic element G30 may be implemented as NAND gates.

도 8은 본 발명에 적용되는 데이터 입력 버퍼의 상세 회로도이다.8 is a detailed circuit diagram of a data input buffer applied to the present invention.

본 발명에 적용되는 데이터 입력 버퍼는 전원전압 단자(VDD)에 접속되어 입력 버퍼 인에이블 신호(DINBUF_ENB) 의해 구동되는 제 1 P 타입 트랜지스터(P1); 제 1 P 타입 트랜지스터(P1)와 출력 단자 간에 접속되어 데이터 입출력 패드에 인가되는 신호에 의해 구동되는 제 2 P 타입 트랜지스터(P2); 출력 단자와 접지단자 간에 접속되어 데이터 입출력 패드에 인가되는 신호에 의해 구동되는 제 1 N 타입 트랜지스터(N1); 및 출력 단자와 접지단자 간에 접속되어 입력 버퍼 인에이블 신호(DINBUF_ENB)에 의해 구동되는 제 2 N 타입 트랜지스터(N2)를 포함한다. 바람직하게는 제 2 P 타입 트랜지스터(P2)와 출력 단자 간에 접속되는 제 10 및 제 11 반전수단(52, 54)을 더 구비한다. 본 발명에서, 입력 버퍼 인에이블 신호(DINBUF_ENB)는 제 1 입력 버퍼 인에이블 신호(UBB_CON) 및 제 2 입력 버퍼 인에이블 신호(UDINBUF_ENB, LDINBUF_ENB) 중 어느 하나가 될 수 있다.The data input buffer according to the present invention includes a first P-type transistor P1 connected to a power supply voltage terminal VDD and driven by an input buffer enable signal DINBUF_ENB; A second P-type transistor P2 connected between the first P-type transistor P1 and the output terminal and driven by a signal applied to the data input / output pad; A first N-type transistor N1 connected between the output terminal and the ground terminal and driven by a signal applied to the data input / output pad; And a second N-type transistor N2 connected between the output terminal and the ground terminal and driven by the input buffer enable signal DINBUF_ENB. Preferably, the apparatus further includes tenth and eleventh inverting means 52, 54 connected between the second P-type transistor P2 and the output terminal. In the present invention, the input buffer enable signal DINBUF_ENB may be one of the first input buffer enable signal UBB_CON and the second input buffer enable signal UDINBUF_ENB and LDINBUF_ENB.

도 4 및 도 8을 참조하여 설명하면, 도 4에서 출력되는 제 1 입력 버퍼 인에이블 신호(UBB_CON)는 압축 테스트 모드 제어 신호(STB_DQCOM)의 레벨에 의존하지 않고 입력 데이터, 라이트 인에이블 신호 및 칩 선택 신호에 응답하여, 입력 신호가 존재하는 경우 로우 레벨로 출력된다. 반면, 도 4에 도시한 출력부(10)로부터 출력되는 제 2 입력 버퍼 인에이블 신호(DINBUF_ENB)는 압축 테스트 모드 제어 신호(STM_DQCOM)가 하이 레벨이 되면, 입력 데이터의 존재 여부에 상관 없이 하이 레 벨로 출력된다.Referring to FIGS. 4 and 8, the first input buffer enable signal UBB_CON output from FIG. 4 does not depend on the level of the compression test mode control signal STB_DQCOM, but the input data, the write enable signal, and the chip. In response to the selection signal, it is output at a low level if an input signal is present. On the other hand, when the compression test mode control signal STM_DQCOM is at the high level, the second input buffer enable signal DINBUF_ENB output from the output unit 10 shown in FIG. 4 is high level regardless of the presence or absence of input data. The bell is output.

따라서, 만약 도 8에 도시한 입력 버퍼에 제 1 입력 버퍼 인에이블 신호가 입력되는 경우, 제 1 P 타입 트랜지스터(P1)가 턴온되고 제 2 N 타입 트랜지스터(N2)가 턴오프되며, 입력 데이터 레벨에 따라 제 2 P 타입 트랜지스터(P2) 및 제 1 N 타입 트랜지스터(N1)가 각기 턴온/턴오프되어, 내부 입력 데이터 신호(DATAIN)를 출력하게 된다.Therefore, if the first input buffer enable signal is input to the input buffer shown in FIG. 8, the first P-type transistor P1 is turned on and the second N-type transistor N2 is turned off, and the input data level Accordingly, the second P-type transistor P2 and the first N-type transistor N1 are turned on and off, respectively, to output the internal input data signal DATAIN.

한편, 도 8에 도시한 데이터 입력 버퍼에 제 2 입력 버퍼 인에이블 신호가 입력되는 경우, 입력 데이터에 상관 없이 압축 테스트 모드 제어 신호(STM_DQCOM)가 하이 레벨일 때 제 1 P 타입 트랜지스터(P1)가 턴오프되고, 제 2 N 타입 트랜지스터(N2)가 턴온되어, 로우 레벨의 내부 입력 데이터 신호(DATAIN)를 출력하게 된다. 즉, 이 경우에는 데이터 입력 버퍼가 디스에이블되는 것이다.On the other hand, when the second input buffer enable signal is input to the data input buffer shown in FIG. 8, when the compression test mode control signal STM_DQCOM is at a high level regardless of the input data, the first P-type transistor P1 is turned on. When turned off, the second N-type transistor N2 is turned on to output the low level internal input data signal DATAIN. In this case, the data input buffer is disabled.

도 9는 본 발명에 적용되는 데이터 입력 드라이버의 상세 회로도이다.9 is a detailed circuit diagram of a data input driver applied to the present invention.

예를 들어, 압축 테스트 모드에서 디스에이블되는 데이터 입력 버퍼(110~130,150~170)의 출력단에 도 9에 도시한 것과 같은 데이터 입력 드라이버가 접속되는 경우, 내부 입력 데이터 신호(DATAIN)는 로우 레벨로 입력된다. 그리고, 데이터 라이트 신호(ULWRITE) 신호가 인에이블되고, 압축 테스트 모드 제어 신호(STM_DQCOM)가 인에이블됨에 따라, 제 10 논리 소자(G50)의 출력 신호가 하이 레벨로 되어 제 11 논리 소자(G52)의 출력 신호는 하이 레벨이 되고, 제 12 논리 소자(G54)의 출력 신호는 로우 레벨이 된다. 이에 따라 제 3 P 타입 트랜지스터(P3) 및 제 3 N 타입 트랜지스터(N3)가 턴오프된다.For example, when a data input driver as shown in FIG. 9 is connected to an output terminal of the data input buffers 110 to 130, 150 to 170 that are disabled in the compression test mode, the internal input data signal DATAIN is set to a low level. Is entered. As the data write signal ULWRITE signal is enabled and the compression test mode control signal STM_DQCOM is enabled, the output signal of the tenth logic element G50 becomes high and the eleventh logic element G52 is turned on. The output signal of is at a high level, and the output signal of the twelfth logic element G54 is at a low level. As a result, the third P-type transistor P3 and the third N-type transistor N3 are turned off.

한편, 압축 테스트 모드에서 실제 데이터가 입력되는 데이터 입력 버퍼(140,180)의 출력단에 도 9에 도시한 데이터 입력 드라이버가 접속되는 경우, 데이터 입력 버퍼로부터의 출력 신호(DATAIN, DATAIN4)는 하이 레벨이 되고, 제 13 논리 소자(G56)의 출력 신호는 로우 레벨이므로, 제 14 논리 소자(G58)의 출력 신호는 로우 레벨이 된다. 아울러, 제 15 논리 소자(G60)의 출력 신호는 로우 레벨이 되어, 제 4 P 타입 트랜지스터(P4)가 턴온되고 제 4 N 타입 트랜지스터(N4)가 턴오프되어, 글로벌 입출력 라인(GIO)에는 제 4 P 타입 트랜지스터(P4)를 통해 유기되는 전류에 의한 전압이 인가되게 된다.On the other hand, when the data input driver shown in FIG. 9 is connected to the output terminal of the data input buffers 140 and 180 to which the actual data is input in the compression test mode, the output signals DATAIN and DATAIN4 from the data input buffer become high level. Since the output signal of the thirteenth logic element G56 is at a low level, the output signal of the fourteenth logic element G58 is at a low level. In addition, the output signal of the fifteenth logic element G60 is at a low level, and the fourth P-type transistor P4 is turned on and the fourth N-type transistor N4 is turned off, so that the fourth input / output line GIO is turned on. The voltage due to the current induced through the 4 P-type transistor P4 is applied.

이와 같이, 데이터 입력 드라이버는 압축 테스트 모드시에, 실제 데이터가 입력되는 데이터 입력 버퍼로부터 출력되는 내부 입력 데이터 신호를 증폭하여 출력하고, 나머지 데이터 입력 버퍼의 출력 신호는 사용하지 않기 때문에, 데이터 미입력 입력 버퍼에 전류가 발생하는 것을 방지할 수 있게 된다.In this manner, the data input driver amplifies and outputs the internal input data signal output from the data input buffer into which the actual data is input in the compression test mode, and does not use the output signals of the remaining data input buffers. It is possible to prevent the current from generating in the buffer.

한편, 도 9에서 미설명 부호 56, 58, 60 및 62는 각각 반전 수단을 나타낸다.In FIG. 9, reference numerals 56, 58, 60, and 62 denote inverting means, respectively.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 의하면, 압축 테스트 모드에서 데이터가 입력되는 입력 버퍼만을 인에이블시키고, 미사용 데이터 입력 버퍼를 디스에이블시킴으로써, 불필요한 전류가 소모되는 것을 방지할 수 있다.According to the present invention, it is possible to prevent unnecessary current from being consumed by enabling only the input buffer into which data is input in the compression test mode and disabling the unused data input buffer.

Claims (14)

대응되는 데이터 패드 각각으로부터 데이터가 입력되며, 압축 테스트 모드시 구동되는 제 1 데이터 입력 버퍼 및 상기 압축 테스트 모드시 구동되지 않는 제 2 데이타 입력 버퍼로 구성되는 복수의 데이터 입력 버퍼; A plurality of data input buffers configured to receive data from each of the corresponding data pads, the first data input buffer being driven in the compression test mode and the second data input buffer not being driven in the compression test mode; 상기 복수의 데이터 입력 버퍼와 각각 대응되며, 상기 복수의 데이터 입력 버퍼의 출력 신호를 증폭시키는 데이터 입력 드라이버; 및A data input driver corresponding to each of the plurality of data input buffers and amplifying output signals of the plurality of data input buffers; And 상기 제 1 데이터 입력 버퍼를 제어하는 제 1 인에이블 신호 및 상기 제 2 데이터 입력 버퍼를 제어하는 제 2 인에이블 신호를 생성하는 입력 버퍼 인에이블 신호 장치를 포함하며, An input buffer enable signal device for generating a first enable signal for controlling said first data input buffer and a second enable signal for controlling said second data input buffer, 상기 제 2 인에이블 신호는 압축 테스트 모드를 결정하는 신호에만 응답하여, 압축 테스트 모드시 상기 데이타 입력 버퍼에 데이터 입력을 차단하는 데이터 압축 회로.And the second enable signal is adapted to block data input to the data input buffer in a compression test mode in response to only a signal that determines a compression test mode. 제 1 항에 있어서,The method of claim 1, 상기 제 1 입력 버퍼 인에이블 신호는 상위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 생성되는 것을 특징으로 하는 데이터 압축 회로.And the first input buffer enable signal is generated by a combination of an upper byte signal, a write enable signal and a chip select signal. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 입력 버퍼 인에이블 신호 발생 장치는 하위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 하위 바이트 제어 신호를 출력하고, 상기 제 2 입력 버퍼 인에이블 신호는 상기 하위 바이트 제어 신호, 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호의 조합에 의해 생성되되, 상기 압축 테스트 모드 제어 신호가 하이이면 하이레벨을 생성하는 것을 특징으로 하는 데이터 압축 회로.The input buffer enable signal generator outputs a lower byte control signal by a combination of a lower byte signal, a write enable signal, and a chip select signal, and the second input buffer enable signal includes the lower byte control signal and a first signal. And a high level generated by a combination of an input buffer enable signal and a compression test mode control signal, wherein the high level is generated if the compression test mode control signal is high. 제 1 항에 있어서,The method of claim 1, 상기 제 1 입력 버퍼 인에이블 신호는 하위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 생성되는 것을 특징으로 하는 데이터 압축 회로.And the first input buffer enable signal is generated by a combination of a lower byte signal, a write enable signal and a chip select signal. 제 1 항 또는 제 4 항에 있어서,The method according to claim 1 or 4, 상기 입력 버퍼 인에이블 신호 발생 장치는 상위 바이트 신호, 라이트 인에이블 신호 및 칩 선택 신호의 조합에 의해 상위 바이트 제어 신호를 출력하고, 상기 제 2 입력 버퍼 인에이블 신호는 상기 상위 바이트 제어 신호, 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호의 조합에 의해 생성되되, 상기 압축 테스트 모드 제어 신호가 하이이면 하이레벨을 생성하는 것을 특징으로 하는 데이터 압축 회로.는 것을 특징으로 하는 데이터 압축 회로.The input buffer enable signal generator outputs an upper byte control signal by a combination of an upper byte signal, a write enable signal, and a chip select signal, and the second input buffer enable signal includes the upper byte control signal and a first signal. And a data compression circuit generated by a combination of an input buffer enable signal and a compression test mode control signal, wherein the data compression circuit generates a high level if the compression test mode control signal is high. 제 1 항에 있어서,The method of claim 1, 상기 입력 버퍼 인에이블 신호 발생 장치는 하위 바이트 제어 신호와 라이트/리드 제어 신호에 의해 하위 바이트 라이트 신호를 생성하고, 상기 제 1 입력 버퍼 인에이블 신호와 라이트/리드 제어 신호에 의해 상위 바이트 라이트 신호를 생성하는 것을 특징으로 하는 데이터 압축 회로.The input buffer enable signal generator generates a lower byte write signal by a lower byte control signal and a write / read control signal, and generates an upper byte write signal by the first input buffer enable signal and the write / read control signal. Generating a data compression circuit. 제 1 항에 있어서,The method of claim 1, 상기 입력 버퍼 인에이블 신호 발생 장치는 하위 바이트 신호, 라이트 인에이블 신호 칩 선택 신호를 입력으로 하여 하위 바이트 제어 신호를 출력하는 제 1 논리 소자;The input buffer enable signal generator includes: a first logic element configured to output a lower byte control signal by inputting a lower byte signal and a write enable signal chip selection signal; 상기 제 1 논리 소자의 출력 신호와 라이트/리드 제어 신호를 입력으로 하여 하위 바이트 라이트 신호를 출력하는 제 2 논리 소자;A second logic element configured to output a lower byte write signal by inputting an output signal and a write / read control signal of the first logic element; 상기 칩 선택 신호, 상기 라이트 인에이블 신호 및 상위 바이트 신호를 입력으로 하여 제 1 입력 버퍼 인에이블 신호를 출력하는 제 3 논리 소자;A third logic element configured to output a first input buffer enable signal by inputting the chip select signal, the write enable signal, and an upper byte signal; 상기 제 3 논리 소자의 출력 신호와 상기 라이트/리드 제어 신호를 입력으로 하여 상위 바이트 라이트 신호를 출력하는 제 4 논리 소자; 및A fourth logic element configured to output an upper byte write signal by inputting an output signal of the third logic element and the write / read control signal; And 상기 하위 바이트 제어 신호, 상기 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호를 입력으로 하여, 제 2 입력 버퍼 인에이블 신호를 출력하는 출력부;An output unit configured to output the second input buffer enable signal by inputting the lower byte control signal, the first input buffer enable signal, and the compression test mode control signal; 를 포함하는 것을 특징으로 하는 데이터 압축 회로.Data compression circuit comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 내지 제 4 논리 소자는 노아(NOR) 게이트인 것을 특징으로 하는 데이터 압축 회로.And the first to fourth logic elements are NOR gates. 제 7 항에 있어서,The method of claim 7, wherein 상기 출력부에서 출력되는 상기 제 2 입력 버퍼 인에이블 신호는 상위 입력 버퍼 인에이블 신호 및 하위 입력 버퍼 인에이블 신호를 포함하는 것을 특징으로 하는 데이터 압축 회로.And the second input buffer enable signal output from the output unit includes an upper input buffer enable signal and a lower input buffer enable signal. 제 9 항에 있어서,The method of claim 9, 상기 출력부는 상기 하위 바이트 제어 신호 및 압축 테스트 모드 제어 신호를 입력으로 하여, 하위 입력 버퍼 인에이블 신호를 출력하는 제 5 논리 소자; 및The output unit may include a fifth logic element configured to output the lower input buffer enable signal through the lower byte control signal and the compression test mode control signal as inputs; And 상기 제 1 입력 버퍼 인에이블 신호 및 상기 압축 테스트 모드 제어 신호를 입력으로 하여, 상위 입력 버퍼 인에이블 신호를 출력하는 제 6 논리 소자;A sixth logic element configured to output an upper input buffer enable signal by inputting the first input buffer enable signal and the compression test mode control signal; 를 포함하는 것을 특징으로 하는 데이터 압축 회로.Data compression circuit comprising a. 제 10 항에 있어서,The method of claim 10, 상기 제 5 및 제 6 논리 소자는 노아(NOR) 게이트인 것을 특징으로 하는 데이터 압축 회로.And said fifth and sixth logic elements are NOR gates. 제 1 항에 있어서,The method of claim 1, 상기 제 2 입력 버퍼 인에이블 신호는 상기 데이터가 미입력되는 데이터 입력 버퍼를 디스에이블시키기 위한 신호인 것을 특징으로 하는 데이터 압축 회로.And the second input buffer enable signal is a signal for disabling a data input buffer in which the data is not input. 대응되는 데이터 패드 각각으로부터 데이터가 입력되며, 압축 테스트 모드시 구동되는 제 1 데이터 입력 버퍼 및 상기 압축 테스트 모드시 구동되지 않는 제 2 데이타 입력 버퍼로 구성되는 복수의 데이터 입력 버퍼; A plurality of data input buffers configured to receive data from each of the corresponding data pads, the first data input buffer being driven in the compression test mode and the second data input buffer not being driven in the compression test mode; 상기 복수의 데이터 입력 버퍼와 각각 대응되며, 상기 복수의 데이터 입력 버퍼의 출력 신호를 증폭시키는 데이터 입력 드라이버; 및A data input driver corresponding to each of the plurality of data input buffers and amplifying output signals of the plurality of data input buffers; And 상기 제 1 데이터 입력 버퍼를 제어하는 제 1 인에이블 신호 및 상기 제 2 데이터 입력 버퍼를 제어하는 제 2 인에이블 신호를 생성하는 입력 버퍼 인에이블 신호 장치를 포함하며, An input buffer enable signal device for generating a first enable signal for controlling said first data input buffer and a second enable signal for controlling said second data input buffer, 상기 입력 버퍼 인에이블 신호 발생 장치는, 하위 바이트 신호, 라이트 인에이블 신호 칩 선택 신호를 입력으로 하여 하위 바이트 제어 신호를 출력하는 제 1 노어 게이트; 상기 제 1 노어 게이트의 출력 신호와 라이트/리드 제어 신호를 입력으로 하여 하위 바이트 라이트 신호를 출력하는 제 2 노어 게이트; 상기 칩 선택 신호, 상기 라이트 인에이블 신호 및 상위 바이트 신호를 입력으로 하여 제 1 입력 버퍼 인에이블 신호를 출력하는 제 3 노어 게이트; 상기 제 3 노어 게이트의 출력 신호와 상기 라이트/리드 제어 신호를 입력으로 하여 상위 바이트 라이트 신호를 출력하는 제 4 노어 게이트; 및 상기 하위 바이트 제어 신호, 상기 제 1 입력 버퍼 인에이블 신호 및 압축 테스트 모드 제어 신호를 입력으로 하여, 제 2 입력 버퍼 인에이블 신호를 출력하는 출력부를 포함하는 데이터 압축 회로.The input buffer enable signal generator includes: a first NOR gate configured to output a lower byte control signal by inputting a lower byte signal and a write enable signal chip selection signal; A second NOR gate outputting a low byte write signal by inputting an output signal of the first NOR gate and a write / read control signal; A third NOR gate outputting a first input buffer enable signal by inputting the chip select signal, the write enable signal, and an upper byte signal; A fourth NOR gate outputting an upper byte write signal by inputting the output signal of the third NOR gate and the write / read control signal; And an output unit configured to output the second input buffer enable signal by inputting the lower byte control signal, the first input buffer enable signal, and the compression test mode control signal. 삭제delete
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JP2001243796A (en) 2000-02-25 2001-09-07 Fujitsu Ltd Semiconductor device, semiconductor memory, and test mode entry method
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