KR100668219B1 - Method for Analyzing Defects by Using Scanning Electron Microscope - Google Patents

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Abstract

본 발명은 스캔 전자 현미경을 이용하여 반도체 집적회로 소자에서 상하부 금속층의 비아 접속 불량을 검출하는 방법에 관한 것으로, 본 발명에 따른 결함 분석 방법은 반도체 웨이퍼의 검사 패드에 전하를 조사하는 단계와, 검사 패드에 충전된 전하를 접속부를 통해 상부 금속층과 하부 금속층으로 전달하는 단계와, 반도체 웨이퍼를 전압 대조법으로 분석하는 단계를 포함한다. 상부 금속층과 하부 금속층은 비아를 통해 전기적으로 연결되어 있는데, 어느 한 비아에 결함이 발생하여 상부 금속층 또는 하부 금속층으로 전달된 전하가 그 다음 상하부 금속층으로 전달되지 못하면 이 결함 비아와 연결되어 있는 금속층에는 전하가 쌓이게 된다. 따라서, 전하 대조법으로 SEM 검출하면 전하가 쌓이지 않은 금속층에 비해 어둡게 나타난다. 즉, 본 발명에 따르면 비아에 결함이 생긴 경우에도 상하부 금속층이 완전히 분리되지 않고 한쪽 비아를 통해 상하부 금속층이 연결되어 있을 때 종래 기술에서는 검출할 수 없는 비아 결함을 검출할 수 있다.The present invention relates to a method of detecting a via connection defect of upper and lower metal layers in a semiconductor integrated circuit device using a scanning electron microscope, the defect analysis method according to the present invention comprises the steps of irradiating the charge to the test pad of the semiconductor wafer, and Transferring charges charged in the pad to the upper metal layer and the lower metal layer through the connection, and analyzing the semiconductor wafer by voltage contrast. The upper metal layer and the lower metal layer are electrically connected through vias.If a via fails and the charge transferred to the upper or lower metal layer is not transferred to the next upper or lower metal layer, the metal layer connected to the defective via is Electric charges will accumulate. Therefore, SEM detection by charge control method appears darker than the metal layer where charges are not accumulated. That is, according to the present invention, even when the vias are defective, via defects that cannot be detected in the prior art can be detected when the upper and lower metal layers are connected through one via without completely separating the upper and lower metal layers.

결함 분석, SEM (Scanning Electron Microscope), 전압 대조법(voltage contrast method), 비아(via)Defect analysis, SEM (Scanning Electron Microscope), voltage contrast method, via

Description

스캔 전자 현미경을 이용한 결함 분석 방법{Method for Analyzing Defects by Using Scanning Electron Microscope}Method for Analyzing Defects by Using Scanning Electron Microscope

도 1a와 도 1b는 종래 기술에 따른 SEM 분석 기술을 설명하기 위한 개략 단면도.1A and 1B are schematic cross-sectional views for explaining the SEM analysis technique according to the prior art.

도 2는 도 1b에 나타낸 불량에 대한 종래 SEM 분석 사진.Figure 2 is a conventional SEM analysis of the defect shown in Figure 1b.

도 3은 본 발명에 따른 SEM 분석 방법을 설명하기 위한 개략 단면도.3 is a schematic cross-sectional view for explaining the SEM analysis method according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

10, 30, 50: 제1 금속층 20, 40, 60: 제2 금속층10, 30, 50: first metal layer 20, 40, 60: second metal layer

15, 35, 55: 비아(via) 70: 검사 패드15, 35, 55: via 70: test pad

본 발명은 반도체 집적회로 소자의 불량 분석 기술에 관한 것으로서, 좀 더 구체적으로는 스캔 전자 현미경을 이용하여 반도체 집적회로 소자에서 상하부 금속층의 비아 접속 불량을 검출하는 방법에 관한 것이다.The present invention relates to a failure analysis technique of a semiconductor integrated circuit device, and more particularly, to a method for detecting a via connection failure of upper and lower metal layers in a semiconductor integrated circuit device using a scanning electron microscope.

집적회로 소자의 불량 분석 또는 고장 분석(failure analysis)의 기본적인 목적은 반도체 집적회로 소자의 신뢰성을 확보하려는 것인데 이를 크게 3가지로 나 눌 수 있다. 첫째, 소자의 시작품(proto type)을 평가하는 과정에서 고장을 조사하고 이것을 설계 단계에서 재검토하도록 하여 개발 단계에서 신뢰성이 확보되도록 하는 것, 둘째, 제조 공정에서 생긴 고장을 분석하고 그 결과를 공정으로 되돌려 주어 전체 공정에서 신뢰성과 품질을 향상시키는 것, 셋째, 현장에서 생긴 고장을 조사하여 이것이 소자의 결함으로 인해 생긴 것인지 아니면 다른 외부적인 요인(예컨대, 사용 도중 과다한 전압이 걸렸다거나 잡음이나 열적 스트레스가 가해졌다거나 하는 요인)으로 인한 것인지 확인하는 것이 불량 분석의 목적이다.The basic purpose of failure analysis or failure analysis of integrated circuit devices is to secure the reliability of semiconductor integrated circuit devices. First, to investigate the failure in the process of evaluating the prototype of the device and to review it at the design stage to ensure the reliability in the development stage. Second, analyze the failure in the manufacturing process and convert the result into the process. Return to improve reliability and quality in the whole process, and thirdly, investigate failures in the field to determine whether this is due to a faulty device or other external factors (e.g. excessive voltage, noise or thermal stress during use). It is the purpose of the failure analysis to determine whether it is due to a factor applied or not).

일반적으로 집적회로 소자의 불량 분석은 불량으로 인해 어떤 현상이 생기는지, 불량이 언제 어디서 생겼는지, 불량이 반복될 수 있는지를 파악하는 불량 모드, 소자 내에서 불량이 생긴 위치를 찾고 그 위치에 어떤 응력이 작용하였는지 파악하는 불량 메커니즘, 유사한 불량이 다른 곳에서도 발생하였는지는 파악하는 통계 분석 등의 과정을 거친다. 불량 분석을 위한 첫 단계는 집적회로 소자 내의 어느 위치에서 고장이 생겼는지 그 위치를 알아내는 것이다. 이것은 새로운 제품의 결함을 빨리 제거하는 데에는 물론, 수율(yield)을 높이고 사용자로부터 제기된 신뢰성 문제를 파악하며, QA (Quality Assurance) 단계의 고장을 해결하는 데에도 매우 중요하다.In general, failure analysis of integrated circuit devices is a failure mode that identifies what happens when a failure occurs, when and where the failure occurs, and whether the failure can be repeated, finds where the failure occurred within the device, and finds out what stress Defect mechanisms to determine whether they have worked, and statistical analysis to determine whether similar defects have occurred elsewhere are also included. The first step in failure analysis is to find out where in the integrated circuit device the fault occurs. This is important not only to quickly eliminate new product defects, but also to increase yields, identify reliability issues raised by users, and to troubleshoot quality Assurance (QA) failures.

반도체 소자의 제조 공정 중에 결함을 검출하는 데에는 광학 분석 장비를 많이 사용한다. 그런데 광학 분석 장비는 초점심도가 작고 빛의 회절로 인한 흐려짐(blurring) 때문에 한계가 있다. 예컨대 폴리실리콘 게이트의 합선이나 비아 또는 접속부의 오픈 현상은 광학 분석 장비로는 검출하기 어렵다. 또한, 광학 분석 장비 는 빛의 회절로 인해 해상도에 한계가 있기 때문에, 최소치수(CD: critical dimension)가 0.25μm 이하로 축소되면 결함을 검출하는 것이 불가능하다.Optical analysis equipment is often used to detect defects during the manufacturing process of semiconductor devices. However, optical analysis equipment is limited because of its small depth of focus and blurring due to diffraction of light. For example, short circuits, vias, or openings in polysilicon gates are difficult to detect with optical analysis equipment. In addition, since optical analysis equipment has a limitation in resolution due to diffraction of light, it is impossible to detect defects when the critical dimension (CD) is reduced to 0.25 μm or less.

하전 입자 빔 분석법(charged particle beam inspection)은 광학 분석에 비해 더 개량된 기술로서, 스캔 전자 현미경(SEM: Scanning Electron Microscope), 초점 이온빔 현미경(FIB: Focused Ion Beam Microscope), 전자빔 결함 검출 시스템으로 분류할 수 있다. 이 가운데, SEM은 0.18 μm, 0.15 μm 세대는 물론 0.13 μm 세대의 불량 분석을 위한 장비로 광학 분석 장비를 실질적으로 완전히 대체하였다.Charged particle beam inspection is a more advanced technology than optical analysis and is classified into Scanning Electron Microscope (SEM), Focused Ion Beam Microscope (FIB), and Electron Beam Defect Detection System. can do. Among these, SEM has completely replaced optical analysis equipment with equipment for defect analysis of 0.18 μm and 0.15 μm generation as well as 0.13 μm generation.

도 1a와 도 1b는 종래 기술에 따른 SEM 분석 기술을 설명하기 위한 개략 단면도이고, 도 2는 도 1b에 나타낸 불량에 대한 종래 SEM 분석 사진이다.1A and 1B are schematic cross-sectional views for explaining the SEM analysis technique according to the prior art, and FIG. 2 is a conventional SEM analysis picture of the defect shown in FIG. 1B.

도 1a를 참조하면, 하부 금속층(10a)은 상부 금속층(20a)과 비아(15a)에 의해 전기적으로 연결되어 있고, 하부 금속층(10b)은 상부 금속층(20a)과 비아(15b)에 의해 연결되어 있으며, 하부 금속층(10b)은 상부 금속층(20b)과 비아(15c)에 의해 연결되어 있고, 하부 금속층(10c)은 상부 금속층(20c)과 비아(15e)에 의해 연결되어 있다. 그런데, 하부 금속층(10c)과 상부 금속층(20b)을 전기적으로 연결하여야 하는 비아(15c)에 불량이 발생하여 하부 금속층(10c)과 상부 금속층(20b)은 개방(open)된 상태이다.Referring to FIG. 1A, the lower metal layer 10a is electrically connected by the upper metal layer 20a and the vias 15a, and the lower metal layer 10b is connected by the upper metal layer 20a and the vias 15b. The lower metal layer 10b is connected by the upper metal layer 20b and the vias 15c, and the lower metal layer 10c is connected by the upper metal layer 20c and the vias 15e. However, a failure occurs in the via 15c that needs to electrically connect the lower metal layer 10c and the upper metal layer 20b, so that the lower metal layer 10c and the upper metal layer 20b are open.

이러한 구조에 전자를 방사하면 상부 금속층(20a)에 조사된 전자는 비아(15a, 15b)를 통해 하부 금속층(10a, 10b)으로 빠져 나가고, 상부 금속층(20b)에 조사된 전자는 비아(15c)를 통해 하부 금속층(10b)으로 빠져 나가며, 상부 금속층 (20c)에 조사된 전자는 비아(15e)를 통해 하부 금속층(10c)으로 빠져 나간다. 즉, 결함 비아(15d)가 존재함에도 불구하고 이 결합 비아(15d)와 연결되어 있는 상부 금속층(20b)에 조사된 전자는 이 금속층에 쌓이지 않고 정상적인 비아(15c)를 통해 하부 금속층(10b)으로 빠져 나가기 때문에 전압 대조법(voltage contrast method)을 이용한 SEM으로는 결함 비아(15d)를 찾아낼 수 없다.When electrons are emitted to the structure, electrons irradiated to the upper metal layer 20a exit through the vias 15a and 15b to the lower metal layers 10a and 10b, and electrons irradiated to the upper metal layer 20b are vias 15c. Through the exit to the lower metal layer 10b, the electrons irradiated to the upper metal layer 20c exits to the lower metal layer 10c through the via 15e. That is, despite the presence of the defective via 15d, the electrons irradiated to the upper metal layer 20b connected to the coupling via 15d do not accumulate on the metal layer, but through the normal via 15c to the lower metal layer 10b. The defect via 15d cannot be found by SEM using the voltage contrast method.

종래 기술에서 검출할 수 있는 결함 비아는 도 1b에 나타낸 것처럼 하나의 상부 금속층에 연결된 비아 모두에 결함이 있어서 해당 상부 금속층이 하부 금속층과 완전히 개방된 비아이어야 한다. 즉, 도 1b에 나타낸 것처럼, 하부 금속층(30a~30c)과 상부 금속층(40a~40c)을 전기적으로 연결하여야 하는 비아(35a~35e) 중 상부 금속층(40b)과 하부 금속층(30b, 30c)을 연결해야 하는 비아(35c, 35d)에 모두 결함이 있는 경우에는 이 상부 금속층(40b)에 조사된 전자가 하부 금속층으로 빠져 나가지 못하고 쌓이기 때문에 이것을 전압 대조법으로 SEM 검출하면 다른 금속층(40a, 40c)에 비해 어둡게 나타난다. 이것은 도 2의 사진을 통해서도 확인할 수 있다.Defective vias detectable in the prior art should be vias in which all vias connected to one top metal layer are defective as shown in FIG. 1B so that the top metal layer is completely open with the bottom metal layer. That is, as shown in FIG. 1B, the upper metal layer 40b and the lower metal layers 30b and 30c of the vias 35a to 35e which should electrically connect the lower metal layers 30a to 30c and the upper metal layers 40a to 40c. If all of the vias 35c and 35d to be connected are defective, electrons irradiated to the upper metal layer 40b do not escape to the lower metal layer and accumulate. Darker than This can be confirmed through the photograph of FIG. 2.

즉, 종래 전압 대조법을 이용한 SEM 검출은 결함이 있는 비아를 모두 찾아낼 수 없고, 하부 금속층과 완전히 절연된 상부 금속층만 검출할 수 있다는 문제가 있다.That is, the SEM detection using the conventional voltage matching method has a problem that it is impossible to find all the defective vias, and only the upper metal layer completely insulated from the lower metal layer.

본 발명의 목적은 결함이 있는 비아를 모두 검출할 수 있는 불량 분석 방법을 제공하는 것이다. It is an object of the present invention to provide a failure analysis method capable of detecting all defective vias.                         

본 발명의 다른 목적은 불량 분석의 정확성을 높임으로써, 반도체 집적회로 소자의 신뢰성을 향상시키는 것이다.Another object of the present invention is to improve the accuracy of the defect analysis, thereby improving the reliability of the semiconductor integrated circuit device.

본 발명에 따른 결함 분석 방법은, 반도체 웨이퍼의 검사 패드에 전하를 조사하는 단계와, 검사 패드에 충전된 전하를 접속부를 통해 상부 금속층과 하부 금속층으로 전달하는 단계와, 반도체 웨이퍼를 전압 대조법으로 분석하는 단계를 포함한다. 상부 금속층과 하부 금속층은 비아를 통해 전기적으로 연결되어 있는데, 어느 한 비아에 결함이 발생하여 상부 금속층 또는 하부 금속층으로 전달된 전하가 그 다음 상하부 금속층으로 전달되지 못하면 이 결함 비아와 연결되어 있는 금속층에는 전하가 쌓이게 되어, 전하 대조법으로 SEM 검출하면 전하가 쌓이지 않은 금속층에 비해 어둡게 나타나기 때문에, 불량을 정확하게 분석할 수 있다. The defect analysis method according to the present invention includes the steps of irradiating an electric charge to an inspection pad of a semiconductor wafer, transferring an electric charge charged in the inspection pad to an upper metal layer and a lower metal layer through a connection portion, and analyzing the semiconductor wafer by a voltage contrast method. It includes a step. The upper metal layer and the lower metal layer are electrically connected through vias.If a via fails and the charge transferred to the upper or lower metal layer is not transferred to the next upper or lower metal layer, the metal layer connected to the defective via is The charges accumulate, and when SEM detection is performed by the charge control method, the charges appear darker than those of the metal layer on which the charges do not accumulate, so that defects can be accurately analyzed.

구현예Embodiment

이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 SEM 분석 방법을 설명하기 위한 개략 단면도이다.3 is a schematic cross-sectional view for explaining the SEM analysis method according to the present invention.

도 3에서 보는 것처럼, 하부 금속층(50a)은 상부 금속층(60a)과 비아(55a)에 의해 전기적으로 연결되어 있고, 하부 금속층(50b)은 상부 금속층(60a)과 비아(55b)에 의해 연결되어 있으며, 하부 금속층(50b)은 상부 금속층(60b)과 비아(55c)에 의해 연결되어 있고, 하부 금속층(50c)은 상부 금속층(60c)과 비아(55e)에 의해 연결되어 있다. 앞에서 도 1a를 참조로 설명했던 것과 마찬가지로, 하부 금속층 (50c)과 상부 금속층(60b)을 전기적으로 연결하여야 하는 비아(55c)에 불량이 발생하여 하부 금속층(50c)과 상부 금속층(60b)은 개방된 상태이다.As shown in FIG. 3, the lower metal layer 50a is electrically connected by the upper metal layer 60a and the vias 55a, and the lower metal layer 50b is connected by the upper metal layer 60a and the vias 55b. The lower metal layer 50b is connected by the upper metal layer 60b and the via 55c, and the lower metal layer 50c is connected by the upper metal layer 60c and the via 55e. As described above with reference to FIG. 1A, a failure occurs in the via 55c that must electrically connect the lower metal layer 50c and the upper metal layer 60b, so that the lower metal layer 50c and the upper metal layer 60b are opened. It is in a state.

본 발명에서는 종래와 달리 금속층에 직접 전하(전자)를 주사하지 않고 검사 패드(70)에 전자를 주사하여 이 패드(70)에 전하를 충전한 후 전압 대조법으로 SEM 불량 검출을 함으로써 상부 금속층의 한쪽에만 결함 비아가 생긴 경우에도 이를 검출할 수 있다. 즉, 패드(70)를 접속부(80)를 통해 하부 금속층(50a)에 연결되도록 하고, 패드(70)에 주사된 전자가 금속층(50, 60)으로 전달되도록 하면, 결함 비아(55d) 때문에 상부 금속층(60c)으로는 전자가 전달되지 못하고, 상부 금속층(60a, 60b)에 전하가 쌓이게(charge-up) 된다. 따라서 이를 전압 대조법으로 SEM 검출하면 도 3에서 보는 것처럼, 상부 금속층(60a, 60b)이 어둡게 나타나 비아 결함을 알아 낼 수 있다.In the present invention, unlike the conventional art, one side of the upper metal layer is detected by scanning electrons in the test pad 70 without charging electrons directly to the metal layer to charge the pad 70, and then performing SEM failure detection by voltage matching. This can be detected even if a defective via has occurred. That is, when the pad 70 is connected to the lower metal layer 50a through the connecting portion 80, and the electrons injected into the pad 70 are transferred to the metal layers 50 and 60, the upper portion due to the defective via 55d is provided. Electrons are not transferred to the metal layer 60c, and charges are accumulated in the upper metal layers 60a and 60b. Therefore, when SEM detection is performed by voltage contrast, the upper metal layers 60a and 60b appear dark to detect via defects, as shown in FIG. 3.

본 발명에서 검사 패드(70)는 반도체 소자를 제조하는 웨이퍼의 칩 절단 영역에 형성되어 있는 기존의 패드를 이용함으로써, 본 발명을 위하여 웨이퍼에 별도의 패드를 만들 필요가 없다.In the present invention, the inspection pad 70 uses an existing pad formed in a chip cutting region of a wafer for manufacturing a semiconductor device, and thus, there is no need to make a separate pad on the wafer for the present invention.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

본 발명에 따르면 비아에 결함이 생긴 경우에도 상하부 금속층이 완전히 분리되지 않고 한쪽 비아를 통해 상하부 금속층이 연결되었을 때 종래 기술에서는 검출할 수 없는 비아 결함을 검출할 수 있다. 따라서, 불량 분석의 정확성을 높이고, 반도체 집적회로 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, even when the vias are defective, via defects that cannot be detected in the prior art can be detected when the upper and lower metal layers are connected through one via without the upper and lower metal layers being completely separated. Therefore, the accuracy of the defect analysis can be improved and the reliability of the semiconductor integrated circuit device can be improved.

또한, 본 발명에서는 결함이 있는 비아를 검출하기 위하여 추가의 공정이 필요하지 아니하므로, 간단한 방법을 통해 불량을 완전하게 검출할 수 있다.In addition, in the present invention, no additional process is required to detect defective vias, so that defects can be completely detected by a simple method.

Claims (3)

반도체 소자의 불량을 주사 전자현미경으로 분석하는 방법으로서,As a method of analyzing a defect of a semiconductor device with a scanning electron microscope, 접속부를 통해 전기적으로 연결된 복수의 상기 금속층 및 복수의 하부 금속층과, 상기 상부 금속층 및 상기 하부 금속층 중 적어도 하나와 전기적으로 연결되고 반도체 웨이퍼의 절단 영역에 형성된 검사 패드를 포함하는 반도체 웨이퍼에 전하를 조사하되 상기 검사 패드에만 선택적으로 전하를 조사하는 단계와,Electric charge is irradiated to a semiconductor wafer including a plurality of the metal layers and a plurality of lower metal layers electrically connected through a connecting portion, and a test pad electrically connected to at least one of the upper metal layer and the lower metal layer and formed in a cutting region of the semiconductor wafer Selectively irradiating charge only to the test pad; 상기 검사 패드에 충전된 전하를 접속부를 통해 상부 금속층과 하부 금속층으로 전달하는 단계와,Transferring charge charged in the test pad to an upper metal layer and a lower metal layer through a connection; 상기 반도체 웨이퍼를 전압 대조법으로 분석하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 결함 분석 방법.And analyzing the semiconductor wafer by a voltage contrast method. 삭제delete 제1항에서,In claim 1, 상기 하부 금속층은 제1 하부 금속층과 제2 하부 금속층을 포함하고, 상기 접속부는 제1 하부 금속층과 상기 검사 패드를 전기적으로 연결하고, 상기 비아는 제1 하부 금속층과 상부 금속층을 전기적으로 연결하는 제1 비아와, 상부 금속층과 제2 하부 금속층을 연결하는 제2 비아를 포함하며,The lower metal layer includes a first lower metal layer and a second lower metal layer, wherein the connection part electrically connects the first lower metal layer and the test pad, and the vias electrically connect the first lower metal layer and the upper metal layer. A first via and a second via connecting the upper metal layer and the second lower metal layer; 상기 제1 비아는 결함이 없이 제1 하부 금속층과 상부 금속층을 연결하고, 제2 비아는 제2 하부 금속층과 상부 금속층의 연결에 결함을 갖는 것을 특징으로 하는 반도체 소자의 결함 분석 방법.And the first via connects the first lower metal layer and the upper metal layer without a defect, and the second via has a defect in the connection of the second lower metal layer and the upper metal layer.
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