KR100666230B1 - Multi-level flash memory devices utilizing multiple floating gates and manufacturing method - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 상부로 다중의 플로팅 게이트를 가진 NAND형 플래시 메모리 소자 및 그 제조 방법에 관한 것이다. 반도체 기판 상에 소자 분리막을 형성하여 미리 설정된 액티브 영역의 상부에 터널 산화막을 형성하는 단계, 상기 터널 산화막의 상부에 다중으로 플로팅 게이트를 증착하는 단계, 상기 최상층의 플로팅 게이트의 상부에 게이트 산화막을 증착하는 단계 및 상기 게이트 산화막의 상부에 컨트롤 게이트를 증착하는 단계를 포함하는 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법에 관한 것이다. 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리는 낮은 전압에서 동작하고, 빠른 쓰기/지우기를 할 수 있으며, 단위 면적당 저장 용량을 크게 할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a NAND flash memory device having a plurality of floating gates thereon and a method of manufacturing the same. Forming a device isolation layer on a semiconductor substrate to form a tunnel oxide layer on top of a predetermined active region, depositing multiple floating gates on the tunnel oxide layer, and depositing a gate oxide layer on the top floating gate And depositing a control gate over the gate oxide layer. Flash memory having multiple floating gates according to the present invention can operate at low voltage, enable fast write / erase, and increase storage capacity per unit area.

다중 준위, 플로팅 게이트, 플래시 메모리, 소자 Multi-Level, Floating Gate, Flash Memory, Device

Description

다중 플로팅 게이트를 사용한 다중준위 플래시 메모리 소자 및 그 제조 방법{Multi-level flash memory devices utilizing multiple floating gates and manufacturing method}Multi-level flash memory devices utilizing multiple floating gates and manufacturing method thereof

도 1은 종래 기술에 따른 다중 준위 플래시 메모리 소자의 단면도.1 is a cross-sectional view of a multilevel flash memory device according to the prior art.

도 2는 종래 기술에 따른 다중 준위 플래시 메모리 소자에서 전하량, 준위 및 데이터 비트와의 관계를 도시한 도면.2 is a diagram illustrating a relationship between charge amount, level, and data bits in a multilevel flash memory device according to the prior art;

도 3은 종래 기술에 따른 계단형 프로그램 펄스의 수와 문턱 전압과의 관계를 도시한 도면.3 is a diagram illustrating a relationship between a number of stepped program pulses and a threshold voltage according to the related art.

도 4는 종래 기술에 따른 다중 준위 플래시 메모리 소자의 단면도.4 is a cross-sectional view of a multilevel flash memory device according to the prior art.

도 5는 본 발명의 바람직한 실시예에 따른 다중 플로팅 게이트를 사용한 다중준위 플래시 메모리 소자의 단면도.5 is a cross-sectional view of a multilevel flash memory device using multiple floating gates in accordance with a preferred embodiment of the present invention.

도 6a 내지 도 6d는 본 발명의 바람직한 일 실시예에 따른 이중 플로팅 게이트를 사용한 다중 준위 플래시 메모리 소자에의 전하 저장 예시도.6A-6D illustrate charge storage in a multilevel flash memory device using a double floating gate in accordance with one preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

510 : 터널 산화막510 tunnel oxide film

520, 540 : 플로팅 게이트 A, B520, 540: floating gates A, B

530 : 배리어 산화막530: barrier oxide film

본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 상부로 다중의 플로팅 게이트를 가진 NAND형 플래시 메모리 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a NAND flash memory device having a plurality of floating gates thereon and a method of manufacturing the same.

플래시 메모리는 소비전력이 작고, 전원이 꺼지더라도 저장된 정보가 사라지지 않은 채 유지되는 특성을 지닌 기억장치(반도체)이다. 따라서 디램(DRAM)과 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있을 뿐 아니라 정보의 입출력도 자유로워 현재 디지털 텔레비전, 디지털 캠코더, 휴대전화, 디지털 카메라, 개인 휴대 단말기(PDA), 게임기, MP3 플레이어 등에 널리 이용된다.Flash memory is a memory device (semiconductor) that has a small power consumption and retains stored information even when the power is turned off. Therefore, unlike DRAM, not only the stored information can be preserved even when the power is cut off, but also the input / output of the information is free, so the current digital television, digital camcorder, mobile phone, digital camera, personal digital assistant (PDA), game machine, MP3 It is widely used for players.

플래시 메모리 소자의 구조는 일반적인 모스 트랜지스터(MOS transistor) 구조에 전하를 축적할 수 있는 플로팅 게이트(Floating gate)를 포함하고 있다. 즉, 플래시 메모리 소자에 있어서 반도체 기판 상에 터널 산화막이라고 불리는 얇은 게이트 산화막을 증착하여 플로팅 게이트가 형성되어 있고, 플로팅 게이트 상부에 게이트 층간 유전막을 증착하여 컨트롤 게이트(Control gate) 전극이 형성되어 있다. 따라서, 플로팅 게이트는 터널 산화막 및 게이트 산화막에 의해 반도체 기판 및 컨 트롤 게이트 전극과 전기적으로 절연이 되어 있다. 여기서 플래시 메모리 소자는 플로팅 게이트의 준위를 이용함에 있어 단일 준위 플래시 메모리 소자와 다중 준위 플래시 메모리 소자로 나뉜다.The structure of a flash memory device includes a floating gate capable of accumulating charge in a general MOS transistor structure. That is, in a flash memory device, a floating gate is formed by depositing a thin gate oxide film called a tunnel oxide film on a semiconductor substrate, and a control gate electrode is formed by depositing a gate interlayer dielectric film on the floating gate. Therefore, the floating gate is electrically insulated from the semiconductor substrate and the control gate electrode by the tunnel oxide film and the gate oxide film. The flash memory device is divided into a single-level flash memory device and a multi-level flash memory device in using the floating gate level.

도 1은 종래 기술에 따른 다중 준위 플래시 메모리 소자의 단면도이다. 도 1을 참조하면, 종래 기술에 따른 다중 준위 플래시 메모리 소자는 반도체 기판(110), 터널 산화막(120), 플로팅 게이트(130), 게이트 산화막(140) 및 컨트롤 게이트(150)를 포함하여 구성된다. 1 is a cross-sectional view of a multilevel flash memory device according to the prior art. Referring to FIG. 1, a multi-level flash memory device according to the related art includes a semiconductor substrate 110, a tunnel oxide film 120, a floating gate 130, a gate oxide film 140, and a control gate 150. .

상술한 플래시 메모리 소자의 데이타 기입(program) 방법은 FN 터널링(Fowler Nordheim tunneling; 파울러/노드하임 터널링)을 이용하는 방법과 열전자 주입방법(Hot Electron Injection)을 이용하는 방법이 있다. 이 중, FN 터널링(Fowler Nordheim tunneling)을 이용하는 방법은 플래시 메모리의 컨트롤 게이트(150) 전극과 반도체 기판(110) 사이에 고전압을 인가함으로써 터널 산화막(120)에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판(110)의 전자가 상기 터널 산화막(120)을 통과하여 플로팅 게이트(130)에 주입됨으로써, 데이터가 기입되는 방식이다. 그리고 열전자 주입(Hot Electron Injection) 방법은 플래시 메모리의 컨트롤 게이트(150) 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자(Hot Electron)를 터널 산화막(120)을 통하여 플로팅 게이트(130)로 주입함으로써, 데이터를 기입하는 방식이다.The above-described data programming method of a flash memory device includes a method using FN tunneling (Fowler Nordheim tunneling) and a method using hot electron injection (Hot Electron Injection). Among them, a high voltage field is applied to the tunnel oxide layer 120 by applying a high voltage between the control gate 150 electrode of the flash memory and the semiconductor substrate 110. The electrons of the semiconductor substrate 110 are injected into the floating gate 130 by passing through the tunnel oxide film 120, whereby data is written. In addition, the hot electron injection method applies a high voltage to the control gate 150 electrode and the drain region of the flash memory so that hot electrons generated in the vicinity of the drain region are transferred through the tunnel oxide layer 120. By injecting the data into the data, the data is written.

도 2는 종래 기술에 따른 다중 준위 플래시 메모리 소자에서 전하량, 준위 및 데이터 비트와의 관계를 도시한 도면이다. 도 2를 참조하면, 데이터 비트(n)가 1, 2, 3인 경우 플로팅 게이트에 충전된 전하량과 준위가 도시 되어 있다. FIG. 2 is a diagram illustrating a relationship between charge amount, level, and data bits in a multilevel flash memory device according to the related art. Referring to FIG. 2, the amount and level of charge charged in the floating gate when the data bits n are 1, 2, and 3 are illustrated.

각 데이터 비트 당 x축은 전하량을 나타내며, 이에 상응하는 각 펄스는 준위를 나타낸다.The x-axis for each bit of data represents the amount of charge, and each corresponding pulse represents the level.

데이터 비트(n)가 '1'인 경우 준위는 '1'과 '0' 두 가지이며, 데이터 비트(n)가 '2'인 경우 준위는 '11', '10', '01', '00' 네 가지이고, 데이터 비트(n)가 '3'인 경우 준위는 '111', '110', '101', '100', '011', '010', '001', '000' 여덟 가지이다. When data bit n is' 1 ', there are two levels' 1' and '0'. When data bit n is' 2 ', levels are' 11 ',' 10 ',' 01 ',' 00 'four, and if data bit (n) is' 3', the level is' 111 ',' 110 ',' 101 ',' 100 ',' 011 ',' 010 ',' 001 ',' 000 ' Eight.

도 3은 종래 기술에 따른 계단형 프로그램 펄스의 수와 문턱 전압(Vt)과의 관계를 도시한 도면이다. 도 3을 참조하면, x축은 프로그램 펄스의 수이며, y축은 문턱 전압의 크기이다. 3 is a diagram illustrating a relationship between the number of stepped program pulses and the threshold voltage Vt according to the related art. Referring to FIG. 3, the x-axis is the number of program pulses and the y-axis is the magnitude of the threshold voltage.

문턱 전압 분포의 정확성을 높이기 위해 증가하는 계단형 펄스 프로그램(incremental step pulse programming, 이하 'ISPP'라고 한다) 방법을 이용하며, 여기서 일정한 문턱 전압에 도달하기 위해(프로그램을 위해) 이용되는 계단형 펄스의 수가 커질수록 문턱 전압 분포의 정확성은 높아지게 된다. Incremental step pulse programming (ISPP) is used to increase the accuracy of the threshold voltage distribution, where stepped pulses are used to reach a constant threshold voltage (for programming). The larger the number of, the higher the accuracy of the threshold voltage distribution.

그러나 계단 전압의 간격을 줄이면 프로그램 펄스의 수가 많아야 일정한 문턱 전압에 도달되어 문턱 전압 분포의 정확성을 높일 수 있지만, 프로그램 하는데 소요되는 시간은 상대적으로 커지게 된다. 계단 전압 간격의 크기와 상대적인 프로그램 소요 시간은 아래의 <표 1>에 의해 기술된다. However, if the step voltage interval is reduced, the number of program pulses reaches a certain threshold voltage to increase the accuracy of the threshold voltage distribution, but the time required for programming is relatively large. The magnitude of the step voltage gap and the relative program duration are described in Table 1 below.

<표 1>TABLE 1

계단 전압의 간격Spacing of stairs voltage 상대적인 쓰기 시간Relative write time 0.2V0.2V 약 2.5배2.5 times 0.4V0.4 V 약 1.5배1.5 times 0.6V0.6 V 1배1x 0.8V0.8 V 약 0.8배0.8 times

상술한 <표 1>에 의하면 계단 전압의 간격이 클수록 상대적인 쓰기 시간은 작아지게 된다. According to the above Table 1, the larger the step voltage gap, the smaller the relative write time.

이와 같이 종래 기술에 따른 다중 준위 메모리 소자를 이용하면 높은 계단 전압에서 문턱 전압 분포의 정확성을 높게 하는 동시에 쓰기 시간을 작게 할 수는 없는 문제점이 있다.As described above, when the multilevel memory device according to the related art is used, there is a problem in that the accuracy of the threshold voltage distribution is increased at a high step voltage and the write time cannot be reduced.

따라서, 상술한 문제점을 해결하기 위해, 본 발명의 목적은 프로그램 속도를 향상시키면서 동시에 동작 전압도 낮출 수 있는 다중 플로팅 게이트를 가진 플래시 메모리 소자 및 그 제조 방법을 제시하는데 있다. Accordingly, to solve the above problems, an object of the present invention is to provide a flash memory device having multiple floating gates and a method of manufacturing the same, which can improve the program speed and lower the operating voltage.

본 발명의 다른 목적은 단위 면적당 저장 용량을 크게 할 수 있는 다중 플로팅 게이트를 가진 플래시 메모리 소자 및 그 제조 방법을 제시하는데 있다. Another object of the present invention is to provide a flash memory device having multiple floating gates capable of increasing storage capacity per unit area, and a manufacturing method thereof.

상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 플래시 메모리 소자의 제조 방법에 있어서, (a) 반도체 기판 상에 소자 분리막을 형성하여 미리 설정된 액티브 영역의 상부에 터널 산화막을 형성하는 단계; (b) 상기 터널 산화막의 상부에 제1 플로팅 게이트를 증착하는 단계; (c) 상기 제1 플로팅 게이트의 상부에 유전체를 증착하는 단계; (d) 상기 유전체의 상부에 제2 플로팅 게이트를 증착하는 단계; (e) 상기 제2 플로팅 게이트의 상부에 게이트 산화막을 증착하는 단계; 및 (f) 상기 게이트 산화막의 상부에 컨트롤 게이트를 증착하는 단계를 포함하는 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법이 제공될 수 있다.In order to achieve the above objects, according to an aspect of the present invention, a method of manufacturing a flash memory device, comprising: (a) forming a device isolation film on a semiconductor substrate to form a tunnel oxide film on top of a predetermined active region; (b) depositing a first floating gate on top of the tunnel oxide film; (c) depositing a dielectric over the first floating gate; (d) depositing a second floating gate over the dielectric; (e) depositing a gate oxide film on top of the second floating gate; And (f) depositing a control gate over the gate oxide layer. A method of manufacturing a flash memory device having multiple floating gates may be provided.

바람직하게는, 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법에서, 상기 제1 플로팅 게이트 및 상기 제2 플로팅 게이트는 상기 터널 산화막과 평행하게 다층 구조로 증착될 수 있다. Preferably, in the method of manufacturing a flash memory device having multiple floating gates according to the present invention, the first floating gate and the second floating gate may be deposited in a multilayer structure in parallel with the tunnel oxide layer.

또한, 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법에서, 상기 유전체는 배리어 산화막일 수 있다. 여기서, 상기 배리어 산화막은 상기 터널 산화막보다 터널링을 위한 문턱 전압이 낮을 수 있다. 또는 상기 배리어 산화막은 상기 터널 산화막보다 얇을 수 있다.
또한, 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법에서, 상기 제1 플로팅 게이트 또는 상기 제2 플로팅 게이트는 폴리실리콘이나 Si3N4로 만들어질 수 있다. Further, in the method of manufacturing a flash memory device having multiple floating gates according to the present invention, the dielectric may be a barrier oxide film. Here, the barrier oxide layer may have a lower threshold voltage for tunneling than the tunnel oxide layer. Alternatively, the barrier oxide layer may be thinner than the tunnel oxide layer.
In addition, in the flash memory device manufacturing method having multiple floating gates according to the present invention, the first floating gate or the second floating gate may be made of polysilicon or Si 3 N 4 .

상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 플래시 메모리 소자에 있어서, 반도체 기판 상에 소자 분리막을 형성하여 미리 설정된 액티브 영역의 상부에 형성되는 터널 산화막; 상기 터널 산화막의 상부에 증착되고 유전체로 구분되는 다층 구조로 형성되어 있는 2개 이상의 플로팅 게이트; 상기 플로팅 게이트 중 최상층의 플로팅 게이트의 상부에 증착되는 게이트 산화막; 및 상기 게이트 산화막의 상부에 증착되는 컨트롤 게이트를 포함하는 다중 플로팅 게이트를 가진 플래시 메모리 소자가 제공될 수 있다.In order to achieve the above objects, according to an aspect of the present invention, there is provided a flash memory device, comprising: a tunnel oxide film formed on a predetermined active region by forming an isolation layer on a semiconductor substrate; Two or more floating gates formed on the tunnel oxide layer and formed in a multilayer structure separated by a dielectric; A gate oxide layer deposited on an uppermost floating gate of the floating gates; A flash memory device having multiple floating gates may include a control gate deposited on an upper portion of the gate oxide layer.

바람직하게는, 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자에서, 상기 플로팅 게이트는 상기 터널 산화막과 평행하게 다층 구조로 증착될 수 있다.
또한, 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자에서, 상기 유전체는 배리어 산화막일 수 있다. 여기서, 상기 배리어 산화막은 상기 터널 산화막보다 터널링을 위한 문턱 전압이 낮거나 상기 터널 산화막보다 얇을 수 있다.
또한, 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자에서, 상기 플로팅 게이트는 폴리실리콘이나 Si3N4로 만들어질 수 있다. Preferably, in a flash memory device having multiple floating gates according to the present invention, the floating gate may be deposited in a multilayer structure in parallel with the tunnel oxide film.
Further, in a flash memory device having multiple floating gates according to the present invention, the dielectric may be a barrier oxide film. Here, the barrier oxide layer may have a lower threshold voltage for tunneling than the tunnel oxide layer or may be thinner than the tunnel oxide layer.
In addition, in a flash memory device having multiple floating gates according to the present invention, the floating gate may be made of polysilicon or Si 3 N 4 .

본 발명의 그 밖의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 분명해질 것이다. Other objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings.

이하, 본 발명에 따른 다중 플로팅 게이트를 가진 다중 준위 플래시 메모리 소자 및 그 제조 방법의 바람직한 실시 예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter, a preferred embodiment of a multi-level flash memory device having a multi-floating gate and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same or corresponding components are given the same reference numerals and redundant description thereof will be omitted.

도 4는 종래 기술에 따른 다중 준위 플래시 메모리 소자의 단면도이다. 도 4를 참조하면, 다중 준위 플래시 메모리 소자는 반도체 기판(벌크)(410), 소스(420), 드레인(430), 터널 산화막(440), 플로팅 게이트(450), 게이트 산화막(460) 및 컨트롤 게이트(470)를 포함하여 구성된다.4 is a cross-sectional view of a multilevel flash memory device according to the prior art. Referring to FIG. 4, a multi-level flash memory device includes a semiconductor substrate (bulk) 410, a source 420, a drain 430, a tunnel oxide 440, a floating gate 450, a gate oxide 460, and a control. And a gate 470.

커플링 비율(Coupling ratio; f)은 컨트롤 게이트(470)와 드레인(430)에 인가되는 전압에 대해 플로팅 게이트(450)의 전위를 표현하는 수치이다. 이에 대한 자세한 내용은 PAOLO PAVAN 등에 의해 기술된 Flash Memory Cells An Overview PROCEEDINGS OF THE IEEE, VOL. 85, NO. 8, AUGUST 1997, 1250P에 개시되어 있다. The coupling ratio f is a numerical value representing the potential of the floating gate 450 with respect to the voltage applied to the control gate 470 and the drain 430. For more information on this, see Flash Memory Cells An Overview PROCEEDINGS OF THE IEEE, VOL. 85, NO. 8, AUGUST 1997, 1250P.

FN 터널링 또는 열전자 주입 방법에서 터널 산화막(440)에 인가되는 전계를 위해서는 높은 커플링 비율(f)이 필요하게 된다. 따라서 커플링 비율(f)을 증가시키기 위해서는 컨트롤 게이트(450)와 중첩되는 플로팅 게이트(450)의 표면적을 증 가시켜, 컨트롤 게이트(450)와 플로팅 게이트(450) 사이의 정전용량(CFC)을 증가시켜야 할 것이나, 최근 반도체 소자가 고집적화, 미세화됨에 따라, 커패시터가 형성되는 면적을 더욱 감소시켜야 하는 바, 플로팅 케이트의 면적을 증가시킴으로써, 정전 용량을 증가시키기는 힘들다. 또한, 데이터를 저장하기 위해서 이용하는 ISPP 방법에 의하면 계단 전압을 높여 프로그램 시간을 줄일 수는 있으나 정확성은 그만큼 감소하게 된다.In the FN tunneling or hot electron injection method, a high coupling ratio f is required for the electric field applied to the tunnel oxide film 440. Therefore, in order to increase the coupling ratio f, the surface area of the floating gate 450 overlapping the control gate 450 is increased to increase the capacitance C FC between the control gate 450 and the floating gate 450. However, as semiconductor devices have recently been highly integrated and miniaturized, it is necessary to further reduce the area in which capacitors are formed, so that it is difficult to increase the capacitance by increasing the area of the floating gate. In addition, according to the ISPP method used to store the data, it is possible to reduce the program time by increasing the step voltage, but the accuracy is reduced accordingly.

이를 극복하기 위한 본 발명에 따른 플래시 메모리 제조 방법은 플래시 메모리에 사용되는 플로팅 게이트를 유전체로 격리 시키고 2개 층으로 중첩하여 쌓되, 플래시 메모리에 사용되는 2개 층의 플로팅 게이트 사이에 형성된 배리어 산화막은 터널 산화막보다 비교적 얇게 형성하는 방법이다. In the flash memory manufacturing method according to the present invention to isolate the floating gate used for flash memory with a dielectric layer and stacked in two layers, the barrier oxide film formed between the floating gate of the two layers used for flash memory It is a method of forming relatively thinner than the tunnel oxide film.

도 5는 본 발명의 바람직한 실시예에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자의 단면도이다. 도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 다중 준위 플래시 메모리 소자는 반도체 기판(벌크)(410), 소스(420), 드레인(430), 터널 산화막(510), 플로팅 게이트 A(520), 플로팅 게이트 B(540), 배리어 산화막(530), 게이트 산화막(550) 및 컨트롤 게이트(470)를 포함하여 구성된다. 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자는 플로팅 게이트(450)가 배리어 산화막(530)에 의해 플로팅 게이트 A(520) 및 플로팅 게이트 B(540)의 두 층으로 구분된다는 점에서 종래 기술에 따른 플래시 메모리 소자와 다르므로, 이하에서는 플로팅 게이트(450)를 중심으로 설명한다.5 is a cross-sectional view of a flash memory device having multiple floating gates in accordance with a preferred embodiment of the present invention. Referring to FIG. 5, a multi-level flash memory device according to an exemplary embodiment of the present invention may include a semiconductor substrate (bulk) 410, a source 420, a drain 430, a tunnel oxide layer 510, and a floating gate A 520. ), A floating gate B 540, a barrier oxide film 530, a gate oxide film 550, and a control gate 470. In the flash memory device according to the preferred embodiment of the present invention, the floating gate 450 is divided into two layers of the floating gate A 520 and the floating gate B 540 by the barrier oxide layer 530. Since it is different from the flash memory device, the following description will focus on the floating gate 450.

플로팅 게이트(450)는 배리어 산화막(530)에 의해 두 부분으로 나뉘어 진다. 바람직하게는 플로팅 게이트(450)는 폴리실리콘이나 Si3N4로 형성될 수 있고, 두 부분으로 나뉘어 질 수 있다. 따라서 구분된 부분마다 다르게 전하를 저장 할 수 있어서 동작 전압도 낮추고 프로그램 시간도 줄일 수 있다. 이하에서는 바람직하게 플로팅 게이트(450)가 같은 두께로 두 부분으로 나눠진 경우에 대해서 설명한다. 플로팅 게이트(450)가 다른 두께를 가지는 두 부분으로 나눠진 경우에도 당업자에 의해 용이하게 구현될 수 있음은 물론이다.The floating gate 450 is divided into two parts by the barrier oxide layer 530. Preferably, the floating gate 450 may be formed of polysilicon or Si 3 N 4 , and may be divided into two parts. Thus, charges can be stored differently for each part, reducing operating voltage and reducing program time. Hereinafter, a case in which the floating gate 450 is divided into two parts with the same thickness will be described. Even if the floating gate 450 is divided into two parts having different thicknesses, it can be easily implemented by those skilled in the art.

도 5를 참조하면, 플로팅 게이트(450)는 플로팅 게이트 A(520), 플로팅 게이트 B(540) 부분으로 구분되어 있으며, 배리어 산화막(530)과 터널 산화막(510)의 두께가 다르므로 플로팅 게이트(450)에 전하가 저장되는 저장 조건이 다르다. 여기서, 배리어 산화막(530)이 터널 산화막(510)보다 얇은 두께를 가지도록 설계되었으므로 즉, 배리어 산화막(530)은 터널 산화막(510)보다 낮은 전압에서 FN 터널링이 시작된다. 배리어 산화막(530)이 터널 산화막(510)보다 터널링을 위한 문턱 전압이 낮으면 되므로, 배리어 산화막(530)이 터널 산화막(510)보다 두께가 얇은 이외에도 다른 실시예에 의해 문턱 전압이 낮으면 본 발명의 사상 내에 있음은 당연하다.Referring to FIG. 5, the floating gate 450 is divided into portions of the floating gate A 520 and the floating gate B 540, and the thicknesses of the barrier oxide layer 530 and the tunnel oxide layer 510 are different. The storage conditions at which charge is stored at 450 are different. Here, since the barrier oxide film 530 is designed to have a thickness thinner than that of the tunnel oxide film 510, that is, the barrier oxide film 530 starts FN tunneling at a lower voltage than the tunnel oxide film 510. Since the barrier oxide layer 530 has a lower threshold voltage for tunneling than the tunnel oxide layer 510, the barrier oxide layer 530 has a lower thickness than the tunnel oxide layer 510. It is natural to be in the idea of.

이하에서는 4개 준위의 쓰기 단계에서 각각의 준위에서 저장되는 전하량과 프로그램 순서를 위주로 설명한다. Hereinafter, the amount of charges stored in each level and the program order in the four levels of writing will be described.

바람직하게는, 셀에서 필요한 4 준위는 '11', '10', '01', '00'으로 정할 수 있다. 각 레벨에서 저장되는 전하량의 차이와 저장되는 위치의 차이로 서로 다른 셀의 문턱전압을 결정할 수 있다. 즉, 준위 '11' 에서는 플로팅 게이트 A(520), 플로팅 게이트 B(540) 모두에 전하가 저장되지 않도록 하고, 준위 '10'에서는 플로팅 게이트 A(520), 준위 '01'에서는 플로팅 게이트 B(540), 준위 '00'에서는 플로팅 게이트 A(520), 플로팅 게이트 B(540) 모두에 전하가 저장되도록 결정한다. 준위 '10'과 '01'을 만드는 방법은 다음과 같다. 터널 산화막(510)에서 FN 터널링이 일어날 수 있는 전압에서 셀에 쓰기 동작을 한다. 그 다음 터널 산화막(510)에서는 FN 터널링이 일어나지 않고 비교적 얇은 배리어 산화막(530)에서만 FN 터널링을 하도록 전압을 결정하고 쓰기 동작을 한다. 이 때 게이트 전압에 따라 플로팅 게이트 A(520)로 모든 전하를 이동시킬 수도 있고, 플로팅 게이트 B(540)로 모든 전하를 이동시킬 수 있다. 준위 '00'으로 프로그램 할 때는 준위 '01'보다 큰 전압으로 쓰기 동작을 하여 준위 '01'보다 큰 문턱전압을 가지게 한다. 기존의 다중 준위 플래시 메모리에서는 각 준위 '10', '01', '00'으로 프로그램 할 때 인가하는 게이트 전압을 준위 '10'에서 '00'으로 갈수록 점진적으로 높게 하였다. 그러나 본 발명에서는 준위 '10'과 '01'에서 사용하는 게이트 전압이 동일하므로, 준위 '00'에서 사용하는 게이트 전압을 기존의 다중 준위 플래시 메모리에서보다 낮출 수 있다. 따라서 셀의 쓰기/지우기에 사용되는 동작 전압을 낮출 수 있으며, 저장되는 총 전하량도 기존의 다중 준위 플래시 메모리에서 보다 작기 때문에 쓰기/지우기 속도도 향상 시킬 수 있다.Preferably, four levels required by the cell may be determined as '11', '10', '01', or '00'. Threshold voltages of different cells may be determined based on the difference in the amount of charge stored at each level and the difference in the stored position. That is, at level '11', no charge is stored in both the floating gate A 520 and the floating gate B 540, and at the level '10', the floating gate A 520 and the level '01' are floating gate B ( 540 and the level '00' determines that charge is stored in both the floating gate A 520 and the floating gate B 540. Here's how to create levels '10' and '01': The tunnel oxide layer 510 writes to the cell at a voltage at which FN tunneling can occur. Next, the FN tunneling does not occur in the tunnel oxide layer 510, and the voltage is determined and the write operation is performed to perform FN tunneling only in the relatively thin barrier oxide layer 530. In this case, all the charges may be moved to the floating gate A 520 according to the gate voltage, and all the charges may be transferred to the floating gate B 540. When programming to level '00', write operation is done with voltage greater than level '01' so that threshold voltage is greater than level '01'. In the conventional multilevel flash memory, the gate voltage applied when programming to each level '10', '01', or '00' is gradually increased from level '10' to '00'. However, in the present invention, since the gate voltages used at the levels '10' and '01' are the same, the gate voltage used at the level '00' can be lower than in the conventional multilevel flash memory. This reduces the operating voltage used to write / erase the cell and improves the write / erase speed because the total amount of charge stored is also smaller than in conventional multilevel flash memories.

도 6a 내지 도 6d는 본 발명의 바람직한 일 실시예에 의한 4 준위에 따른 플로팅 게이트 A(520) 및 플로팅 게이트 B(540)에의 전하 저장 상태를 도시한 도면이다. 6A to 6D are diagrams illustrating charge storage states in the floating gate A 520 and the floating gate B 540 according to the four levels according to an exemplary embodiment of the present invention.

도 6a 내지 도 6d에서 도시된 플로팅 게이트 A(520) 및 플로팅 게이트 B(540)는 중첩으로 쌓여 있으며, 이를 이용하여 2개의 전하 저장 공간이 마련된다. 플로팅 게이트 A(520)는 터널 산화막(510)을 가지고, 플로팅 게이트 B(540)는 배리어 산화막(530)을 가진다. 터널 산화막(510)은 FN 터널링이 시작되는 문턱 전압이 비교적 높은 산화막이며, 배리어 산화막(530)은 FN 터널링이 시작되는 문턱 전압이 터널 산화막(510)의 문턱 전압과 비교하여 상대적으로 낮은 산화막이다. The floating gate A 520 and the floating gate B 540 illustrated in FIGS. 6A to 6D are stacked in an overlapping manner, and two charge storage spaces are provided using the floating gate A 520 and the floating gate B 540. Floating gate A 520 has a tunnel oxide film 510, and floating gate B 540 has a barrier oxide film 530. The tunnel oxide film 510 is an oxide film having a relatively high threshold voltage at which FN tunneling starts, and the barrier oxide film 530 is an oxide film having a relatively low threshold voltage at which FN tunneling starts, compared to the threshold voltage of the tunnel oxide film 510.

도 6a에서 준위 '11'을 의미하는 전하량 Q0를 저장할 수 있도록 터널 산화막(510)에서 FN 터널링이 시작되는 문턱 전압의 전압 레벨에서 쓰기 동작을 한다. 이 때 문턱 전압은 배리어 산화막(530)의 문턴 전압보다 높은 값을 가지므로, 플로팅 게이트 A(520) 및 플로팅 게이트 B(540) 사이를 전하가 이동가능하다. 즉, Q0의 전하량은 플로팅 게이트 A(520) 및 플로팅 게이트 B(540)의 전하량을 합한 값이다.In FIG. 6A, in the tunnel oxide layer 510, the write operation is performed at the voltage level of the threshold voltage at which the FN tunneling starts in the tunnel oxide film 510 to store the charge amount Q0, which means the level '11'. At this time, since the threshold voltage has a higher value than that of the barrier oxide layer 530, charge may move between the floating gate A 520 and the floating gate B 540. That is, the charge amount of Q0 is the sum of the charge amounts of the floating gate A 520 and the floating gate B 540.

도 6b 내지 도 6c에서 준위 '10' 및 준위 '01'을 의미하는 전하량 Q1 및 Q2를 저장할 수 있도록 한다. 여기서, Q1 및 Q2는 전하량이 동일하다. 일단 터널 산화막(510)에서 FN 터널링이 시작되는 문턱 전압 즉, 준위 '11'을 쓰기위한 전압보다 높은 전압을 컨트롤 게이트(470)와 기판(410) 사이에 인가한다. 이후 Q1의 전하 량이 플로팅 게이트 A(520) 및 플로팅 게이트 B(540) 전하량의 합과 동일한 경우 인가되는 전압의 크기를 터널 산화막(510)에서 FN 터널링이 시작되는 문턱 전압의 크기보다 작게 한다. 즉, 플로팅 게이트 A(520) 및 플로팅 게이트 B(540)에는 Q1의 전하량이 저장되어 있으며, 인가되는 전압은 터널 산화막(510)에서의 FN 터널링시 요구되는 전압보다 작아 Q1의 전하가 플로팅 게이트 A(520) 및 플로팅 게이트 B(540) 사이를 이동한다. 여기서, 터널 산화막(510)에서의 FN 터널링시 요구되는 전압보다는 작고 배리어 산화막(530)에서의 FN 터널링시 요구되는 전압보다 큰 전압을 컨트롤 게이트(470) 및 기판(410) 사이에 인가하면, Q1의 전하량은 플로팅 게이트 A(520) 또는 플로팅 게이트 B(540)로 이동한다. 플로팅 게이트 A(520)에 Q1의 전하가 저장되어 있으면 '10', 플로팅 게이트 B(540)에 Q1의 전하가 저장되어 있으면 '01'을 의미한다. 이는 반대가 될 수도 있음은 자명하다.In FIGS. 6B to 6C, charge amounts Q1 and Q2 meaning levels '10' and '01' may be stored. Here, Q1 and Q2 have the same charge amount. The tunnel voltage 510 is applied between the control gate 470 and the substrate 410 higher than the threshold voltage at which the FN tunneling starts, that is, the voltage for writing the level '11'. Then, when the charge amount of Q1 is equal to the sum of the charge amounts of the floating gate A 520 and the floating gate B 540, the magnitude of the applied voltage is smaller than the threshold voltage at which FN tunneling starts in the tunnel oxide layer 510. That is, the charge amount of Q1 is stored in the floating gate A 520 and the floating gate B 540, and the voltage applied is smaller than the voltage required for FN tunneling in the tunnel oxide film 510 so that the charge of Q1 is floating gate A. Move between 520 and floating gate B 540. Here, if a voltage smaller than the voltage required for FN tunneling in the tunnel oxide film 510 and greater than the voltage required for FN tunneling in the barrier oxide film 530 is applied between the control gate 470 and the substrate 410, Q1. Amount of charge moves to floating gate A 520 or floating gate B 540. If the charge of Q1 is stored in the floating gate A 520, it means '10'. If the charge of Q1 is stored in the floating gate B 540, it means '01'. It is obvious that this may be the opposite.

도 6d에서 준위 '00'을 의미하는 전하량 Q3를 저장할 수 있도록 상기 '01'을 의미하는 전하량 Q2를 저장하기 위한 쓰기 전압보다 높은 전압을 인가한다. 이를 통해 플로팅 게이트 A(520) 및 플로팅 게이트 B(540)에 모두 전하가 저장되어 Q3의 전하를 가지게 된다. In FIG. 6D, a voltage higher than a write voltage for storing the charge amount Q2 meaning '01' is applied to store the charge amount Q3 meaning the level '00'. As a result, charges are stored in both the floating gate A 520 and the floating gate B 540 to have a charge of Q3.

즉, 본 발명의 바람직한 실시예에 따르면 쓰기 전압을 3 종류만으로 하고 '10'과 '01'을 구별하는 전압을 지정함으로써 4 준위의 구별이 가능하다. 이로 인해 기존의 플래시 메모리 쓰기에서보다 저장되는 총 전하량을 작게 할 수 있어 쓰기 속도에 있어서 향상될 수 있다.That is, according to a preferred embodiment of the present invention, the four levels can be distinguished by using only three types of write voltages and designating voltages for distinguishing between '10' and '01'. This allows the total amount of charge stored to be smaller than in conventional flash memory writes, thereby improving the write speed.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당해 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다. 또한, 본 발명의 권리범위는 아래 기재된 특허청구범위에 의해서만 해석될 수 있다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention. In addition, the scope of the present invention can be interpreted only by the claims described below.

상술한 바와 같이 본 발명에 따른 다중 플로팅 게이트를 가진 플래시 메모리 소자 및 그 제조 방법은 낮은 전압에서 동작한다. As described above, a flash memory device having multiple floating gates and a method of manufacturing the same according to the present invention operate at a low voltage.

또한, 빠른 쓰기/지우기를 할 수 있고, 단위 면적당 저장 용량을 크게 할 수 있다.In addition, fast write / erase can be performed, and storage capacity per unit area can be increased.

Claims (12)

플래시 메모리 소자의 제조 방법에 있어서, In the method of manufacturing a flash memory device, (a) 반도체 기판 상에 소자 분리막을 형성하여 미리 설정된 액티브 영역의 상부에 터널 산화막을 형성하는 단계;(a) forming a device isolation film on the semiconductor substrate to form a tunnel oxide film over the predetermined active region; (b) 상기 터널 산화막의 상부에 제1 플로팅 게이트를 증착하는 단계;(b) depositing a first floating gate on top of the tunnel oxide film; (c) 상기 제1 플로팅 게이트의 상부에 유전체를 증착하는 단계;(c) depositing a dielectric over the first floating gate; (d) 상기 유전체의 상부에 제2 플로팅 게이트를 증착하는 단계;(d) depositing a second floating gate over the dielectric; (e) 상기 제2 플로팅 게이트의 상부에 게이트 산화막을 증착하는 단계; 및(e) depositing a gate oxide film on top of the second floating gate; And (f) 상기 게이트 산화막의 상부에 컨트롤 게이트를 증착하는 단계를 포함하되, (f) depositing a control gate over the gate oxide layer, 상기 유전체는 배리어 산화막이고, 상기 배리어 산화막은 상기 터널 산화막보다 터널링을 위한 문턱 전압이 낮은 것을 특징으로 하는 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법.And the dielectric material is a barrier oxide film, and the barrier oxide film has a lower threshold voltage for tunneling than the tunnel oxide film. 제1항에 있어서, 상기 제1 플로팅 게이트 및 상기 제2 플로팅 게이트는 상기 터널 산화막과 평행하게 다층 구조로 증착되는 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법.The method of claim 1, wherein the first floating gate and the second floating gate are formed in a multilayer structure in parallel with the tunnel oxide layer. 삭제delete 삭제delete 제1항에 있어서, 상기 배리어 산화막은 상기 터널 산화막보다 얇은 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법.The method of claim 1, wherein the barrier oxide layer has multiple floating gates that are thinner than the tunnel oxide layer. 제1항에 있어서, 상기 제1 플로팅 게이트 또는 상기 제2 플로팅 게이트는 폴리실리콘이나 Si3N4로 만들어지는 다중 플로팅 게이트를 가진 플래시 메모리 소자 제조 방법.The method of claim 1, wherein the first floating gate or the second floating gate is made of polysilicon or Si 3 N 4 . 플래시 메모리 소자에 있어서, In a flash memory device, 반도체 기판 상에 소자 분리막을 형성하여 미리 설정된 액티브 영역의 상부에 형성되는 터널 산화막;A tunnel oxide film formed on the semiconductor substrate by forming an isolation layer on the semiconductor substrate; 상기 터널 산화막의 상부에 증착되고 유전체로 구분되는 다층 구조로 형성되어 있는 2개 이상의 플로팅 게이트;Two or more floating gates formed on the tunnel oxide layer and formed in a multilayer structure separated by a dielectric; 상기 플로팅 게이트 중 최상층의 플로팅 게이트의 상부에 증착되는 게이트 산화막; 및A gate oxide layer deposited on an uppermost floating gate of the floating gates; And 상기 게이트 산화막의 상부에 증착되는 컨트롤 게이트를 포함하되,A control gate deposited on the gate oxide layer, 상기 유전체는 배리어 산화막이고, 상기 배리어 산화막은 상기 터널 산화막보다 터널링을 위한 문턱 전압이 낮은 것을 특징으로 하는 다중 플로팅 게이트를 가진 플래시 메모리 소자.And the dielectric material is a barrier oxide film, and the barrier oxide film has a lower threshold voltage for tunneling than the tunnel oxide film. 제7항에 있어서, 상기 플로팅 게이트는 상기 터널 산화막과 평행하게 다층 구조로 증착되는 다중 플로팅 게이트를 가진 플래시 메모리 소자.8. The flash memory device of claim 7, wherein the floating gate has multiple floating gates deposited in a multilayer structure in parallel with the tunnel oxide film. 삭제delete 삭제delete 제7항에 있어서, 상기 배리어 산화막은 상기 터널 산화막보다 얇은 다중 플로팅 게이트를 가진 플래시 메모리 소자.8. The flash memory device of claim 7, wherein the barrier oxide film has multiple floating gates thinner than the tunnel oxide film. 제7항에 있어서, 상기 플로팅 게이트는 폴리실리콘이나 Si3N4로 만들어지는 다중 플로팅 게이트를 가진 플래시 메모리 소자.8. The flash memory device of claim 7, wherein the floating gate has multiple floating gates made of polysilicon or Si 3 N 4 .
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