KR100665363B1 - Semiconductor chip package and its producing method by using cmos process - Google Patents

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KR100665363B1 KR1020050131325A KR20050131325A KR100665363B1 KR 100665363 B1 KR100665363 B1 KR 100665363B1 KR 1020050131325 A KR1020050131325 A KR 1020050131325A KR 20050131325 A KR20050131325 A KR 20050131325A KR 100665363 B1 KR100665363 B1 KR 100665363B1
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Abstract

A semiconductor chip package and a method of manufacturing the same using a CMOS process are provided to reduce a material cost required for a bump construction by allow a pad made of a metal material layer to sever as a bump function. A semiconductor chip package includes a substrate(10) made of a silicon wafer, and a pad(20) formed by depositing metal material on the substrate. The pad has a height corresponding to a bump. SiO2(22) and SiNx(24) are deposited on the substrate, and a photoresist pattern is formed on the SiNx. The SiO2 and SiNx exposed through the photoresist pattern is etched. A metal material is deposited on the photoresist pattern and the substrate, and then is polished to have a predetermined height.

Description

ＣＭＯＳ 공정을 이용한 반도체 칩 패키지 및 그 제조방법{Semiconductor Chip Package and Its Producing Method By Using CMOS Process}Semiconductor chip package and its manufacturing method by using CMOS process {Semiconductor Chip Package and Its Producing Method By Using CMOS Process}

제 1도는 종래의 기술에 따른 반도체 칩 패키지를 도시한 단면도.1 is a cross-sectional view showing a semiconductor chip package according to the prior art.

제 2도의 a) ~ f)는 종래의 기술에 따른 반도체 칩 패키지의 제조방법을 단계적으로 도시한 설명도.2A to 2F are explanatory diagrams showing a method of manufacturing a semiconductor chip package according to the related art in stages.

제 3도는 본 발명에 따른 CMOS 공정을 이용한 반도체 칩 패키지를 도시한 단면도.3 is a cross-sectional view showing a semiconductor chip package using a CMOS process according to the present invention.

제 4도의 a) ~ g)는 본 발명에 따른 CMOS 공정을 이용한 반도체 칩 패키지의 제조 방법을 단계적으로 도시한 설명도.4A to 4G are explanatory diagrams showing a step-by-step method of manufacturing a semiconductor chip package using a CMOS process according to the present invention.

<도면의 주요부분에 대한 부호의 설명>       <Description of the symbols for the main parts of the drawings>

1..... 본 발명에 따른 CMOS 공정을 이용한 반도체 칩 패키지1 ..... Semiconductor chip package using CMOS process according to the present invention

10.... 기판 20..... 패드10 .... substrate 20 ... pad

22.... SiO2 24..... SiNx 22 .... SiO 2 24 ..... SiN x

26.... 포토레지스트 28.... 금속 재료 26 .... photoresist 28 .... metal material

100.... 종래의 반도체 플립 칩 패키지 110.... 기판100 .... Conventional Semiconductor Flip Chip Package for 110 .... Substrate

112.... 패드 114.... 보호막 112 .... Pad 114 .... Shield

115.... 개구부 116.... 감광성 고분자막 패턴115 .... openings 116 ... photosensitive polymer film pattern

118.... 금속 접착층 120.... Ni-Cu 합금층118 .... metal adhesive layer 120 .... Ni-Cu alloy layer

122.... 산화방지 금속층 123.... UBM 구조층122 .... Anti-oxidation metal layer 123 .... UBM structure layer

124.... 금속성 범프 h..... 범프 높이124 .... metallic bump h ..... bump height

본 발명은 기판상에 패드를 구비한 반도체 칩 패키지 및 그 제조방법에 관한 것으로, 보다 상세히는 기판상에 범프(Bump)를 대신하도록 CMOS 공정을 이용하여 기판상에 형성됨으로써 재료비를 절감할 수 있고, 공정 단축을 통한 작업 생산성을 향상시킬 수 있도록 개선된 CMOS 공정을 이용한 반도체 칩 패키지 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip package having a pad on a substrate and a method of manufacturing the same, and more particularly, to reduce a material cost by being formed on a substrate using a CMOS process to replace a bump on the substrate. In addition, the present invention relates to a semiconductor chip package and a method of manufacturing the same using an improved CMOS process to improve work productivity through process shortening.

도 1에는 종래의 기술에 따라서 제작된 반도체 플립 칩 패키지(100)가 도시되어 있다.1 illustrates a semiconductor flip chip package 100 fabricated in accordance with the prior art.

이와 같은 종래의 반도체 플립 칩 패키지(100)는 기판(110)상에 패드(112)가 형성되고, 그 위에 금속 범프(124)가 부착되어 기판(110)상에 소자들을 플립 칩 방 식으로 실장하도록 사용된다.In the conventional semiconductor flip chip package 100, a pad 112 is formed on a substrate 110, and a metal bump 124 is attached thereon to mount elements on the substrate 110 in a flip chip manner. It is used to

이와 같은 종래의 플립 칩 패키지 제조 방법이 도 2에 순차적으로 제시되어 있다.Such a conventional flip chip package manufacturing method is sequentially shown in FIG. 2.

이와 같은 종래의 플립 칩 패키지 제조공정은 도 2a에 도시된 바와 같이, 반도체 제조 공정을 이용하여 제조된 반도체 웨이퍼 기판(110)의 상부 전면에 보호막(114)을 형성한 후, 기판(110)의 패드(112)가 노출되도록 보호막(114)을 패터닝하여 개구부(115)를 형성한다.In the conventional flip chip package manufacturing process, as shown in FIG. 2A, after the protective film 114 is formed on the entire upper surface of the semiconductor wafer substrate 110 manufactured using the semiconductor manufacturing process, the substrate 110 may be formed. The passivation layer 114 is patterned to expose the pad 112 to form the opening 115.

그 다음 도 2b에 도시된 바와 같이, 보호막(114)의 개구부(115)를 통해 패드(112)와 접착된 UBM 구조 층(123)을 형성한다.Then, as shown in FIG. 2B, the UBM structure layer 123 adhered to the pad 112 is formed through the opening 115 of the protective film 114.

이를 위하여 종래에는 상기 보호막(114) 위에 감광성 고분자막을 형성하고 이를 패터닝하여 보호막(114)의 상부에 패드(112)가 노출되는 감광성 고분자막 패턴(116)을 형성한다.To this end, in the related art, a photosensitive polymer layer is formed on the passivation layer 114 and patterned to form a photosensitive polymer layer pattern 116 on which the pad 112 is exposed on the passivation layer 114.

그리고 도 2c 및 도 2d에 도시된 바와 같이, 상기 감광성 고분자막 패턴(116)이 있는 결과물에 금속 접착층(118)과 Ni-Cu 합금층(120)을 순차 적층한다. 이때 금속 접착층(118)은 Ti, Cr, 또는 TiW으로 이루어지고 스퍼터링 또는 증기법으로 증착한다. 그리고 상기 Ni-Cu 합금층(120)도 스퍼터링 또는 증기법으로 증착하고, 증착 중에 발생되는 응력을 감소시기 위하여 증착 중에 반도체 기판(110)을 수냉시켜 제조하는 것이다.2C and 2D, the metal adhesive layer 118 and the Ni—Cu alloy layer 120 are sequentially stacked on the resultant product having the photosensitive polymer film pattern 116. At this time, the metal adhesive layer 118 is made of Ti, Cr, or TiW and deposited by sputtering or steam. The Ni-Cu alloy layer 120 is also deposited by sputtering or vapor deposition, and is manufactured by cooling the semiconductor substrate 110 during deposition in order to reduce stress generated during deposition.

이어서 상기 감광성 고분자막 패턴(116)과 그 상부의 금속 접착층(118)과 Ni-Cu 합금층(120)을 선택적으로 제거한다. 따라서 상기 패드(112) 상부에만 금속 접착층(118)과 Ni-Cu 합금 층(120)이 남도록 한다.Subsequently, the photosensitive polymer film pattern 116, the metal adhesive layer 118 and the Ni—Cu alloy layer 120 thereon are selectively removed. Therefore, the metal adhesive layer 118 and the Ni—Cu alloy layer 120 remain only on the pad 112.

그런 다음 도 2e에 도시된 바와 같이, Ni-Cu 합금층(120) 상부에 산화방지 금속층(122)을 무전해 도금으로 형성함으로써 패드(112)에 접착된 금속 접착층(118)과 Ni-Cu 합금층(120) 및 산화방지 금속층(122)이 순차 적층된 UBM 구조층(123)를 형성한다. 이때 산화방지 금속층(122)은 Au, Pt, Pd 또는 Cu로 이루어지며 스퍼터링, 증기법 등을 이용하여 증착한다.Then, as shown in FIG. 2E, the metal adhesion layer 118 and the Ni—Cu alloy adhered to the pad 112 by forming an anti-oxidation metal layer 122 on the Ni—Cu alloy layer 120 by electroless plating. The layer 120 and the anti-oxidation metal layer 122 form a stacked UBM structure layer 123. At this time, the anti-oxidation metal layer 122 is made of Au, Pt, Pd or Cu and is deposited using a sputtering, steam method, or the like.

또한 도 2f에 도시된 바와 같이, 본 발명의 UBM 구조층(123)에 전해도금법, 스크린 프린트 방법, 볼 플레이스먼트(ball placement) 방법 등을 사용하여 금속성 범프(124)를 형성한다.Also, as shown in FIG. 2F, the metallic bumps 124 are formed on the UBM structure layer 123 of the present invention by using an electroplating method, a screen printing method, a ball placement method, or the like.

따라서 이와 같은 금속성 범프(124)를 이용하여 기판(110)상에 여러 소자(미 도시)들을 쉽게 실장할 수 있는 것이다.Therefore, by using such a metallic bump 124 it is possible to easily mount a number of elements (not shown) on the substrate 110.

그렇지만 상기와 같은 종래의 반도체 플립 칩 패키지는 여전히 고가이고, 저 가의 제품을 필요로 하는 요구가 높은 것이다. 또한, 이와 같은 종래의 공정은 범프를 장착하기 위한 UBM 구조 층(123)의 형성과 같은 공정에서 제작 시간을 많이 필요로 하는 것이어서 공정 단축의 필요성이 절실한 것이었다. However, such a conventional semiconductor flip chip package is still expensive, and there is a high demand for a low cost product. In addition, such a conventional process requires a lot of manufacturing time in a process such as the formation of the UBM structure layer 123 for mounting the bumps, the need for process shortening is urgent.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로서, 그 목적은 기판상에 범프(Bump) 공정을 통하여 범프를 형성하지 않고서도 범프 기능을 할 수 있도록 함으로써 재료비를 절감할 수 있도록 개선된 CMOS 공정을 이용한 반도체 칩 패키지 및 그 제조방법을 제공함에 있다.The present invention is to solve the conventional problems as described above, the object is to improve the CMOS to reduce the material cost by enabling the bump function without forming a bump through the bump (Bump) process on the substrate The present invention provides a semiconductor chip package using the process and a method of manufacturing the same.

그리고 본 발명은 종래의 범프 형성에 필요한 UBM 구조 층이 불필요하게 됨으로써 공정 단축을 통하여 작업 생산성을 향상시킬 수 있도록 개선된 CMOS 공정을 이용한 반도체 칩 패키지 및 그 제조방법을 제공함에 있다.In addition, the present invention provides a semiconductor chip package and a method of manufacturing the same using an improved CMOS process to improve work productivity by shortening a process by eliminating the need for a conventional UBM structure layer.

상기와 같은 목적을 달성하기 위하여 본 발명은, The present invention to achieve the above object,

실리콘 웨이퍼로 이루어진 기판; 및A substrate made of a silicon wafer; And

상기 기판상에 다수 회의 금속 재료 증착을 통하여 돌출 형성된 패드;를 포함하는 것을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지를 제공한다.It provides a semiconductor chip package using a CMOS process comprising a; pad formed protruding through a plurality of metal material deposition on the substrate.

또한 본 발명은 바람직하게는 상기 패드는 범프에 해당하는 높이를 갖는 것임을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지를 제공한다.In addition, the present invention preferably provides a semiconductor chip package using a CMOS process, characterized in that the pad has a height corresponding to the bump.

그리고 본 발명은 상기와 같은 목적을 달성하기 위하여,And the present invention to achieve the above object,

기판을 제공하는 단계;Providing a substrate;

상기 기판 위에 SiO2 와 SiNx 를 적층 형성하는 단계;Stacking SiO 2 and SiN x on the substrate;

상기 SiNx 위에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the SiN x ;

상기 포토레지스트 패턴을 통하여 노출된 SiO2 와 SiNx 를 식각 처리하여 제거하는 단계;Etching and removing SiO 2 and SiN x exposed through the photoresist pattern;

상기 포토레지스트 패턴과 기판상에 금속재료를 다수 회 증착 형성하는 단계;Depositing a plurality of metal materials on the photoresist pattern and the substrate a plurality of times;

상기 금속재료 층을 정해진 높이로 연마하는 단계; 및Polishing the metal material layer to a predetermined height; And

상기 금속 재료 층을 제외한 SiO2,SiNx 및 포토레지스트를 식각 처리하여 제거하는 단계;를 포함하여 상기 금속 재료 층이 범프를 형성하도록 구성됨을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지 제조방법을 제공한다.And etching and removing SiO 2 , SiN x and photoresist excluding the metal material layer, thereby providing a semiconductor chip package manufacturing method using a CMOS process, wherein the metal material layer is configured to form bumps. do.

또한 본 발명은 바람직하게는 상기 연마 단계는 CMP(Chemical Mechanical Polishing) 공정을 통하여 이루어지며, 잔류되는 상기 금속 재료 층과, 포토레지스 트 및 SiO2 와 SiNx 들은 범프 높이로 형성되는 것임을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지 제조방법을 제공한다.In addition, the present invention is preferably the polishing step is carried out through a chemical mechanical polishing (CMP) process, the remaining metal material layer, the photoresist and SiO 2 and SiN x is characterized in that the bump height is formed A semiconductor chip package manufacturing method using a CMOS process is provided.

이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 보다 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 CMOS 공정을 이용한 반도체 칩 패키지(1)가 도 3에 도시되어 있다.A semiconductor chip package 1 using a CMOS process according to the invention is shown in FIG. 3.

본 발명에 따른 CMOS 공정을 이용한 반도체 칩 패키지(1)는 실리콘 웨이퍼로 이루어진 기판(10)을 구비하고, 상기 기판(10) 상에 다수 회의 증착을 통하여 돌출 형성된 패드(20)를 포함한다.The semiconductor chip package 1 using the CMOS process according to the present invention includes a substrate 10 made of a silicon wafer, and includes a pad 20 protruded through a plurality of depositions on the substrate 10.

상기 패드(20)는 반도체 제조공정인 CMOS(COMPLEMENTARY METAL OXIDE SEMICONDUCTOR) 공정을 이용하여 형성되는 것으로서, 금속 재료를 다수 회에 걸친 스퍼터링을 통하여 이루어지고, 바람직하게는 니켈 또는 금 등으로 이루어질 수 있다.The pad 20 is formed using a CMOS (COMPLEMENTARY METAL OXIDE SEMICONDUCTOR) process, which is a semiconductor manufacturing process. The pad 20 is formed by sputtering a plurality of metal materials, and preferably made of nickel, gold, or the like.

이와 같은 패드(20)는 종래의 범프 높이(h)로 형성된 것으로서 이러한 패드(20)들을 이용하여 기판(10)상에 소자들을 플립 칩 방식으로 실장할 수 있는 것이다. The pad 20 is formed at the bump height h of the related art, and thus, the pads 20 may be mounted on the substrate 10 by a flip chip method.

이하, 상기와 같은 본 발명에 따른 CMOS 공정을 이용한 반도체 칩 패키지 제조방법에 대하여 설명한다.Hereinafter, a method of manufacturing a semiconductor chip package using a CMOS process according to the present invention as described above will be described.

본 발명에 따른 CMOS 공정을 이용한 반도체 칩 패키지 제조방법은 도 4a)에 도시된 바와 같이, 먼저, 기판(10)을 제공하는 단계와 그 위에 SiO2(22)를 형성하는 단계가 이루어진다. 상기 기판(10)은 바람직하게는 실리콘 웨이퍼 등으로 이루어질 수 있고, 상기 기판(10) 위에는 SiO2(22)를 형성하는 단계이다.In a method of manufacturing a semiconductor chip package using a CMOS process according to the present invention, as shown in FIG. 4A, first, a step of providing a substrate 10 and forming a SiO 2 22 thereon is performed. The substrate 10 may be preferably made of a silicon wafer or the like, and is a step of forming SiO 2 22 on the substrate 10.

그리고, 도 4b),c)에 도시된 바와 같이, 상기 SiO2(22) 위에는 SiNx(24)를 적층 형성하는 단계와 상기 SiNx(24)위에 포토레지스트(26) 패턴을 형성하는 단계가 이루어진다.4B) and c), the step of stacking SiN x 24 on the SiO 2 22 and the step of forming a photoresist 26 pattern on the SiN x 24 are performed. Is done.

상기와 같은 공정은 포토레지스트(26) 층을 상기 SiNx(24)위에 형성하고 광을 조사하여 이루어지는데, 포토레지스트(26)는 빛을 받는 부분과 받지 않는 부분에 따라 물질 특성이 변하게 되어, 선택적으로 포토레지스트(26)를 제거함으로서 포토레지스트 패턴을 형성할 수 있게 된다. The process is performed by forming a layer of photoresist 26 on the SiN x 24 and irradiating light, and the photoresist 26 is changed in material properties depending on a portion of light and a portion of light, By selectively removing the photoresist 26, a photoresist pattern can be formed.

따라서 패드(20)를 형성하고자 하는 부분(30)의 포토레지스트(26)를 제거하여 상기 SiNx(24)층을 외부에 노출시켜 패터닝한다.Accordingly, the photoresist 26 of the portion 30 on which the pad 20 is to be formed is removed, and the SiN x 24 layer is exposed to the outside and patterned.

그 다음, 도 4d)에 도시된 바와 같이, 상기 포토레지스트(26) 패턴을 통하여 노출된 SiO2(22)와 SiNx(24)를 식각 처리하여 제거하는 단계가 이루어진다. 이 단계에서는 상기 노출된 SiNx(24) 부위에 에칭액을 공급하여 제거한다. 이와 같은 경우 상기 에칭액은 질산, 황산 및 불산 등의 강산을 함유한 화학적 식각 액을 사용하게 된다.Next, as shown in FIG. 4D, etching and removing the SiO 2 22 and the SiN x 24 exposed through the photoresist 26 pattern are performed. In this step, an etchant is removed from the exposed SiN x 24 site. In this case, the etching solution uses a chemical etchant containing strong acids such as nitric acid, sulfuric acid, and hydrofluoric acid.

그리고 다음으로는 도 4e)에 도시된 바와 같이, 상기 포토레지스트(26) 패턴과 기판(10)상에 금속재료를 다수 회 증착 형성하는 단계가 이루어진다.Next, as shown in FIG. 4E), a step of depositing and forming a plurality of metal materials on the photoresist 26 pattern and the substrate 10 is performed.

이러한 증착 단계는 스퍼터링을 통하여 이루어지는 것으로서, 기판(10) 상면에 박막을 구현하기 위하여 사용되며, 박막의 밀착력과 표면 미려도가 높다는 장점을 가지고 있다.This deposition step is made through sputtering, is used to implement a thin film on the upper surface of the substrate 10, and has the advantage of high adhesion and surface beauty of the thin film.

또한 이와 같은 공정에서 증착되는 금속 물질은 Ni, Au 등을 사용할 수 있으며 이와 같은 스퍼터링 공정을 다수 회 반복함으로써 상기 포토레지스트(26) 패턴과 기판(10)상에는 금속 재료 층(28)이 형성되는 것이다.In addition, the metal material deposited in such a process may be Ni, Au, and the like, and the metal material layer 28 is formed on the photoresist 26 pattern and the substrate 10 by repeating the sputtering process a plurality of times. .

한편, 이와 같은 금속 재료 층(28)은 사전에 그 높이가 정해진 것으로서, 적어도 종래의 범프 높이(h)보다 높게 형성되어야 하는 것임은 물론이다.On the other hand, the height of the metal material layer 28 is determined in advance, it is a matter of course to be formed at least higher than the conventional bump height (h).

그리고 다음으로는 도 4f)에 도시된 바와 같이, 상기 금속 재료 층(28)을 정해진 높이로 연마(Polishing)하는 단계가 이루어진다.Next, as shown in FIG. 4F), the step of polishing the metal material layer 28 to a predetermined height is performed.

이와 같은 연마 단계는 CMP(Chemical Mechanical Polishing) 공정을 통하여 이루어지며, 상기 금속 재료 층을 원하는 높이로 평탄화하는 것이다.This polishing step is performed through a chemical mechanical polishing (CMP) process, and planarizes the metal material layer to a desired height.

이와 같이 평탄화한 후, 잔류되는 금속 재료 층(28)과, 포토레지스트(26) 및 SiO2 (22)와 SiNx (24)들은 종래의 범프 높이(h)로 형성되는 것이다. After this planarization, the remaining metal material layer 28, photoresist 26 and SiO 2 22 and SiN x 24 are formed to a conventional bump height h.

그 다음 본 발명은 마지막으로 도 4g)에 도시된 바와 같이, 상기 금속 재료 층(28)을 제외한 SiO2(22), SiNx (24) 및 포토레지스트(26)를 식각 처리하여 제거하는 단계를 포함한다.Finally, the present invention finally removes the step of etching to remove SiO 2 (22), SiN x (24) and photoresist (26) excluding the metal material layer (28), as shown in FIG. Include.

상기와 같은 과정을 통하여 실리콘 웨이퍼 기판(10)상에는 금속 재료 층(28)으로 형성된 패드(20)가 돌출된 상태로 잔류하게 되고, 이러한 패드(20)는 범프 역할을 하여 기판(10)상에 소자들을 플립 칩 방식으로 손쉽게 장착할 수 있도록 하는 것이다.Through the above process, the pad 20 formed of the metal material layer 28 remains on the silicon wafer substrate 10 in a protruding state, and the pad 20 serves as a bump on the substrate 10. The devices can be easily mounted in a flip chip method.

상기와 같이 본 발명에 의하면, 기판상에 범프(Bump)를 형성하지 않고서도 금속 재료 층으로 형성된 돌출된 패드가 범프 기능을 할 수 있음으로써 범프 구성에 필요한 재료비를 절감할 수 있어서 저가의 반도체 칩 패키지를 얻을 수 있다.As described above, according to the present invention, a protruding pad formed of a layer of metal material can function as a bump without forming a bump on a substrate, thereby reducing the material cost required for the bump configuration, thereby reducing the cost of a semiconductor chip. You can get a package.

그리고 본 발명은 종래의 범프 형성에 필요한 UBM 구조 층이 불필요하게 됨으로써 공정 단축을 통한 작업 생산성을 향상시킬 수 있는 개선된 효과가 얻어지는 것이다.In the present invention, the UBM structure layer required for conventional bump formation becomes unnecessary, and thus, an improved effect of improving work productivity through process shortening is obtained.

상기에서 본 발명은 특정한 실시 예에 관하여 도시되고 설명되었지만, 이는 단지 예시적으로 본 발명을 설명하기 위하여 기재된 것이며, 본 발명을 이와 같은 특정 구조로 제한하려는 것은 아니다. 당 업계에서 통상의 지식을 가진 자라면 이하의 특허청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 알 수 있을 것이다. 그렇지만 이러한 수정 및 변형 구조들은 모두 본 발명의 권리범위 내에 포함되는 것임을 분명하게 밝혀두고자 한다.While the invention has been shown and described with respect to specific embodiments thereof, it has been described by way of example only to illustrate the invention, and is not intended to limit the invention to this particular structure. Those skilled in the art will appreciate that various modifications and changes of the present invention can be made without departing from the spirit and scope of the invention as set forth in the claims below. Nevertheless, it will be clearly understood that all such modifications and variations are included within the scope of the present invention.

Claims (4)

실리콘 웨이퍼로 이루어진 기판; 및A substrate made of a silicon wafer; And 상기 기판상에 다수 회의 금속 재료 증착을 통하여 돌출 형성된 패드;를 포함하는 것을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지.And a pad protruded through a plurality of metal material depositions on the substrate. 제1항에 있어서, 상기 패드는 범프에 해당하는 높이를 갖는 것임을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지.The semiconductor chip package of claim 1, wherein the pad has a height corresponding to a bump. 기판을 제공하는 단계;Providing a substrate; 상기 기판 위에 SiO2 와 SiNx 를 적층 형성하는 단계;Stacking SiO 2 and SiN x on the substrate; 상기 SiNx 위에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the SiN x ; 상기 포토레지스트 패턴을 통하여 노출된 SiO2 와 SiNx 를 식각 처리하여 제거하는 단계;Etching and removing SiO 2 and SiN x exposed through the photoresist pattern; 상기 포토레지스트 패턴과 기판상에 금속재료를 다수 회 증착 형성하는 단계;Depositing a plurality of metal materials on the photoresist pattern and the substrate a plurality of times; 상기 금속재료 층을 정해진 높이로 연마하는 단계; 및Polishing the metal material layer to a predetermined height; And 상기 금속 재료 층을 제외한 SiO2,SiNx 및 포토레지스트를 식각 처리하여 제거하는 단계;를 포함하여 상기 금속 재료 층이 범프를 형성하도록 구성됨을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지 제조방법.Etching to remove SiO 2 , SiN x and photoresist excluding the metal material layer, wherein the metal material layer is configured to form bumps. 제3항에 있어서, 상기 연마 단계는 CMP(Chemical Mechanical Polishing) 공정을 통하여 이루어지며, 잔류되는 상기 금속 재료 층과, 포토레지스트 및 SiO2 와 SiNx 들은 범프 높이로 형성되는 것임을 특징으로 하는 CMOS 공정을 이용한 반도체 칩 패키지 제조방법.4. The CMOS process of claim 3, wherein the polishing step is performed through a chemical mechanical polishing (CMP) process, wherein the remaining metal layer, the photoresist, and SiO 2 and SiN x are formed at a bump height. Semiconductor chip package manufacturing method using.
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