KR100662284B1

KR100662284B1 - 시분할 듀플렉스 모드에서의 채널 코딩 방법 및 이를 위한시스템

Info

Publication number: KR100662284B1
Application number: KR1020000069032A
Authority: KR
Inventors: 권혁준; 이영대
Original assignee: 엘지전자 주식회사
Priority date: 2000-11-20
Filing date: 2000-11-20
Publication date: 2007-01-02
Also published as: KR20020039123A

Abstract

본 발명은 차세대 이동통신 시스템에 관한 것으로, 특히 1.28Mcps의 저속 칩 레이트를 갖는 시분할 듀플렉스(Time Division Duplex :TDD) 모드에서의 채널 코딩 방법 및 이를 위한 시스템에 관한 것이다. 이와 같은 본 발명에 따른 시분할 듀플렉스 모드에서의 채널 코딩 방법은 전송할 데이터가 발생한 각 사용자가 특정 코드 시퀀스를 상향링크 파일럿 타임슬롯(UpPTS)을 통하여 기지국에 전송하는 제1 단계와; 상기 상향링크 파일럿 타임슬롯(UpPTS)에 대한 기지국의 응답 제어신호를 상기 특정 코드 시퀀스에 승산하여 각 사용자에 대한 코드들을 생성하여 시간 다중화하는 제2 단계와; 상기 제2 단계에서 생성된 코드들에 채널화 코드 및 스크램블링 코드를 각각 승산하여 채널 식별 및 셀 식별을 위한 코드들을 생성하는 제3 단계와; 상기 제3 단계에서 생성된 코드들에 소정의 칩을 패딩하여 소정의 칩 레이트를 갖는 채널로 시간 다중화하여 각 사용자에게 전송하는 단계를 포함하며, 이를 위한 시스템은 각각의 사용자로부터 수신한 상향링크 파일럿 타임슬롯(UpPTS)에 대한 제어정보를 상기 UpPTS에 포함되어 전송된 특정 사용자의 특정 코드 시퀀스를 승산하여 각각의 사용자에 대한 코드들을 생성하는 적어도 하나 이상의 제1 곱셈기들과; 상기 제1 곱셈기들의 출력 코드들을 코드 다중화하는 코드 다중화기와; 상기 코드 다중화된 코드들에 채널화 코드 및 스크램블링 코드를 각각 승산하여 채널 식별 및 셀 식별을 가능하도록 해주는 제2 곱셈기들과; 상기 제2 곱셈기들의 출력 코드들에 소정의 칩을 패딩하여 소정의 칩 레이트를 갖는 채널로 시간 다중화하여 전송하도 록 하는 제1 시간 다중화기로 구성된다. 따라서, 본 발명은 1.28Mcps에서 사용가능한 확산 인자와 채널 구조를 이용하여 고속 물리 액세스 채널(FPACH)에게 요구되는 동작을 실현할 수 있게 함은 물론 추후 다른 데이터 정보도 실을 수 있는 여지를 남겨둔 FPACH 구조 및 코딩에 대해 제시하였다.

고속 물리 액세스 채널(FPACH)

Description

시분할 듀플렉스 모드에서의 채널 코딩 방법 및 이를 위한 시스템{Method for coding channel in Time Division Duplex Mode and System for the same}

도 1은 일반적인 1.28 Mcps 시분할 듀플렉스(TDD) 모드의 무선 프레임 구조를 나타낸 도면.

도 2는 도 1에 도시된 무선 프레임을 구성하는 타임슬롯들 중 UpPTS의 구조를 나타낸 도면.

도 3은 도 1에 도시된 무선 프레임을 구성하는 타임슬롯들 중 표준 트래픽 타임 슬롯의 버스트 구조를 나타낸 도면.

도 4는 본 발명에 따른 확산인자(SF)가 8인 경우의 고속 물리 액세스 채널(FPACH) 코딩을 위한 장치들을 나타낸 도면.

도 5는 본 발명에 따른 확산인자(SF)가 16인 경우의 고속 물리 액세스 채널(FPACH) 코딩을 위한 장치들을 나타낸 도면.

도 6은 본 발명에 따른 확산인자(SF)가 8인 경우의 고속 물리 액세스 채널(FPACH) 타임 슬롯의 버스트 구조를 나타낸 도면.

도 7은 본 발명에 따른 확산인자(SF)가 16인 경우의 고속 물리 액세스 채널(FPACH) 타임 슬롯의 버스트 구조를 나타낸 도면.

*도면의 주요 부분에 대한 부호의 설명*

101 : 시간 다중화기

102,103,105a~105n : 곱셈기

104 : 코드 다중화기

본 발명은 차세대 이동통신 시스템에 관한 것으로, 특히 1.28Mcps의 저속 칩 레이트를 갖는 시분할 듀플렉스(Time Division Duplex :TDD) 모드에서의 채널 코딩 방법 및 이를 위한 시스템에 관한 것이다.

ITU는 실내 환경, 도보 환경, 운송 수단 환경하(120km/h)에서도 저속의 칩레이트(1.28Mcps)를 갖는 시분할 듀플렉스(Time Division Duplex : TDD) 모드가 지원되어야 함을 건의하였다. TDD 옵션중의 하나인 저속 칩 레이트 옵션은 기본 서비스(베어러 서비스)를 지원해야 하며, ITU 요구에 부응하는 IMT-2000 호환 시스템과 실내 환경에서도 2Mbps의 데이터 서비스가 지원되어야 하며, 실외 도보 환경하에서도 데이터 서비스가 384kbps 이상까지 지원되어야 하며, 움직이고 있는 사용자(적어도 120km/h이하의 운반수단의 속도)에 대한 데이터 레이트도 384kbps 또는 그 이상의 데이터 서비스가 지원되어야 한다.

이러한 저속의 칩레이트를 갖는 TDD 모드에서의 물리 계층(layer)에서는 상향링크와 하향링크 모두에서 저속 칩레이트를 갖는 TDD 모드에서의 폐쇄 전력 제어를 위한 전력 제어 동작과, 셀 탐색 동작과, 상향링크 동기화, 랜덤 액세스, 빔포 밍(beamforming ; 옵션)등이 고속의 칩레이트(3.84Mbps이상)를 갖는 TDD 모드와는 다른 방식 또는 추가적으로 요구되는 절차들이다.

특히, 저속의 칩레이트를 갖는 TDD 모드에서의 서브 프레임 구조는 상기에서 설명한 빔포밍 또는 상향링크 동기화를 위하여 기술적으로 고려되어져야 할 사항들이 존재한다.

상기 저속의 칩레이트를 갖는 TDD에서의 무선 프레임은 10ms 길이로 이루어지고, 이 무선 프레임은 5ms(6400칩) 길이로 이루어진 두 개의 서브 프레임으로 이루어진다. 또한, 상기 서브 프레임은 7개의 표준 트래픽 타임 슬롯들과, 특수한 기능의 3개의 타임슬롯들로 나뉘어지는데, 저속의 칩레이트를 갖는 TDD 모드에서는 상기 서브 프레임 구조가 상향링크 또는 하향링크 타임 슬롯으로 적절히 나뉘어져 대칭 또는 비대칭 구조로 동작되어질 수 있다.

이때, 상기 7개의 슬롯들에는 각각의 슬롯 번호(TsN ; N은 0부터 6까지 증가하는 정수)들이 부여되는데, Ts0 타임 슬롯은 하향링크에 Ts1 타임 슬롯은 상향링크에 할당되는 타임슬롯이다. 또한, 상기 Ts0와 Ts1의 타임 슬롯 사이에는 특수한 기능들을 지닌 3개의 타임슬롯들이 위치하는데, 보호 구간(Guard Period : GP)과 하향링크 파일럿 타임 슬롯(Downlink Pilot Time Slot : DwPTS)이 서브 프레임 내에서 Ts0 타임 슬롯 이후에 고정적으로 위치하여 사용자로 하여금 동기화를 잃지 않도록 하고, 기지국(Node B)이 동기화 절차(DwPTS 채널을 통하여)를 수행하도록 한다. 또한, 상향링크 파일럿 타임 슬롯(Uplink Pilot Time Slot : UpPTS)들을 전송하는 사용자들로 하여금 다른 사용자의 DwPTS를 전송하는 사용자들을 방해하지 못하도록 한다.

이와 같이 저속의 칩레이트를 갖는 TDD 모드에서는 송수신단의 동기화를 위하여 서브 프레임내의 DwPTS 또는 GP 또는 UpPTS의 전송이 중요한 비중을 차지하고 있으며, 이에 대한 표준화 작업들이 계속 진행중에 있다.

그러나, 상기 UpPTS를 수신한 기지국(Node B)이 이 UpPTS에 대한 응답 신호를 하향링크의 고속 물리 액세스 채널(Fast Physical Access Channel: FPACH)을 이용하는 방법에 있어서 그 구체적인 방안이 제시되어 있는 상태는 아니다.

따라서, 본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 사용자와 기지국간에 동기화 절차 수행에 이용되는 고속 물리 액세스 채널에 대한 시분할 듀플렉스 모드에서의 채널 코딩 방법 및 이를 위한 시스템을 제공하기 위한 것이다.

삭제

이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 전송할 데이터가 발생한 각 사용자가 특정 코드 시퀀스를 상향링크 파일럿 타임슬롯(UpPTS)을 통하여 기지국에 전송하는 제1 단계와; 상기 상향링크 파일럿 타임슬롯(UpPTS)에 대한 기지국의 응답 제어신호를 상기 특정 코드 시퀀스에 승산하여 각 사용자에 대한 코드들을 생성하여 시간 다중화하는 제2 단계와; 상기 제2 단계에서 생성된 코드들에 채널화 코드 및 스크램블링 코드를 각각 승산하여 채널 식별 및 셀 식별을 위한 코드들을 생성하는 제3 단계와; 상기 제3 단계에서 생성된 코드들에 소정의 칩을 패딩하여 소정의 칩 레이트를 갖는 채널로 시간 다중화하여 각 사용자에게 전송하는 단계를 포함하여 그 특징이 이루어진다.
바람직하게, 상기 기지국의 응답 제어신호는 상기 특정 코드 시퀀스를 갖는 사용자의 기지국에 대한 액세스 허락 유무에 대한 정보와, 상향링크 전송 타이밍에 대한 조정 명령 정보와, 상향링크 전송 전력에 대한 조정 명령 정보와, 상기 응답 제어신호가 어떤 UpPTS에 대한 제어정보인지에 대한 정보등이 포함되는 것을 특징으로 한다. 이때, 상기 기지국의 응답 제어신호의 비트 FI와 0이상의 정수 x,y,m,n에 대해, FI_x,y가 y번째 사용자에 대한 x번째 제어신호 비트를 나타내고, H_m,n가 코드 시퀀스들 중 n번째 특정 코드 시퀀스에서 m번째 비트를 나타내고,

가 x를 넘지않는 최대 정수를 나타내는 경우에, 상기 제2 단계에서 생성된 코드들은 "

" 관계에 의해 산출되는 것을 특징으로 한다.
또한, 상기 특정 코드 시퀀스는 8비트 길이로 이루어진 8개의 직교 코드 시퀀스들 중에 어느 하나인 것을 특징으로 한다.
또한, 상기 기지국의 응답 제어신호는 확산인자가 16인 경우에 5비트가 생성되고, 8비트인 경우에 11비트의 FI들이 생성되는 것을 특징으로 한다.
이상과 같은 다른 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 각각의 사용자로부터 수신한 상향링크 파일럿 타임슬롯(UpPTS)에 대한 제어정보를 상기 UpPTS에 포함되어 전송된 특정 사용자의 특정 코드 시퀀스를 승산하여 각각의 사용자에 대한 코드들을 생성하는 적어도 하나 이상의 제1 곱셈기들과; 상기 제1 곱셈기들의 출력 코드들을 코드 다중화하는 코드 다중화기와; 상기 코드 다중화된 코드들에 채널화 코드 및 스크램블링 코드를 각각 승산하여 채널 식별 및 셀 식별을 가능하도록 해주는 제2 곱셈기들과; 상기 제2 곱셈기들의 출력 코드들에 소정의 칩을 패딩하여 소정의 칩 레이트를 갖는 채널로 시간 다중화하여 전송하도록 하는 제1 시간 다중화기로 구성되는 것을 그 특징으로 한다.
바람직하게, 상기 생성된 제어정보의 확산인자가 16인 경우에 상기 코드 다중화된 코드들에 64칩이 패딩된 코드들을 시간 다중화하는 제2 시간 다중화기를 더 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 일 실시예는, 전송할 데이터가 발생한 이동 단말에 의해 생성된 제1 코드 시퀀스를 특정한 타임 슬롯(time slot) 단위로 수신하는 단계; 상기 수신 신호에 대한 응답 제어신호와 상기 제1 코드 시퀀스를 곱한 결과를 이용하여 상기 이동 단말을 위한 제2 코드 시퀀스를 생성하는 단계; 및 상기 생성된 제2 코드 시퀀스를 전송하는 단계를 포함하는 특징을 갖는다.
또한, 전송할 데이터가 발생한 이동 단말을 구분하는 제1 코드 시퀀스를 특정한 타임 슬롯 단위로 송신하는 단계; 상기 송신 신호에 대한 응답 신호를 수신하되, 상기 제1 코드 시퀀스에 응답 제어신호가 곱해진 결과에 의해 생성되는 제2 코드 시퀀스가 포함된 응답 신호를 수신하는 단계; 및 상기 응답 제어 신호에 따라 상기 데이터를 전송하는 단계를 포함하는 특징을 갖는다.
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.

도 1은 일반적인 1.28 Mcps 시분할 듀플렉스(TDD) 모드의 무선 프레임 구조를 나타낸 도면이다.

도 1을 참고하면, 저속의 칩레이트를 갖는 TDD 모드에서의 무선 프레임은 10ms 길이로 이루어지고, 이 무선 프레임은 5ms(6400칩) 길이로 이루어진 두 개의 서브 프레임으로 이루어진다. 상기 서브 프레임은 7개의 트래픽 슬롯들과, 특수한 기능의 3개의 타임슬롯들로 나뉘어지는데, 저속의 칩레이트를 갖는 TDD 모드에서는 상기 프레임 구조가 상향링크 또는 하향링크 타임 슬롯으로 적절히 나뉘어져 대칭 또는 비대칭 구조로 동작되어질 수 있다. 이때, 상기 7개의 슬롯들에는 각각의 슬롯 번호(TsN ; N은 0부터 6까지 증가하는 정수)들이 부여되는데, Ts0 타임 슬롯은 하향링크에 Ts1 타임 슬롯은 상향링크에 할당되는 타임슬롯이다. 또한, 상기 Ts0와 Ts1의 타임 슬롯 사이에는 특수한 기능들을 지닌 3개의 타임슬롯들이 위치하는데, 보호 구간(Guard Period : GP)과 하향링크 파일럿 타임 슬롯(Downlink Pilot Time Slot : DwPTS)이 서브 프레임 내에서 Ts0 타임 슬롯 이후에 고정적으로 위치하여 사용자로 하여금 동기화를 잃지 않도록 하고, 기지국(Node B)이 동기화 절차(DwPTS 채널을 통하여)를 수행하도록 한다. 또한, 상향링크 파일럿 타임 슬롯(Uplink Pilot Time Slot : UpPTS)들을 전송하는 사용자들로 하여금 다른 사용자의 DwPTS를 전송하는 사용자들을 방해하지 못하도록 한다.

도 2는 도 1에 도시된 무선 프레임을 구성하는 타임슬롯들 중 UpPTS의 구조를 나타낸 도면이다.

도 2를 참고하면, UpPTS는 SYNC1 필드(128칩)와, GP 필드(32칩)로 이루어진다. 상기 UpPTS는 총 125us 길이를 갖는 타임슬롯으로서, 사용자는 5ms 서브 프레임마다 한 번씩 상기 UpPTS를 보낼 수 있다. 여기서, SYNC1은 128칩의 직교 골드 (gold) 시퀀스로 이루어진 것으로, 기지국(또는 셀)당 코드길이가 8인 8개의 직교 골드 코드들이 할당되어 있다.

기지국(Node B)은 이 UpPTS의 전송 타이밍과 전력 레벨을 측정한 후 하향링크 고속 물리 액세스 채널(Fast Physical Access Channel : FPACH)을 통해 전송 타이밍 조정과, 전력 조정 명령을 내린다. 이 정보를 통해 사용자는 상향링크시 물리 랜덤 액세스 채널(PRACH)을 통하여 정확한 전송 타이밍과 전력으로 신호를 보낼 수 있게 된다.

이와 유사하게 주파수분할 듀플렉스(Frequency Division Duplex : FDD) 모드 의 경우 셀마다 16개의 프리엠블(Preamble)이 있어서, 선택된 액세스 슬롯에서 임의로 프리엠블을 선택한 후 획득 지시 채널(Acquainted Indicator Channel : AICH)을 통해 해당 프리엠블에 대한 ACK와 NACK 정보를 받게 되고, ACK일 경우 액세스 메시지를 보내게 된다. 또한, 1.28Mcps의 경우도 셀마다 8개의 SYNC1 코드가 있어 사용자는 방송 정보를 통해 현재 셀에 대한 정보 중 사용가능한 SYNC1 코드를 알게 되고, 임의로 이중 하나를 선택한 후 이를 UpPTS를 통해 기지국(Node B)에 전송한다.

요약하면, 사용자는 방송 정보를 통해 셀에서 사용가능한 SYNC1 코드를 선택한 후 이를 UpPTS에 실어 기지국(Node B)에 전송하게 되면, 기지국(Node B)은 상기 UpPTS의 SYNC1 코드를 확인한 후 사용자가 이 SYNC1 코드를 이용하여 데이터를 전송할 수 있을지의 여부를 판단한다.

만약, 상기 사용자가 상기 UpPTS를 통하여 전송된 SYNC1 코드를 사용할 수 있다면 기지국(Node B)은 FPACH를 통해 상기 UpPTS에 대한 ACK 정보와 사용자의 랜덤 액세스시 필요한 정보들을 사용자에게 전송한다.

즉, 상기 FPACH는 랜덤 액세스한 사용자의 UpPTS에 대한 ACK 또는 NACK 정보 이외에도 상향링크시 전송 타이밍 조정, 전력 조정과, FPACH가 몇 서브 프레임전의 UpPTS에 대한 ACK, NACK 인지에 대한 정보를 포함한다.

FPACH는 알려진 바와 같이 서브 프레임내의 하향링크 슬롯에 할당된다. 그러므로, 전용 물리 채널(DPCH)과, 역방향 액세스 채널(RACH)과 똑같은 버스트 타입을 이용하고, 상기에서 설명한 바와 같이 FPACH는 최소한 다음의 5가지 정보를 실어야 한다. 즉, 사용자들이 랜덤 액세스를 위해 전송한 UpPTS의 SYNC1 코드에 대한 확인 정보와, 랜덤 액세스를 시도한 사용자에 대한 액세스의 가부 여부를 포함하는 ACK또는 NACK 정보와, 사용자의 상향링크 시 전송 타이밍에 대한 조정 명령 정보와, 상향링크시 전력에 대한 조정 명령에 대한 정보와, 현재 기지국(Node B)으로부터 보내지는 FPACH가 어떤 UpPTS에 대한 FPACH를 나타내는 명령인지에 대한 정보를 포함해야 한다.

일반적으로 셀마다 8개의 SYNC1 코드가 할당되므로, 코드 길이 8인 직교 코드를 8개의 SYNC1 코드와 일대일 대응을 시킨다. 이는 SYNC1 코드의 길이가 128칩이므로 길이 8로 SYNC1을 구별하는게 훨씬 효율적이기 때문이다. 이 직교 코드(SYNC1)를 상기 랜덤 액세스를 시도한 사용자에 대한 액세스의 가부 여부를 포함하는 ACK또는 NACK 정보와, 사용자의 상향링크 시 전송 타이밍에 대한 조정 명령 정보와, 상향링크시 전력에 대한 조정 명령에 대한 정보와, 현재 기지국(Node B)으로부터 보내지는 FPACH가 어떤 UpPTS에 대한 FPACH를 나타내는 명령인지에 대한 정보에다 덮어씌움으로써 사용자들은 FPACH를 통하여 랜덤 액세스를 위하여 사용자가 보낸 SYNC1 코드에 대한 접속 가능 여부를 나타내는 ACK 또는 NACK 정보를 받으며, 그에 따르는 전송 타이밍과 전력 및 언제 보내진 UpPTS에 대한 FPACH인지를 알 수 있다.

도 3은 도 1에 도시된 무선 프레임을 구성하는 타임슬롯들 중 표준 트래픽 타임 슬롯의 버스트 구조를 나타낸 도면이다.

도 3에 도시된 바와 같이 FPACH는 총 704칩의 데이터영역이 있으므로, 확산 인자(Spreading Factor : SF)가 16인 경우는 총 44개의 버스트 심볼들을 포함할 수 있고, 이는 코드 길이가 8인 직교 코드로 5.5 제어 정보 비트를 나타낼 수 있다. 그러나, SF가 8인 경우는 총 88개의 버스트 심볼들을 포함할 수 있고, 따라서 코드 길이가 8인 직교 코드로 11비트 제어 정보를 나타낼 수 있다.

여기서, 미드앰블(Midamble ; 144칩)은 상향링크의 동기화를 유지하기 위하여 필요한 필드로서, 기지국은 같은 슬롯에 위치하는 각 사용자들의 미드앰블 필드를 측정하여 전력 레벨과 시프팅된 전송 타이밍을 추정할 수 있도록 한다. 그리고, 다음 하향링크 타임 슬롯상에 동기화 시프팅 및 전력 제어 신호를 전송함으로써, 사용자가 전송(Tx) 전송 타이밍 및 전송 전력 레벨을 적절히 조정할 수 있도록 하여 상향링크 동기화가 유지된다.

이와 같은 FPACH의 버스트 심볼들은 다음에서 설명되어질 도 4와 도 5와 같은 구성에 의하여 생성된다. 이때, 도 4와 도 5는 확산인자(SF)에 따라 그 구조를 달리한다.

도 4는 본 발명에 따른 확산인자(SF)가 8인 경우의 고속 물리 액세스 채널(FPACH) 버스트 심볼들을 생성하기 위한 장치들을 나타낸 도면이다.

도 4에서는 앞에서도 설명한 바와 같이 랜덤 액세스를 시도한 사용자에 대한 액세스의 가부 여부를 포함하는 ACK 또는 NACK 정보와, 사용자의 상향링크 시 전송 타이밍에 대한 조정 명령과, 상향링크 시 전력에 대한 조정 명령에 대한 정보와, 현재 기지국(Node B)으로부터 보내지는 FPACH가 어떤 UpPTS에 대한 FPACH를 나타내는 명령인지에 대한 정보등을 포함하는 제어 정보 비트가 SF가 8인 경우에 11비트 로 구성되는 경우를 가정한다.

따라서, 본 발명에서는 상기 FPACH을 통하여 사용자 각각에게 상기와 같은 제어 정보를 제공하기 위하여 생성된 11비트의 제어 정보 비트열과 상기 각 사용자로부터 UpPTS를 통하여 기지국에 전송된 SYNC1(셀당 할당된 8개의 SYNC1 코드들중 특정 사용자로부터 요구된 SYNC1 코드) 코드를 곱하는 하나 이상의 제1 곱셈기(105a~105n)와, 상기 제1 곱셈기(105a~105n)의 출력된 비트열들을 다중화시키는 코드 다중화기(104)와, 상기 다중화된 비트열에 채널화 코드(Channelization code)를 곱하여 하향링크에 할당되는 다른 타입의 채널들과 구별하기 위한 제2 곱셈기(103)와, 상기 제2 곱셈기(103)의 출력 비트열에 스크램블링 코드를 곱하여 어느 셀로부터 오는 신호인지를 사용자가 구분할 수 있도록 하는 제3 곱셈기(102)와, 상기 스크램블링 코드가 곱해진 비트열과 미드앰블(Midamble) 비트들을 시간 다중화하여 1.28Mcps 전송 칩에 매핑시켜 FPACH을 통하여 사용자에게 전송하도록 하는 시간 다중화기(101)로 구성된다.

도 5는 본 발명에 따른 확산인자(SF)가 16인 경우의 고속 물리 액세스 채널(FPACH)의 버스트 심볼들을 생성하기 위한 장치들을 나타낸 도면이다.

도 5에서는 앞에서도 설명한 바와 같이 랜덤 액세스를 시도한 사용자에 대한 액세스의 가부 여부를 포함하는 ACK 또는 NACK 정보와, 사용자의 상향링크 시 전송 타이밍에 대한 조정 명령에 대한 정보와, 상향링크 시 전력에 대한 조정 명령에 대한 정보와, 현재 기지국(Node B)으로부터 보내지는 FPACH가 어떤 UpPTS에 대한 FPACH를 나타내는 명령인지에 대한 정보등을 포함하는 정보 비트가 SF가 16인 경우 에 5비트로 구성되는 경우를 가정한다.

따라서, 본 발명에서는 상기 FPACH을 통하여 사용자 각각에게 상기와 같은 제어 정보를 제공하기 위하여 생성된 5비트의 제어 정보 비트열과 상기 각 사용자로부터 UpPTS를 통하여 기지국에 전송된 SYNC1(셀당 할당된 8개의 SYNC1 코드들중 특정 사용자로부터 요구된 SYNC1 코드) 코드를 곱하는 하나 이상의 제1 곱셈기(206a~206n)와, 상기 제1 곱셈기(206a~206n)의 출력된 비트열들을 다중화시키는 코드 다중화기(205)와, 상기 코드 다중화된 비트열에 64칩을 패딩하여 시간 다중화하는 제2 시간 다중화기(204)와, 상기 시간 다중화된 비트열에 채널화 코드를 곱하여 하향링크에 할당되는 다른 타입의 채널들과 구별하기 위한 제2 곱셈기(203)와, 상기 제2 곱셈기(203)의 출력 비트열에 스크램블링 코드를 곱하여 어느 셀로부터 오는 신호인지를 사용자가 구분할 수 있도록 하는 제3 곱셈기(202)와, 상기 스크램블링 코드가 곱해진 비트열과 미드앰블(Midamble) 비트들을 시간 다중화하여 1.28Mcps 전송 칩에 매핑시켜 FPACH을 통하여 사용자에게 전송하도록 하는 제1 시간 다중화기(201)로 구성된다.

상기 도 4 또는 도 5에서 FPACH 버스트 심볼 생성 과정은 다음 수식과 절차에 의하여 이루어진다.

먼저, 1.28Mcps TDD 모드에서의 FPACH의 타임 슬롯에 할당되는 정보는 앞에서 설명한 제어 정보들로써, FI(FPACH Indicator)로 나타내어진다. 상기 FI는 확산인자(SF)에 따라 최대 5비트(SF=16), 11비트(SF=8)의 크기를 갖는다. 이 FI가 나타내는 정보는 다음과 같다.

랜덤 액세스를 시도한 사용자가 전송한 UpPTS를 통해 검출된 SYNC1 코드에 대한 액세스 가부 여부 정보를 나타내는 ACK, NACK에는 1 FI 비트가 필요하다. 또한, 랜덤 액세스를 시도한 사용자의 상향링크 전송 타이밍 조정을 위한 1.28Mcps TDD의 동기화 시프트(Synchronization Shift)에 대한 정보인

(k는 상위 레벨에서 결정됨),

, 변화없음에 대한 정보를 나타내기 위한 2 FI 비트가 필요하다. 또한, 랜덤 액세스를 시도한 사용자의 상향링크 시의 전력 조정을 높일지를 낮출지를 결정하도록 정보를 제공하는 데에는 1 FI 비트가 필요하다. 마지막으로, 현재 수신한 FPACH가 몇 서브 프레임 전에 보낸 UpPTS에 대한 ACK, NACK인지를 나타내는 1 FI 비트(1 서브 프레임전, 2 서브 프레임전)가 필요하다. 이외에도 상기 제어정보는 기타 사용자의 요구에 따라 더 많은 제어 정보들을 포함할 수도 있다.

도 6은 본 발명에 따른 확산인자(SF)가 8인 경우의 고속 물리 액세스 채널(FPACH) 타임 슬롯의 버스트 구조를 나타낸 도면이다.

도 7은 본 발명에 따른 확산인자(SF)가 16인 경우의 고속 물리 액세스 채널(FPACH) 타임 슬롯의 버스트 구조를 나타낸 도면이다.

도 6에 도시된 바와 같이 실수값을 가지는 심볼 a₀, a₁, ..., a₃₉,...,a ₈₇으로 이루어지는 비트열 또는 도 7에 도시된 바와 같이 실수값을 가지는 심볼 a₀, a₁, ..., a₃₉,...,a₃₉들은 기지국(Node B)에 랜덤 액세스를 시도한 사용자들에 대한 각각 의 제어정보들에 다음 수학식 1과 같이 서로 다른 직교 코드들이 곱해지도록 하고, 또한 이 곱해진 각각의 비트열 중에서 같은 인덱스를 갖는 비트들이(종렬 비트) 서로 합성되어 하나의 버스트 심볼을 이루고, 상기 도 6 또는 도 7에 전송되는 타임 슬롯의 버스트에 실려 전송된다.

즉, 도 6 또는 도 7에서 버스트 심볼들은 8개 단위로 상기 한 비트 또는 두 비트의 FI 제어정보를 포함함과 동시에 여러 사용자들에 대한 동일한 종류의 제어정보를 같은 버스트 심볼내에 합성하여 전송하게 되는 것이다.

상기 수학식 1에서 FI_x,y는 액세스를 시도한 임의 y번째 사용자의 x번째 FPACH의 지시자이고, H_m,n는 UpPTS에 사용된 SYNC-UL 코드와 연관된 8개의 하다마드 시퀀스중 m번째 하다마드 시퀀스에서 n번째 원소이다.

여기서, FI는 FPACH에 실리는 전송 타이밍 조정, 전력 조정, 액세스 ACK 또는 NACK, 관계된 프레임 번호등을 나타낸다. 확산 인자(SF)를 조절함으로써 FPACH에는 다른 정보들도 실을 수 있다. SF가 16일 경우는 위에 나타난 바와 같이 FI들은 5개의 정보를 나타낼 수 있으며 SF가 8일 경우는 11개까지의 정보를 나타낼 수 있다.

상기 랜덤 액세스를 시도한 사용자에 대한 기지국(Node B)의 액세스 확인 명령은 일종의 L1(물리 계층) 제어 신호로써 액세스를 시도한 사용자에게 액세스의 가부 여부를 알려준다. 액세스 확인 명령의 코딩은 다음 표 1에 나타내었다.

액세스 확인 명령	액세스 확인 코딩	의미
ACK	1	요구된 SYNC1 코드 이용
NACK	0	요구된 SYNC1 코드 이용불가

상기 랜덤 액세스를 시도한 사용자에 대한 시간 조정 명령은 일종의 L1 제어 신호로서 사용자로 하여금 상향링크 시 전송 시간을 조정하도록 한다. 시간 조정 명령의 코딩은 표 2에 보여진다.

시간 조정	시간 조정 비트	의미
빠르게	11	k/8T_c빠르게 함
느리게	01	k/8T_c느리게 함
변화없음	00	시간 유지함

상기 랜덤 액세스를 시도한 사용자에 대한 전력 조정 명령은 일종의 L1 제어 신호로서 사용자로 하여금 상향링크 전력 레벨을 조절하도록 한다. 전력 조정 명령의 코딩은 표 3에 보여진다.

전력 조정	전력 조정 비트	의미
높게	1	상향링크 전송 전력 높임
낮게	0	상향링크 전송 전력 낮춤

상기 랜덤 액세스를 시도한 사용자에 대한 관계된 프레임 번호(relative frame number) 명령은 일종의 L1 제어신호로서 사용자에게 지금 보내지는 FPACH가 몇 서브 프레임전의 UpPTS에 대한 응답인가를 나타낸다. 관계된 프레임 번호 명령의 코딩은 표 4 또는 표 5에 보여진다.

관계된 프레임 번호	관계된 프레임 번호 비트	의미
1 서브 프레임 전	1	1 서브 프레임 전 UpPTS 에 대한 FPACH
2 서브 프레임 전	0	2 서브 프레임 전 UpPTS에 대한 FPACH

관계된 프레임 번호	관계된 프레임 번호 비트	의미
1 서브 프레임 전	11	1 서브 프레임 전 UpPTS에 대한 FPACH
2 서브 프레임 전	10	2 서브 프레임 전 UpPTS에 대한 FPACH
3 서브 프레임 전	01	3 서브 프레임 전 UpPTS에 대한 FPACH
4 서브 프레임 전	00	4 서브 프레임 전 UpPTS에 대한 FPACH

이상의 설명에서와 같이 본 발명은 현재 3GPP 1.28Mcps TDD 표준화 문서에서 구현되어 있지 않는 FPACH의 동작방법과 FPACH에 실리는 데이터의 코딩에 제시하였다. 이러한 FPACH는 FDD의 AICH의 역할 뿐만이 아니라 상향링크 동기화 및 상향링크 전력 조정등도 포함하여야 한다. 본 발명에서는 1.28Mcps에서 사용가능한 확산 인자와 채널 구조를 이용하여 FPACH에게 요구되는 동작을 실현할 수 있게 함은 물론 추후 다른 데이터 정보도 실을 수 있는 여지를 남겨둔 FPACH 구조 및 코딩에 대해 제시하였다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.

Claims

전송할 데이터가 발생한 각 사용자가 특정 코드 시퀀스를 상향링크 파일럿 타임슬롯(UpPTS)을 통하여 기지국에 전송하는 제1 단계와;

상기 상향링크 파일럿 타임슬롯(UpPTS)에 대한 기지국의 응답 제어신호를 상기 특정 코드 시퀀스에 승산하여 각 사용자에 대한 코드들을 생성하여 시간 다중화하는 제2 단계와;

상기 제2 단계에서 생성된 코드들에 채널화 코드 및 스크램블링 코드를 각각 승산하여 채널 식별 및 셀 식별을 위한 코드들을 생성하는 제3 단계와;

상기 제3 단계에서 생성된 코드들에 소정의 칩을 패딩하여 소정의 칩 레이트를 갖는 채널로 시간 다중화하여 각 사용자에게 전송하는 단계를 포함하여 이루어지는 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제1 항에 있어서, 상기 기지국의 응답 제어신호는 상기 특정 코드 시퀀스를 갖는 사용자의 기지국에 대한 액세스 허락 유무에 대한 정보와, 상향링크 전송 타이밍에 대한 조정 명령 정보와, 상향링크 전송 전력에 대한 조정 명령 정보와, 상기 응답 제어신호가 어떤 UpPTS에 대한 제어정보인지에 대한 정보등이 포함되는 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제1 항에 있어서, 상기 기지국의 응답 제어신호의 비트 FI와 0이상의 정수 x,y,m,n에 대해, FI_x,y가 y번째 사용자에 대한 x번째 제어신호 비트를 나타내고, H_m,n가 코드 시퀀스들 중 n번째 특정 코드 시퀀스에서 m번째 비트를 나타내고,
가 x를 넘지않는 최대 정수를 나타내는 경우에, 상기 제2 단계에서 시간 다중화된 코드들은 "
" 관계에 의해 산출되는 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제3 항에 있어서, 상기 특정 코드 시퀀스는 8비트 길이로 이루어진 8개의 직교 코드 시퀀스들 중에 어느 하나인 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제3 항에 있어서, 상기 기지국의 응답 제어신호는 확산인자가 16인 경우에 5비트가 생성되고, 8비트인 경우에 11비트의 FI들이 생성되는 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
각각의 사용자로부터 수신한 상향링크 파일럿 타임슬롯(UpPTS)에 대한 제어정보와, 상기 UpPTS에 포함되어 전송된 특정 사용자의 특정 코드 시퀀스를 승산하여, 각각의 사용자에 대한 코드들을 생성하는 적어도 하나 이상의 제1 곱셈기들과;

상기 제1 곱셈기들의 출력 코드들을 코드 다중화하는 코드 다중화기와;

상기 코드 다중화된 코드들에 채널화 코드 및 스크램블링 코드를 각각 승산하여 채널 식별 및 셀 식별을 가능하도록 해주는 제2 곱셈기들과;

상기 제2 곱셈기들의 출력 코드들에 소정의 칩을 패딩하여 소정의 칩 레이트를 갖는 채널로 시간 다중화하여 사용자에게 전송하도록 하는 제1 시간 다중화기로 포함하여 이루어지는 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 시스템.
제6 항에 있어서, 상기 생성된 제어정보의 확산인자가 16인 경우에 상기 코드 다중화된 코드들에 64칩이 패딩된 코드들을 시간 다중화하는 제2 시간 다중화기를 더 포함하여 구성되는 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 시스템.
전송할 데이터가 발생한 이동 단말에 의해 생성된 제1 코드 시퀀스를 특정한 타임 슬롯(time slot) 단위로 수신하는 단계;

상기 수신 신호에 대한 응답 제어신호와 상기 제1 코드 시퀀스를 곱한 결과를 이용하여 상기 이동 단말을 위한 제2 코드 시퀀스를 생성하는 단계; 및

상기 생성된 제2 코드 시퀀스를 전송하는 단계를

포함하여 이루어지는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제8항에 있어서,

상기 응답 제어 신호는, 상기 제1 코드 시퀀스를 송신한 이동 단말로부터의 엑세스(access)를 허락하는지 여부에 관한 정보와, 상기 이동 단말로부터의 전송 타이밍에 대한 제어 정보와, 상기 이동 단말의 전송 전력에 대한 제어 정보와, 상기 응답 제어신호가 어떤 수신 신호에 대한 응답 제어신호인지에 관한 정보를 포함하는 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제8항에 있어서,

상기 수신 신호에 대한 응답 제어신호와 상기 제1 코드 시퀀스는,

상기 기지국의 응답 제어신호의 비트 FI와 0이상의 정수 x,y,m,n에 대해, FI_x,y가 y번째 사용자에 대한 x번째 제어신호 비트를 나타내고, H_m,n가 제1 코드 시퀀스들 중 n번째 코드 시퀀스에서 m번째 비트를 나타내고,
가 x를 넘지 않는 최대 정수를 나타내는 경우에, "
" 관계에 의해 곱해지는 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제8항에 있어서,

상기 제1 코드 시퀀스는, 8비트 길이로 이루어지는 8개의 직교 코드 시퀀스들 중에 어느 하는 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제8항에 있어서,

상기 제2 코드 시퀀스는, 채널 식별을 위한 채널화 코드와 셀 식별을 위한 스크렘블링 코드가 곱해진 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
전송할 데이터가 발생한 이동 단말을 구분하는 제1 코드 시퀀스를 특정한 타임 슬롯 단위로 송신하는 단계;

상기 송신 신호에 대한 응답 신호를 수신하되, 상기 제1 코드 시퀀스에 응답 제어신호가 곱해진 결과에 의해 생성되는 제2 코드 시퀀스가 포함된 응답 신호를 수신하는 단계; 및

상기 응답 제어 신호에 따라 상기 데이터를 전송하는 단계를

포함하여 이루어지는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제13항에 있어서,

상기 응답 제어신호는, 기지국이 상기 이동 단말의 엑세스(access)를 허락하는지 여부에 관한 정보와, 상기 이동 단말로부터의 전송 타이밍에 대한 제어 정보와, 상기 이동 단말의 전송 전력에 대한 제어 정보와, 상기 응답 제어신호가 어떤 수신 신호에 대한 응답 제어신호인지에 관한 정보를 포함하는 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제13항에 있어서,

상기 응답 제어신호와 상기 제1 코드 시퀀스는,

기지국의 응답 제어신호의 비트 FI와 0이상의 정수 x,y,m,n에 대해, FI_x,y가 y번째 사용자에 대한 x번째 제어신호 비트를 나타내고, H_m,n가 제1 코드 시퀀스들 중 n번째 코드 시퀀스에서 m번째 비트를 나타내고,
가 x를 넘지 않는 최대 정수를 나타내는 경우에, "
" 관계에 의해 곱해지는 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제13항에 있어서,

상기 제1 코드 시퀀스는, 8비트 길이로 이루어지는 8개의 직교 코드 시퀀스들 중에 어느 하는 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
제13항에 있어서,

상기 제2 코드 시퀀스는, 채널 식별을 위한 채널화 코드와 셀 식별을 위한 스크렘블링 코드가 곱해진 것을

특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩 방법.
이동 단말에 의해 생성된 제1 코드 시퀀스를 특정한 타임 슬롯(time slot) 단위로 수신하는 수신 모듈;

상기 수신 신호에 대한 응답 제어신호와 상기 제1 코드 시퀀스를 곱한 결과를 이용하여 상기 이동 단말을 위한 제2 코드 시퀀스를 생성하는 코드 시퀀스 생성 모듈; 및

상기 생성된 제2 코드 시퀀스를 전송하는 송신 모듈을

포함하여 이루어지는 시분할 듀플렉스 모드에서의 채널 코딩을 수행하는 통신 장치.
제18항에 있어서,

상기 코드 시퀀스 생성 모듈은,

상기 응답 제어신호와 상기 제1 코드 시퀀스 간의 곱셈을 수행하는 적어도 하나 이상의 제1 곱셈기;

상기 제1 곱셈기의 출력 코드들을 코드 다중화하는 코드 다중화기;

상기 코드 다중화된 코드들에 채널화 코드 및 스크램블링 코드를 각각 승산하여 채널 식별 및 셀 식별을 가능하도록 해주는 적어도 하나 이상의 제2 곱셈기들; 및

상기 제2 곱셈기의 출력 코드들에 소정의 칩을 패딩하여 소정의 칩 레이트를 갖는 채널로 시간 다중화하여 사용자에게 전송하도록 하는 시간 다중화기를

포함하는 것을 특징으로 하는 시분할 듀플렉스 모드에서의 채널 코딩을 수행하는 통신 장치.