KR100660835B1

KR100660835B1 - Input latch circuit and method for multi-sampling input signal

Info

Publication number: KR100660835B1
Application number: KR1020030039899A
Authority: KR
Inventors: 정인영
Original assignee: 삼성전자주식회사
Priority date: 2003-06-19
Filing date: 2003-06-19
Publication date: 2006-12-26
Also published as: KR20040110549A

Abstract

샘플링 방식을 이용하면서도 적분기 형태의 입력 래치의 효과를 갖는 입력 래치 회로 및 방법이 개시된다. 상기 입력 래치 회로 및 방법에서는 먼저 입력신호의 데이터 타임 영역, 즉 동일한 데이터 영역에서 2회 이상 입력신호를 샘플링한다. 다음에 상기 샘플링된 신호들의 합에 의하여 최종적인 디지털 데이터를 판별한다. 따라서 입력신호를 여러번 샘플링함으로써 입력신호를 적분하는 효과를 주므로 입력신호에 잡음이 심하더라도 입력신호의 레벨이 올바르게 판별될 수 있는 장점이 있다.An input latch circuit and method are disclosed that have the effect of an integrator-type input latch while using a sampling scheme. In the input latch circuit and method, first, the input signal is sampled two or more times in the data time region of the input signal, that is, the same data region. The final digital data is then determined by the sum of the sampled signals. Therefore, since the input signal is integrated by sampling the input signal several times, the input signal level can be correctly determined even if the input signal is noisy.

Description

Input latch circuit and method for multi-sampling input signal

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 입력 래치의 데이터 샘플링을 보여주는 도면이다.1 is a diagram illustrating data sampling of a conventional input latch.

도 2는 본 발명의 일실시예에 따른 입력 래치 방법을 나타내는 도면이다.2 is a diagram illustrating an input latch method according to an embodiment of the present invention.

도 3은 상기 본 발명에 따른 입력 래치 방법에 따라 구현된 본 발명의 제1실시예에 따른 입력 래치 회로를 나타내는 도면이다.3 is a diagram illustrating an input latch circuit according to a first embodiment of the present invention implemented according to the input latch method according to the present invention.

도 4는 상기 본 발명에 따른 입력 래치 방법에 따라 구현된 본 발명의 제2실시예에 따른 입력 래치 회로를 나타내는 도면이다.4 is a diagram illustrating an input latch circuit according to a second embodiment of the present invention implemented according to the input latch method according to the present invention.

본 발명은 반도체 집적회로에 관한 것으로, 특히 입력신호를 멀티 샘플링하는 입력 래치 회로 및 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor integrated circuits, and more particularly, to an input latch circuit and method for multisampling an input signal.

일반적으로 반도체 집적회로에서의 비교기는 두 입력신호의 전압레벨을 비교하여 높고 낮음에 따라서 디지털 출력값을 제공하며, 또한 입력 래치도 비교기와 같은 기능을 수행하지만 클럭신호에 의해 입력신호를 샘플링하는 시점이 주어진다는 점이 다르다.In general, a comparator in a semiconductor integrated circuit compares the voltage levels of two input signals and provides a digital output value according to high and low. Also, an input latch performs the same function as a comparator, but at the time of sampling the input signal by a clock signal. Is different.

도 1을 참조하면, 종래의 입력 래치에서는 클럭신호에 응답하여 입력신호(IN)를 특정한 시점에 샘플링하여 그 논리적 값을 판단한다. 일반적으로 데이터가 유효한 데이터 타임(T) 영역의 중앙 시점에서 입력신호(IN)를 샘플링하여 기준신호(Vref)와 비교하여 입력신호(IN)의 레벨을 판별한다. 차동 동작의 경위에는 입력신호(IN)와 이 입력신호의 반전신호를 서로 비교하여 입력신호(IN)의 레벨을 판별한다.Referring to FIG. 1, in a conventional input latch, an input signal IN is sampled at a specific time point in response to a clock signal to determine a logical value thereof. In general, the input signal IN is sampled at the center of the data time T region where data is valid, and the level of the input signal IN is determined by comparing the input signal IN with the reference signal Vref. In the case of differential operation, the level of the input signal IN is determined by comparing the input signal IN with the inverted signal of the input signal.

그런데 입력신호(IN)가 전송선을 타고 빠른 속도로 전달됨에 따라 입력신호(IN)에는 잡음 성분이 많이 더해지게 되며 따라서 잡음 성분에 의하여 입력신호(IN)의 레벨이 잘못 판단될 가능성도 커지게 된다. 즉 입력신호(IN)를 1번 샘플링하여 판별하는 상기 종래의 입력 래치에서는 만약 입력신호(IN)를 샘플링하는 시점과 잡음에 의한 입력신호(IN)의 변동 또는 전력의 변동이 최대가 되는 시점이 일치할 경우에는, 데이터 타임(T) 영역에서 전체적으로는 입력신호(IN)의 레벨이 비교적 잘 유지되었다고 하더라도 입력신호(IN)의 레벨이 잘못 판별될 수 있는 문제점이 있다.However, as the input signal IN is transmitted at a high speed through the transmission line, a lot of noise components are added to the input signal IN, thus increasing the possibility that the level of the input signal IN is incorrectly determined by the noise component. . That is, in the conventional input latch for sampling and discriminating the input signal IN once, if the time when the input signal IN is sampled and the time when the variation of the input signal IN or the variation of power are maximized due to noise, In the case of coincidence, there is a problem that the level of the input signal IN may be incorrectly determined even if the level of the input signal IN is maintained relatively well in the data time T area as a whole.

따라서 이러한 문제점을 해결하기 위하여 일반적으로 적분기 형태의 입력 래치가 사용된다. 즉 적분기 형태의 입력 래치에서는 데이터 타임(T) 동안 입력신호(IN)와 기준신호(Vref) 간의 차이를 적분하여 디지털 출력값을 결정한다. 그러나, 적분기 형태의 입력 래치는 샘플링하는 방식에 비해서 안정적으로 구현하기가 까다롭다. 따라서 샘플링 방식을 이용하면서도 적분기 형태의 입력 래치의 효과를 나타내는 입력 래치가 요구된다.Therefore, integrator type input latch is generally used to solve this problem. That is, in the integrator-type input latch, the digital output value is determined by integrating the difference between the input signal IN and the reference signal Vref during the data time T. However, integrator-type input latches are more difficult to implement reliably than sampling methods. Therefore, there is a need for an input latch that exhibits the effect of an integrator-type input latch while using a sampling scheme.

따라서 본 발명이 이루고자하는 기술적 과제는, 샘플링 방식을 이용하면서도 적분기 형태의 입력 래치의 효과를 갖는 입력 래치 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an input latch circuit having the effect of an integrator type latch while using a sampling scheme.

본 발명이 이루고자하는 다른 기술적 과제는, 샘플링 방식을 이용하면서도 적분기 형태의 입력 래치의 효과를 갖는 입력 래치 방법을 제공하는 데 있다.Another object of the present invention is to provide an input latch method having the effect of an integrator-type input latch while using a sampling scheme.

상기 기술적 과제를 달성하기 위한 본 발명의 일면(aspect)에 따른 입력 래치 회로는, 각각의 일단이 전원전압에 연결되는 제1 및 제2부하 소자, 상기 제1부하 소자의 타단과 내부노드 사이에 연결되는 복수개의 제1모스 트랜지스터들, 상기 제2부하 소자의 타단과 상기 내부노드 사이에 연결되는 복수개의 제2모스 트랜지스터들, 각각의 제어신호에 응답하여 입력신호를 상기 제1모스 트랜지스터들의 게이트들로 전달하는 복수개의 제1스위치들, 상기 각각의 제어신호에 응답하여 기준전압을 상기 제2모스 트랜지스터들의 게이트들로 전달하는 복수개의 제2스위치들, 및 상기 내부노드와 접지전압 사이에 연결되는 전류원을 구비하는 것을 특징으로 한다.An input latch circuit according to an aspect of the present invention for achieving the above technical problem, the first and second load elements, each end of which is connected to the power supply voltage, between the other end and the internal node of the first load element A plurality of first MOS transistors connected to each other, a plurality of second MOS transistors connected between the other end of the second load element and the internal node, and an input signal in response to a control signal of each of the gates of the first MOS transistors A plurality of first switches to the gates, a plurality of second switches to transfer a reference voltage to the gates of the second MOS transistors in response to the respective control signal, and a connection between the internal node and a ground voltage. And a current source to be used.

상기 제1 및 제2부하 소자는 저항으로 구성된다. 또한 상기 제1 및 제2부하 소자는 모스 트랜지스터로 구성될 수도 있다. 상기 제1 및 제2모스 트랜지스터들은 엔모스 트랜지스터들이다.The first and second load elements are composed of resistors. In addition, the first and second load devices may be configured as MOS transistors. The first and second MOS transistors are NMOS transistors.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면(aspect)에 따른 입력 래치 회로는, 각각의 일단이 전원전압에 연결되는 제1 및 제2부하 소자, 상기 제1부하 소자의 타단과 서로 다른 복수개의 내부노드들 사이에 연결되는 복수개의 제1모스 트랜지스터들, 상기 제2부하 소자의 타단과 상기 서로 다른 복수개의 내부노드들 사이에 연결되는 복수개의 제2모스 트랜지스터들, 각각의 제어신호에 응답하여 입력신호를 상기 제1모스 트랜지스터들의 게이트들로 전달하는 복수개의 제1스위치들, 상기 각각의 제어신호에 응답하여 기준전압을 상기 제2모스 트랜지스터들의 게이트들로 전달하는 복수개의 제2스위치들, 상기 복수개의 내부노드들과 접지전압 사이에 연결되는 복수개의 전류원을 구비하는 것을 특징으로 한다.An input latch circuit according to another aspect of the present invention for achieving the above technical problem, the first and second load elements, each end of which is connected to the power supply voltage, a plurality of different from the other end of the first load element A plurality of first MOS transistors connected between the plurality of internal nodes, a plurality of second MOS transistors connected between the other end of the second load element and the plurality of different internal nodes, and a response to each control signal A plurality of first switches transferring an input signal to the gates of the first MOS transistors, and a plurality of second switches transferring a reference voltage to the gates of the second MOS transistors in response to each control signal. And a plurality of current sources connected between the plurality of internal nodes and a ground voltage.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 입력 래치 방법은, 입력신호의 동일한 데이터 영역에서 2회 이상 상기 입력신호를 샘플링하는 단계, 및 상기 샘플링된 신호들의 합에 의하여 최종적인 디지털 데이터를 판별하는 단계를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided an input latch method, including: sampling the input signal two or more times in the same data area of an input signal, and determining final digital data by the sum of the sampled signals. Characterized in that it comprises a step.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2를 참조하면, 본 발명의 일실시예에 따른 입력 래치 방법에서는, 먼저 입력신호(IN)의 데이터 타임(T) 영역, 즉 동일한 데이터 영역에서 2회 이상 입력신호(IN)를 샘플링한다. 다음에 상기 샘플링된 신호들의 합에 의하여 최종적인 디지털 데이터를 판별한다.Referring to FIG. 2, in the input latch method according to an embodiment of the present invention, first, the input signal IN is sampled two or more times in the data time T region of the input signal IN, that is, the same data region. The final digital data is then determined by the sum of the sampled signals.

이와 같이 하나의 데이터 타임(T) 영역에서 2번 이상 샘플링하여 디지털 출력 값을 결정하는 방식은 오버샘플링 클럭 리커버리(oversampling clock recovery) 등에서 사용되고 있으나, 그 방식은 각각의 샘플링에 대해서 디지털 출력 값을 발생시켜 그 디지털 출력 값들중 주요 값을 선택하는 형태이며 본 발명과는 그 방법과 효과 면에서 차이가 있다.As described above, a method of determining a digital output value by sampling two or more times in one data time (T) area is used in oversampling clock recovery, but the method generates a digital output value for each sampling. It is a form of selecting a major value among the digital output values, and there is a difference in method and effect from the present invention.

도 3을 참조하면, 본 발명의 제1실시예에 따른 입력 래치 회로는, 제1 및 제2부하 소자(R1,R2), 복수개의 제1모스 트랜지스터들(A,B,C), 복수개의 제2모스 트랜지스터들(AB,BB,CB), 복수개의 제1스위치들(S1,S2,S3), 복수개의 제2스위치들(S11,S21,S31), 및 전류원(I)을 구비한다.Referring to FIG. 3, the input latch circuit according to the first embodiment of the present invention may include first and second load elements R1 and R2, a plurality of first MOS transistors A, B, and C, and a plurality of input latch circuits. The second MOS transistors AB, BB, CB, a plurality of first switches S1, S2, S3, a plurality of second switches S11, S21, S31, and a current source I are provided.

제1 및 제2부하 소자(R1,R2)는 각각의 일단이 전원전압(VDD)에 연결되고 저 항으로 구성된다. 그러나 필요에 따라서 제1 및 제2부하 소자(R1,R2)는 크로스 커플된(corss coupled) 엔모스 트랜지스터들로 구성될 수도 있다.One end of each of the first and second load elements R1 and R2 is connected to a power supply voltage VDD and configured as a resistance. However, if necessary, the first and second load elements R1 and R2 may be formed of corss coupled NMOS transistors.

제1모스 트랜지스터들(A,B,C)은 제1부하 소자(R1)의 타단과 내부노드(N) 사이에 연결되고 제2모스 트랜지스터들(AB,BB,CB)은 제2부하 소자(R2)의 타단과 내부노드(N) 사이에 연결된다. 제1모스 트랜지스터들(A,B,C) 및 제2모스 트랜지스터들(AB,BB,CB)은 엔모스 트랜지스터들이다.The first MOS transistors A, B, and C are connected between the other end of the first load element R1 and the internal node N, and the second MOS transistors AB, BB, CB are connected to the second load element (B). It is connected between the other end of R2) and the inner node (N). The first MOS transistors A, B, and C and the second MOS transistors AB, BB, and CB are NMOS transistors.

제1스위치들(S1,S2,S3)은 각각의 제어신호(Φ1,Φ2,Φ3)에 응답하여 입력신호(IN)를 제1모스 트랜지스터들(A,B,C)의 게이트들로 전달한다. 제2스위치들(S11,S21,S31)은 각각의 제어신호(Φ1,Φ2,Φ3)에 응답하여 기준전압(Vref)을 제2모스 트랜지스터들(AB,BB,CB)의 게이트들로 전달한다. 전류원(I)은 내부노드(N)와 접지전압(VSS) 사이에 연결된다.
제어신호(Φ1)가 활성화되는 동안에는 스위치(S1) 및 스위치(S11)만이 턴온되고 나머지 스위치들은 턴오프된다. 이에 따라 입력신호(IN)는 모스 트랜지스터(A)의 게이트로 전달되고 기준전압(Vref)은 모스 트랜지스터(AB)의 게이트로 전달된다. 제어신호(Φ2)가 활성화되는 동안에는 스위치(S2) 및 스위치(S21)만이 턴온되고 나머지 스위치들은 턴오프된다. 이에 따라 입력신호(IN)는 모스 트랜지스터(B)의 게이트로 전달되고 기준전압(Vref)은 모스 트랜지스터(BB)의 게이트로 전달된다. 그리고 제어신호(Φ3)가 활성화되는 동안에는 스위치(S3) 및 스위치(S31)만이 턴온되고 나머지 스위치들은 턴오프된다. 이에 따라 입력신호(IN)는 모스 트랜지스터(C)의 게이트로 전달되고 기준전압(Vref)은 모스 트랜지스터(CB)의 게이트로 전달된다.
상술한 제1실시예에 따른 입력 래치 회로는 차동 증폭기 형태로서, 제어신호(Φ1)가 활성화되는 동안에는 트랜지스터(A)의 게이트로 전달된 입력신호(IN)의 레벨과 트랜지스터(AB)의 게이트로 전달된 기준전압(Vref) 간의 차이가 차동증폭되고, 제어신호(Φ2)가 활성화되는 동안에는 트랜지스터(B)의 게이트로 전달된 입력신호(IN)의 레벨과 트랜지스터(BB)의 게이트로 전달된 기준전압(Vref) 간의 차이가 차동증폭되고, 제어신호(Φ3)가 활성화되는 동안에는 트랜지스터(C)의 게이트로 전달된 입력신호(IN)의 레벨과 트랜지스터(CB)의 게이트로 전달된 기준전압(Vref) 간의 차이가 차동증폭된다. 따라서 제어신호(Φ1)가 활성화되는 동안에 차동증폭된 결과, 제어신호(Φ2)가 활성화되는 동안에 차동증폭된 결과, 및 제어신호(Φ3)가 활성화되는 동안에 차동증폭된 결과가 합해져서 출력단(OUT)에 출력되게 된다. 다시말해, 상기 제1실시예에 따른 입력 래치 회로 회로에서는 입력신호(IN)가 멀티 샘플링, 즉 반복하여 3번 샘플링되고 3번 샘플링된 결과가 합해져서 출력단(OUT)에 출력되게 된다.
제1실시예에 따른 입력 래치 회로는 간단하기는 하나 트랜지스터(A), 트랜지스터(B), 트랜지스터(C)의 공통모드(common mode)가 다르거나 차동 증폭기의 선형영역을 벗어난 입력값을 갖게 되면 비선형적인 결과가 발생할 수 있다.The first switches S1, S2, and S3 transfer the input signal IN to the gates of the first MOS transistors A, B, and C in response to the respective control signals. . The second switches S11, S21, and S31 transfer the reference voltage Vref to the gates of the second MOS transistors AB, BB, and CB in response to the respective control signals Φ1, Φ2, and Φ3. . The current source I is connected between the internal node N and the ground voltage VSS.
While the control signal .phi.1 is activated, only the switch S1 and the switch S11 are turned on and the other switches are turned off. Accordingly, the input signal IN is transmitted to the gate of the MOS transistor A and the reference voltage Vref is transferred to the gate of the MOS transistor AB. While the control signal .phi.2 is activated, only the switch S2 and the switch S21 are turned on and the other switches are turned off. Accordingly, the input signal IN is transmitted to the gate of the MOS transistor B, and the reference voltage Vref is transferred to the gate of the MOS transistor BB. While the control signal .phi.3 is activated, only the switch S3 and the switch S31 are turned on and the other switches are turned off. Accordingly, the input signal IN is transmitted to the gate of the MOS transistor C, and the reference voltage Vref is transferred to the gate of the MOS transistor CB.
The input latch circuit according to the first embodiment described above is in the form of a differential amplifier, and is provided with the level of the input signal IN transmitted to the gate of the transistor A and the gate of the transistor AB while the control signal .phi.1 is activated. The difference between the transferred reference voltage Vref is differentially amplified, and while the control signal Φ 2 is activated, the level of the input signal IN transmitted to the gate of the transistor B and the reference transferred to the gate of the transistor BB. The difference between the voltages Vref is differentially amplified, and while the control signal .phi.3 is activated, the level of the input signal IN transmitted to the gate of the transistor C and the reference voltage Vref transferred to the gate of the transistor CB. ) Is differentially amplified. Therefore, the result of the differential amplification while the control signal Φ1 is activated, the result of the differential amplification while the control signal Φ2 is activated, and the result of the differential amplification while the control signal Φ3 is activated are added to the output terminal OUT. Will be output to In other words, in the input latch circuit circuit according to the first embodiment, the input signal IN is multisampled, i.e., repeatedly sampled three times and summed three times, and the result is output to the output terminal OUT.
Although the input latch circuit according to the first embodiment is simple, when the common mode of the transistors A, B, and C is different or has an input value outside the linear region of the differential amplifier, Nonlinear results can occur.

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도 4는 상기 본 발명에 따른 입력 래치 방법에 따라 구현된 본 발명의 제2실시예에 따른 입력 래치 회로를 나타내는 도면이다. 제2실시예에 따른 입력 래치 회로는 선형성을 좀더 보강하기 위한 것이다.4 is a diagram illustrating an input latch circuit according to a second embodiment of the present invention implemented according to the input latch method according to the present invention. The input latch circuit according to the second embodiment is to further reinforce linearity.

도 4를 참조하면, 본 발명의 제2실시예에 따른 입력 래치 회로는, 제1 및 제2부하 소자(R1,R2), 복수개의 제1모스 트랜지스터들(A,B,C), 복수개의 제2모스 트랜지스터들(AB,BB,CB), 복수개의 제1스위치들(S1,S2,S3), 복수개의 제2스위치들(S11,S21,S31), 및 복수개의 전류원들(I1,I2,I3)을 구비한다.Referring to FIG. 4, the input latch circuit according to the second embodiment of the present invention may include first and second load devices R1 and R2, a plurality of first MOS transistors A, B, and C, and a plurality of input latch circuits. Second MOS transistors AB, BB, CB, a plurality of first switches S1, S2, and S3, a plurality of second switches S11, S21, and S31, and a plurality of current sources I1 and I2. , I3).

제1 및 제2부하 소자(R1,R2)는 각각의 일단이 전원전압(VDD)에 연결되고 저항으로 구성된다. 그러나 필요에 따라서 제1 및 제2부하 소자(R1,R2)는 크로스 커플된(corss coupled) 엔모스 트랜지스터들로 구성될 수도 있다.One end of each of the first and second load elements R1 and R2 is connected to a power supply voltage VDD and is formed of a resistor. However, if necessary, the first and second load elements R1 and R2 may be formed of corss coupled NMOS transistors.

제1모스 트랜지스터들(A,B,C)은 제1부하 소자(R1)의 타단과 서로 다른 복수개의 내부노드들(N1,N2,N3) 사이에 연결되고 제2모스 트랜지스터들(AB,BB,CB)은 제2부하 소자(R2)의 타단과 상기 서로 다른 복수개의 내부노드들(N1,N2,N3) 사이에 연결된다. 제1모스 트랜지스터들(A,B,C) 및 제2모스 트랜지스터들(AB,BB,CB)은 엔모스 트랜지스터들이다.The first MOS transistors A, B, and C are connected between the other end of the first load element R1 and the plurality of internal nodes N1, N2, and N3 which are different from each other, and the second MOS transistors AB, BB. , CB is connected between the other end of the second load element (R2) and the plurality of different internal nodes (N1, N2, N3). The first MOS transistors A, B, and C and the second MOS transistors AB, BB, and CB are NMOS transistors.

제1스위치들(S1,S2,S3)은 각각의 제어신호(Φ1,Φ2,Φ3)에 응답하여 입력신호(IN)를 제1모스 트랜지스터들(A,B,C)의 게이트들로 전달한다. 제2스위치들(S11,S21,S31)은 각각의 제어신호(Φ1,Φ2,Φ3)에 응답하여 기준전압(Vref)을 제2모스 트랜지스터들(AB,BB,CB)의 게이트들로 전달한다. 전류원들(I1,I2,I3)은 내부노드들(N1,N2,N3)과 접지전압(VSS) 사이에 연결된다.
제어신호(Φ1)가 활성화되는 동안에는 스위치(S1) 및 스위치(S11)만이 턴온되고 나머지 스위치들은 턴오프된다. 이에 따라 입력신호(IN)는 모스 트랜지스터(A)의 게이트로 전달되고 기준전압(Vref)은 모스 트랜지스터(AB)의 게이트로 전달된다. 제어신호(Φ2)가 활성화되는 동안에는 스위치(S2) 및 스위치(S21)만이 턴온되고 나머지 스위치들은 턴오프된다. 이에 따라 입력신호(IN)는 모스 트랜지스터(B)의 게이트로 전달되고 기준전압(Vref)은 모스 트랜지스터(BB)의 게이트로 전달된다. 그리고 제어신호(Φ3)가 활성화되는 동안에는 스위치(S3) 및 스위치(S31)만이 턴온되고 나머지 스위치들은 턴오프된다. 이에 따라 입력신호(IN)는 모스 트랜지스터(C)의 게이트로 전달되고 기준전압(Vref)은 모스 트랜지스터(CB)의 게이트로 전달된다.
상술한 제2실시예에 따른 입력 래치 회로는 차동 증폭기 형태로서, 제어신호(Φ1)가 활성화되는 동안에는 트랜지스터(A)의 게이트로 전달된 입력신호(IN)의 레벨과 트랜지스터(AB)의 게이트로 전달된 기준전압(Vref) 간의 차이가 차동증폭되고, 제어신호(Φ2)가 활성화되는 동안에는 트랜지스터(B)의 게이트로 전달된 입력신호(IN)의 레벨과 트랜지스터(BB)의 게이트로 전달된 기준전압(Vref) 간의 차이가 차동증폭되고, 제어신호(Φ3)가 활성화되는 동안에는 트랜지스터(C)의 게이트로 전달된 입력신호(IN)의 레벨과 트랜지스터(CB)의 게이트로 전달된 기준전압(Vref) 간의 차이가 차동증폭된다. 따라서 제어신호(Φ1)가 활성화되는 동안에 차동증폭된 결과, 제어신호(Φ2)가 활성화되는 동안에 차동증폭된 결과, 및 제어신호(Φ3)가 활성화되는 동안에 차동증폭된 결과가 합해져서 출력단(OUT)에 출력되게 된다. 다시말해, 상기 제2실시예에 따른 입력 래치 회로 회로에서는 입력신호(IN)가 멀티 샘플링, 즉 반복하여 3번 샘플링되고 3번 샘플링된 결과가 합해져서 출력단(OUT)에 출력되게 된다.
상술한 제2실시예에 따른 입력 래치 회로에서는 내부노드들(N1,N2,N3)에 전류원들(I1,I2,I3)을 연결시킴으로써 제1실시예에 비하여 선형성이 강화된다.The first switches S1, S2, and S3 transfer the input signal IN to the gates of the first MOS transistors A, B, and C in response to the respective control signals. . The second switches S11, S21, and S31 transfer the reference voltage Vref to the gates of the second MOS transistors AB, BB, and CB in response to the respective control signals Φ1, Φ2, and Φ3. . The current sources I1, I2 and I3 are connected between the internal nodes N1, N2 and N3 and the ground voltage VSS.
While the control signal .phi.1 is activated, only the switch S1 and the switch S11 are turned on and the other switches are turned off. Accordingly, the input signal IN is transmitted to the gate of the MOS transistor A and the reference voltage Vref is transferred to the gate of the MOS transistor AB. While the control signal .phi.2 is activated, only the switch S2 and the switch S21 are turned on and the other switches are turned off. Accordingly, the input signal IN is transmitted to the gate of the MOS transistor B, and the reference voltage Vref is transferred to the gate of the MOS transistor BB. While the control signal .phi.3 is activated, only the switch S3 and the switch S31 are turned on and the other switches are turned off. Accordingly, the input signal IN is transmitted to the gate of the MOS transistor C, and the reference voltage Vref is transferred to the gate of the MOS transistor CB.
The input latch circuit according to the second embodiment is in the form of a differential amplifier, and the level of the input signal IN transmitted to the gate of the transistor A and the gate of the transistor AB while the control signal .phi.1 is activated. The difference between the transferred reference voltage Vref is differentially amplified, and while the control signal Φ 2 is activated, the level of the input signal IN transmitted to the gate of the transistor B and the reference transferred to the gate of the transistor BB. The difference between the voltages Vref is differentially amplified, and while the control signal .phi.3 is activated, the level of the input signal IN transmitted to the gate of the transistor C and the reference voltage Vref transferred to the gate of the transistor CB. ) Is differentially amplified. Therefore, the result of the differential amplification while the control signal Φ1 is activated, the result of the differential amplification while the control signal Φ2 is activated, and the result of the differential amplification while the control signal Φ3 is activated are added to the output terminal OUT. Will be output to In other words, in the input latch circuit circuit according to the second embodiment, the input signal IN is multisampled, i.e., repeatedly sampled three times and summed three times, and the result is output to the output terminal OUT.
In the input latch circuit according to the second embodiment described above, linearity is enhanced compared to the first embodiment by connecting the current sources I1, I2, and I3 to the internal nodes N1, N2, and N3.

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이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아 니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiment has been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 입력 래치 방법 및 회로에서는 입력신호의 동일한 데이터 영역에서 2회 이상 입력신호를 샘플링하고 이 샘플링된 신호들의 합에 의하여 최종적인 디지털 데이터를 판별한다. 따라서 입력신호를 여러번 샘플링함으로써 입력신호를 적분하는 효과를 주므로 입력신호에 잡음이 심하더라도 입력신호의 레벨이 올바르게 판별될 수 있는 장점이 있다. As described above, in the input latch method and circuit according to the present invention, the input signal is sampled two or more times in the same data area of the input signal and the final digital data is determined by the sum of the sampled signals. Therefore, since the input signal is integrated by sampling the input signal several times, the input signal level can be correctly determined even if the input signal is noisy.

Claims

First and second load elements, each end of which is connected to a power supply voltage;

A plurality of first MOS transistors connected between the other end of the first load element and an internal node;

A plurality of second MOS transistors connected between the other end of the second load element and the internal node;

A plurality of first switches transferring an input signal to the gates of the first MOS transistors in response to each control signal;

A plurality of second switches transferring a reference voltage to the gates of the second MOS transistors in response to the respective control signals; And

And a current source connected between the internal node and a ground voltage.

The input latch circuit of claim 1, wherein the first and second load elements are formed of a resistor.

2. The input latch circuit of claim 1, wherein the first and second load elements comprise MOS transistors.

The input latch circuit of claim 1, wherein the first and second MOS transistors are NMOS transistors.

A plurality of first MOS transistors connected between the other end of the first load element and a plurality of internal nodes different from each other;

A plurality of second MOS transistors connected between the other end of the second load element and the plurality of different internal nodes;

A plurality of second switches transferring a reference voltage to the gates of the second MOS transistors in response to the respective control signals;

And a plurality of current sources connected between the plurality of internal nodes and a ground voltage.

6. The input latch circuit of claim 5 wherein the first and second load elements are comprised of a resistor.

6. The input latch circuit according to claim 5, wherein said first and second load elements comprise MOS transistors.

The input latch circuit of claim 5, wherein the first and second MOS transistors are NMOS transistors.

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