KR100657756B1 - A method for forming dual damascene structure of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 공정에 있어서, 구리 배선을 위한 듀얼 다마신 구조를 형성하는 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은, 반도체 소자의 구리 배선을 형성하기 위한 듀얼 다마신 공정에 있어서, a) 구리층 상에 형성된 제1 질화실리콘막(SiN)/산화막(SiO2)/제2 질화실리콘막(SiN)으로 이루어진 금속간 물질층(IMD) 상에 비아홀 패턴을 형성하는 단계; b) 반응성이온 식각(RIE)을 실시하여 비아홀을 형성하는 단계; c) 트렌치 패턴 작업을 실시하여 제1 질화실리콘막을 노출시키는 단계; d) 상기 제2 질화실리콘 막질을 이용하여 트렌치 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계; 및 e) 반응성이온 식각(RIE)을 실시하여 상기 노출된 제1 질화실리콘막을 제거하고, 듀얼 다마신 구조를 형성하는 단계를 포함한다. 본 발명에 따르면, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선하여 반도체 소자의 수율을 증가시키고, 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있다.TECHNICAL FIELD This invention relates to the method of forming the dual damascene structure for copper wiring in the manufacturing process of a semiconductor element. In the dual damascene structure forming method of a semiconductor device according to the present invention, in the dual damascene process for forming copper wiring of a semiconductor device, a) a first silicon nitride film (SiN) / oxide film (SiO 2) formed on a copper layer; (2) forming a via hole pattern on the intermetallic material layer (IMD) formed of a second silicon nitride film (SiN); b) performing reactive ion etching (RIE) to form via holes; c) performing a trench pattern operation to expose the first silicon nitride film; d) forming a trench by performing trench reactive ion etching (RIE) using the second silicon nitride film; And e) performing reactive ion etching (RIE) to remove the exposed first silicon nitride film and form a dual damascene structure. According to the present invention, by using a silicon nitride mask (SiN mask) instead of a photoresist mask (PR mask) during the trench etching, defects caused by residual polymers are improved to increase the yield of semiconductor devices and to simplify the process steps. You can save money.

듀얼 다마신, 질화실리콘 마스크, IMD, 구리 배선, RIEDual damascene, silicon nitride mask, IMD, copper wiring, RIE

Description

반도체 소자의 듀얼 다마신 구조 형성 방법 {A method for forming dual damascene structure of semiconductor device}A method for forming dual damascene structure of semiconductor device

도 1a 내지 도 1i는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.1A to 1I are process flowcharts illustrating a method of forming a dual damascene structure of a semiconductor device according to the related art.

도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.2A to 2J are process flowcharts illustrating a method of forming a dual damascene structure of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 듀얼 다마신 구조 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 제조 공정에 있어서, 구리 배선을 위한 듀얼 다마신 구조를 형성하는 방법에 관한 것이다.The present invention relates to a method for forming a dual damascene structure of a semiconductor device, and more particularly, to a method for forming a dual damascene structure for copper wiring in a semiconductor device manufacturing process.

최근, 동작 스피드가 향상되고 초고집적된 반도체 소자를 제조하는데 있어서 기생 RC가 작은 다층 배선 기술을 개발하는 것이 매우 중요한 문제이다. 기생 RC가 작은 배선을 형성하기 위해서는 비저항이 낮은 금속을 배선 물질로 사용하거나 유전율이 낮은 물질로 절연막을 형성할 필요가 있다.In recent years, it is very important to develop a multi-layered wiring technology in which parasitic RC is small in manufacturing a semiconductor device with improved operation speed and ultra high integration. In order to form a wiring with small parasitic RC, it is necessary to use a metal having a low resistivity as a wiring material or to form an insulating film with a material having a low dielectric constant.

예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 물질이나 또는 이 들의 합금 등이 배선 물질로 관심의 대상이 되고 있다. 이 중에서 현재는 구리를 사용하여 각종 배선을 형성하는 것에 대한 연구가 활발하게 진행되고 있다.For example, materials such as copper (Cu), aluminum (Al), silver (Ag), gold (Au), or alloys thereof are of interest as wiring materials. Among them, research on forming various wirings using copper is actively underway.

구리는 비저항이 작을 뿐만이 아니라 가격이 싸고 공정의 부담이 적은 장점을 가지고 있다. 또한, 알루미늄과는 달리 일렉트로마이그레이션(electro- migration) 현상에 대한 내성이 큰 것 또한 장점이다.Copper has the advantages of low resistivity, low cost and low process burden. In addition, unlike aluminum, the high resistance to the electro-migration phenomenon is also an advantage.

상기한 장점들로 인하여 구리를 배선 물질로 널리 사용하지만, 최종 배선층의 배선을 구리로 만드는 경우에는 배선의 본딩(bonding)을 위해서 알루미늄 패드(pad)를 추가적으로 만들어야 하는 단점이 있다. 최종 배선층의 배선을 알루미늄을 사용하여 만들게 되면 알루미늄 패드를 추가적으로 만들 필요가 없기 때문에 공정상으로 간단하며 경제적으로도 유리하다.Due to the above advantages, copper is widely used as a wiring material. However, when the wiring of the final wiring layer is made of copper, there is a disadvantage in that an additional aluminum pad is required for bonding of the wiring. If the wiring of the final wiring layer is made of aluminum, it is simple and economically advantageous in the process because there is no need to make additional aluminum pads.

그러나 이 경우에 최종 배선과 그 하부에 형성되어 있는 도전체를 연결하는 비아 콘택은 구리로 만들어지며, 구리로 만들어진 비아 콘택은 일반적으로 싱글 다마신 구조가 널리 사용되고 있다.In this case, however, the via contact connecting the final wiring and the conductor formed under the copper is made of copper, and the via contact made of copper generally has a single damascene structure.

이와 같이 구리를 사용하여 만들어진 싱글 다마신 구조의 비아 콘택은 상기한 경우뿐만이 아니라 상, 하부 도전체를 연결하는 구조에서 널리 이용되고 있다. 또한, 집적도의 진전으로 배선층의 수가 증가하면서 상, 하부 배선을 연결하는 콘택의수도 많아지고 그 깊이도 증가하고 있는 추세이다.As described above, the via contact having a single damascene structure made of copper is widely used not only in the case described above but also in a structure connecting upper and lower conductors. In addition, as the number of wiring layers increases as the degree of integration increases, the number of contacts connecting upper and lower wirings increases, and the depth thereof increases.

위와 같이 구리를 비아 콘택이나 기타 배선 물질로 널리 사용하지만 구리는 다음과 같은 특성을 지니고 있다.Copper is widely used as a via contact or other wiring material as above, but copper has the following characteristics.

첫째, 구리는 여러 물질과 화학적 친화도가 크기 때문에 실리콘 기판이나 실 리콘 산화막으로 쉽게 확산된다. 구리가 확산되는 것을 방지하는 한편 접착력의 향상을 위하여 티타늄이나 탄탈륨 계열의 금속 합금을 사용한 장벽층을 콘택과 실리콘 산화막 사이에 형성하는 방법이 일반적으로 이용된다.First, copper has a high chemical affinity with various materials, so copper easily diffuses into silicon substrates or silicon oxide films. A method of forming a barrier layer using a titanium or tantalum based metal alloy between a contact and a silicon oxide film is generally used to prevent copper from diffusing and to improve adhesion.

또한, 구리는 산화성도 크기 때문에 외부에 노출되면 쉽게 산화된다. 구리가 산화하면 배선의 저항 및 스트레스를 증가시켜 칩의 전기적 특성을 열화시키는 원인이 될 수 있다. 따라서, 구리의 산화를 방지하기 위하여 구리 배선층의 외부에 산화 방지막을 추가적으로 형성하기도 한다.In addition, copper is also highly oxidizable, so it is easily oxidized when exposed to the outside. Oxidation of copper increases the resistance and stress of the wiring, which can cause degradation of the chip's electrical characteristics. Therefore, in order to prevent oxidation of copper, an antioxidant film may be additionally formed outside the copper wiring layer.

그리고, 구리의 배선 패턴을 형성하는 방법으로는 다마신 공정이 일반적으로 사용된다. 구리는 식각 공정을 이용하여 배선 패턴을 형성하기 어렵기 때문이다. 다마신 공정은 그 구조에 따라서 싱글 다마신 공정 또는 듀얼 다마신 공정 등으로 나누어진다. And a damascene process is generally used as a method of forming the copper wiring pattern. It is because copper is difficult to form a wiring pattern using an etching process. The damascene process is divided into a single damascene process or a dual damascene process according to its structure.

일반적으로, 0.13㎛m 이하의 로직(logic) 공정은 RC 지연(delay) 등의 문제로 인하여 알루미늄(Al) 배선 대신에 구리(Cu) 배선을 사용하고 있다.In general, logic processes of 0.13 μm or less use copper (Cu) wiring instead of aluminum (Al) wiring due to problems such as RC delay.

전술한 바와 같이, 이러한 구리(Cu) 배선의 경우, 알루미늄(Al) 배선과는 달리 다마신(damascene) 공정을 이용하여 패턴 작업(patterning)을 하게 되며, 이후 ECP(Electro Chemical Plating) 등의 공정을 거쳐 구리(Cu) 배선을 형성하게 된다.As described above, in the case of copper (Cu) wiring, unlike aluminum (Al) wiring, patterning is performed using a damascene process, and then a process such as ECP (Electro Chemical Plating) is performed. The copper (Cu) wiring is formed through.

이러한 일련의 과정은 여러 공정을 거치게 됨에 따라 공정 시간(Turn Around Time: TAT) 증가, 파티클 생성(particle generation), 비용 증가 등의 문제점을 내포하고 있다.This series of processes involves problems such as increase in turn around time (TAT), particle generation, and cost as they go through various processes.

한편, 도 1a 내지 도 1i는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.1A to 1I are process flowcharts illustrating a method of forming a dual damascene structure of a semiconductor device according to the related art.

종래의 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은, 먼저, 도 1a를 참조하면, 구리 필름(11) 상에 질화실리콘막(12)이 형성되어 있고, 상기 질화실리콘막(12) 상에 FSG/SiH4가 적층되어 IMD 산화막(13)이 형성된 상태에서, 상기 IMD 산화막(13) 상에 제1 포토레지스트(14)를 마스크로 하여 상기 질화실리콘막(12)까지 비아를 형성한다. 즉, 비아 PEP(Photo-Engraving Process) 및 비아 반응성이온 식각(RIE)을 실시하여 비아홀을 형성한다.In the method for forming a dual damascene structure of a semiconductor device according to the related art, first, referring to FIG. 1A, a silicon nitride film 12 is formed on a copper film 11, and the silicon nitride film 12 is formed on the silicon film 12. FSG / SiH 4 is stacked on the IMD oxide film 13 to form vias up to the silicon nitride film 12 using the first photoresist 14 as a mask on the IMD oxide film 13. That is, via holes are formed by performing via PEP (Photo-Engraving Process) and via reactive ion etching (RIE).

다음으로, 도 1b를 참조하면, 상기 비아홀 상에 제2 포토레지스트(15)를 충진하고 에치백(Etch Back) 공정을 실시한다.Next, referring to FIG. 1B, a second photoresist 15 is filled in the via hole and an etch back process is performed.

다음으로, 도 1c를 참조하면, 트렌치를 형성하기 위해서 제3 포토레지스트(16)를 패턴으로 하여 트렌치 PEP를 실시한다.Next, referring to FIG. 1C, trench PEP is performed using the third photoresist 16 as a pattern to form a trench.

다음으로, 도 1d를 참조하면, 상기 제3 포토레지스트(16)를 마스크로 하여 반응성이온 식각(RIE)을 실시하여 트렌치를 형성한다. 여기서, 도면부호 A는 트렌치가 형성된 것을 보여주며, 이때, 상기 충진된 포토레지스트(15')도 함께 식각된다.Next, referring to FIG. 1D, a trench is formed by performing reactive ion etching (RIE) using the third photoresist 16 as a mask. Here, reference numeral A shows that a trench is formed, in which the filled photoresist 15 'is also etched.

다음으로, 도 1e를 참조하면, 상기 트렌치 RIE에 의해 생성된 잔류물을 제거하게 위해 애싱(Ashing)을 실시하여 상기 충진된 포토레지스트(15')를 제거한다. 여기서, 도면부호 B는 상기 트렌치 RIE에 의해 생성된 잔류물을 나타낸다.Next, referring to FIG. 1E, ashing is performed to remove the residue generated by the trench RIE to remove the filled photoresist 15 ′. Here, reference B denotes a residue produced by the trench RIE.

다음으로, 도 1f를 참조하면, 상기 질화실리콘(12)을 반응성이온 식각(RIE) 에 의해 제거하는데, 이때, 상기 트렌치 및 비아홀 상의 내벽에 폴리머(Polymer: 17)가 증착된다.Next, referring to FIG. 1F, the silicon nitride 12 is removed by reactive ion etching (RIE), wherein a polymer 17 is deposited on the inner walls of the trench and the via hole.

다음으로, 도 1g를 참조하면, 상기 증착된 폴리머를 제거하도록 습식 세정(Cleaning) 작업을 실시한다. 하지만, 도면부호 C로 도시된 바와 같이 상기 폴리머는 모두 제거되지 않고 일부 잔류물이 잔재하게 된다.Next, referring to FIG. 1G, a wet cleaning operation is performed to remove the deposited polymer. However, as shown by reference C, all of the polymer is not removed and some residues remain.

다음으로, 도 1h를 참조하면, 상기 폴리머 잔류물이 잔재된 상태에서, 노출된 전면에 금속장벽(Barrier Metal: BM)(18)을 증착한다.Next, referring to FIG. 1H, a barrier metal (BM) 18 is deposited on the exposed front surface with the polymer residue remaining.

다음으로, 도 1i를 참조하면, 구리(Cu) ECP(Electro Chemical Plating)를 실시하여 구리 충진하고 Cu 배선을 형성한다. 여기서, 전술한 폴리머 잔류물에 의해 보이드(Void)(D)가 발생할 수 있고, 또한, 상기 폴리머 잔류물은 RC 성능을 열화시키는 요인으로 작용한다. 여기서, 도면부호 E는 상기 증착된 금속장벽(18) 내에 잔류하는 폴리머 잔류물이다.Next, referring to FIG. 1I, copper (Cu) electrochemical plating (ECP) is performed to fill copper and form a Cu wiring. Here, voids (D) may occur due to the polymer residues described above, and the polymer residues also act as a factor that degrades RC performance. Here, reference numeral E denotes a polymer residue remaining in the deposited metal barrier 18.

다시 말하면, 종래 기술에 따른 듀얼 다마신(dual damascene) 공정에 의해 Cu 배선을 형성하게 되는데, 그 공정 순서는 비아 퍼스트(Via first)의 경우 비아PEP(Via PEP) → 비아 RIE(Via RIE) → 포토레지스트 스트립(PR Strip) → 포토레지스트 충진(PR fill) → 포토레지스트 에치백(PR etch back) → 트렌치 PEP(Trench PEP) → 트렌치(Trench RIE) → 포토레지스트 스트립(PR strip) → 질화실리콘막 RIE(SiN RIE) → 습식 세정(Wet Cleaning) → 금속장벽 증착(BM Deposition) → 구리 씨드층 증착(Cu Seed Deposition) → ECP → 평탄화(CMP)의 등의 공정을 거치게 된다.In other words, Cu wiring is formed by a dual damascene process according to the prior art, and in the case of Via first, via PEP → Via RIE → Via RIE → Photoresist strip (PR Strip) → photoresist fill (PR fill) → photoresist etch back (PR etch back) → trench PEP → trench RIE → photoresist strip (PR strip) → silicon nitride film SiN RIE → Wet Cleaning → BM Deposition → Copper Seed Deposition → ECP → Planarization (CMP).

이러한 공정 가운데 트렌치 RIE(도 1d 참조)→포토레지스트 스트립(PR strip)(도 1e 참조)→질화실리콘 RIE(SiN RIE)(도 1f 참조)의 공정은 구리 표면(Cu surface)의 처리 문제와 더불어 매우 중요한 공정이다.Among these processes, the process of trench RIE (see FIG. 1D) → photoresist strip (PR strip) (see FIG. 1E) → silicon nitride RIE (SiN RIE) (see FIG. 1F) is accompanied by the problem of the treatment of the copper surface. It is a very important process.

종래의 듀얼 다마신 형성 공정은 전술한 3가지 중요 공정으로 이루어지지만, 도 1d에 도시된 트렌치(Trench) 반응성이온 식각(RIE) 이후에 부산물(byproduct)이 발생하고, 또한, 도 1f에 도시된 질화실리콘막(12) RIE 이후의 부산물 등이 구리 표면에 잔류하게 됨에 따라, 후속적으로 실시되는 금속 장벽(18) 공정 시에 RC 저항을 증대시키고, 또한, Cu 보이드(void)를 유발시키게 된다는 문제점이 있다.The conventional dual damascene formation process consists of the three critical processes described above, but byproducts occur after the trench reactive ion etching (RIE) shown in FIG. 1D and also shown in FIG. 1F. By-products and the like after the silicon nitride film 12 RIE remain on the copper surface, thereby increasing the RC resistance during the subsequent metal barrier 18 process, and also causing Cu voids. There is a problem.

상기 문제점을 해결하기 위한 본 발명의 목적은 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선할 수 있는 반도체 소자의 듀얼 다마신 구조 형성 방법을 제공하기 위한 것이다.An object of the present invention for solving the above problems is to use a silicon nitride mask (SiN mask) instead of a photoresist mask (PR mask) during the trench etching dual damascene of a semiconductor device that can improve the defects due to residual polymer, etc. It is to provide a method for forming a structure.

또한, 상기 문제점을 해결하기 위한 본 발명의 다른 목적은, 반도체 소자의 듀얼 다마신 구조 형성시에, 제조 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있는 반도체 소자의 듀얼 다마신 구조 형성 방법을 제공하기 위한 것이다.In addition, another object of the present invention for solving the above problems, when forming a dual damascene structure of the semiconductor device, to provide a method of forming a dual damascene structure of the semiconductor device that can reduce the manufacturing cost by simplifying the manufacturing process steps. It is to.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은,As a means for achieving the above object, the method for forming a dual damascene structure of a semiconductor device according to the present invention,

반도체 소자의 구리 배선을 형성하기 위한 듀얼 다마신 공정에 있어서,In the dual damascene process for forming a copper wiring of a semiconductor device,

a) 구리층 상에 형성된 제1 질화실리콘막(SiN)/산화막(SiO2)/제2 질화실리콘막(SiN)으로 이루어진 금속간 물질층(IMD) 상에 비아홀 패턴을 형성하는 단계;a) forming a via hole pattern on an intermetallic material layer (IMD) formed of a first silicon nitride film (SiN) / oxide film (SiO 2 ) / second silicon nitride film (SiN) formed on a copper layer;

b) 반응성이온 식각(RIE)을 실시하여 비아홀을 형성하는 단계;b) performing reactive ion etching (RIE) to form via holes;

c) 트렌치 패턴 작업을 실시하여 제1 질화실리콘막을 노출시키는 단계;c) performing a trench pattern operation to expose the first silicon nitride film;

d) 상기 제2 질화실리콘 막질을 이용하여 트렌치 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계; 및d) forming a trench by performing trench reactive ion etching (RIE) using the second silicon nitride film; And

e) 반응성이온 식각(RIE)을 실시하여 상기 노출된 제1 질화실리콘막을 제거하고, 듀얼 다마신 구조를 형성하는 단계e) performing reactive ion etching (RIE) to remove the exposed first silicon nitride film and form a dual damascene structure

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

여기서, 상기 e) 단계의 듀얼 다마신 구조는 비아 퍼스트(via first) 구조인 것을 특징으로 한다.Here, the dual damascene structure of step e) is characterized in that the via first (via first) structure.

여기서, 상기 a) 단계의 IMD 구조는 제1 질화실리콘막(SiN) 및 제2 질화실리콘막(SiN) 사이에 산화막(SiO2)이 존재하는 샌드위치(sandwich) 구조를 갖는 것을 특징으로 한다.Here, the IMD structure of step a) has a sandwich structure in which an oxide film SiO 2 exists between the first silicon nitride film SiN and the second silicon nitride film SiN.

여기서, 상기 b) 단계는 불화탄소(CF) 계열의 기체를 이용하여 상기 제2 질화실리콘막에 대해 고선택비를 요구하는 플라즈마 식각(plasma etch)을 실시하는 것을 특징으로 한다.Here, the step b) is characterized by performing a plasma etch (plasma etch) that requires a high selectivity for the second silicon nitride film using a carbon fluoride (CF) -based gas.

여기서, 상기 b) 단계는 포토레지스트(PR) 마스크를 이용하여 탄소 함유량(C ratio)이 높은 기체를 이용한 플라즈마 식각을 실시하며, 상기 탄소 함유량(C ratio)이 높은 기체는 C4F8 또는 C5F8인 것을 특징으로 한다. Here, the step b) is performed by plasma etching using a gas having a high carbon content (C ratio) using a photoresist (PR) mask, the gas having a high carbon content (C ratio) is C 4 F 8 or C It is characterized by 5 F 8 .

여기서, 상기 d) 단계는, d-1) 포토레지스트(PR) 마스크를 이용하여 제1 질화실리콘막을 먼저 노출하는 단계; d-2) 상기 노출된 제1 질화실리콘막에 대해 애싱/스트립(Ashing/Strip) 공정을 실시하는 단계; 및 d-3) 상기 제2 질화실리콘막을 마스크로 이용하여 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계를 포함할 수 있다.The step d) may include d-1) exposing a first silicon nitride film first using a photoresist (PR) mask; d-2) performing an ashing / strip process on the exposed first silicon nitride film; And d-3) forming a trench by performing reactive ion etching (RIE) using the second silicon nitride film as a mask.

여기서, 상기 d-3) 단계의 제2 질화실리콘 마스크를 이용하는 트렌치 식각은 탄소 함유량(C ratio)이 높은 기체를 사용하여 상기 제2 질화실리콘에 대해 고선택비를 요구하는 플라즈마 식각을 실시하며, 상기 탄소 함유량(C ratio)이 높은 기체는 C4F8 또는 C5F8인 것을 특징으로 한다.Here, the trench etching using the second silicon nitride mask of step d-3) is performed by plasma etching requiring a high selectivity for the second silicon nitride using a gas having a high carbon content (C ratio), The high carbon content (C ratio) is characterized in that the C 4 F 8 or C 5 F 8 .

여기서, 상기 d-3) 단계의 제2 질화실리콘 마스크를 이용하는 트렌치 식각은 포토레지스트(PR) 마스크를 이용할 경우에 비해 잔유 부산물(residual byproduct)을 감소시키는 것을 특징으로 한다.Here, the trench etching using the second silicon nitride mask of step d-3) may reduce residual byproducts as compared with the case of using a photoresist (PR) mask.

여기서, 상기 b) 단계는 잔유 부산물을 감소시키기 위하여 포토레지스트 충진 공정 없이 진행되는 것을 특징으로 한다.Here, step b) is characterized in that the progress without the photoresist filling process to reduce the residue by-products.

따라서, 본 발명에 따르면, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선하여 반도체 소자의 수율을 증가시키고, 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있다.Therefore, according to the present invention, by using a silicon nitride mask (SiN mask) instead of a photoresist mask (PR mask) during the trench etching, defects caused by residual polymers are improved to increase the yield of semiconductor devices and simplify the process steps. This can reduce manufacturing costs.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 설명한다.Hereinafter, a method of forming a dual damascene structure of a semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings.

본 발명의 실시예는 전술한 종래의 기술에 따른 듀얼 다마신 구조 형성시에 요구되는 공정 단계의 수를 줄임과 동시에 표면을 깨끗하게 처리함으로써, Cu 공정에서 나타나는 여러 불량 원인을 제거하게 된다.Embodiments of the present invention reduce the number of process steps required in forming the dual damascene structure according to the conventional technology described above, and simultaneously clean the surface, thereby eliminating various causes of defects in the Cu process.

도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.2A to 2J are process flowcharts illustrating a method of forming a dual damascene structure of a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은, 먼저, 도 2a를 참조하면, 구리층(21) 상에 제1 질화실리콘막(22)이 형성되고, 상기 제1 질화실리콘막(22) 상에 산화막(23) 및 제2 질화실리콘막(24)이 형성되어 있는 IMD 구조에 제1 포토레지스트 패턴(25)을 이용하여 비아 PEP(Photo-Engraving Process)를 상기 산화막(23)의 일부에 대해 실시한다. 상기 비아 PEP에 의하더라도 제1 질화실리콘막(22)은 여전히 노출되지 않게 된다.In the method for forming a dual damascene structure of a semiconductor device according to an embodiment of the present invention, first, referring to FIG. 2A, a first silicon nitride film 22 is formed on a copper layer 21, and the first silicon nitride is formed. A via PEP (Photo-Engraving Process) is applied to the oxide film 23 using the first photoresist pattern 25 in the IMD structure in which the oxide film 23 and the second silicon nitride film 24 are formed on the film 22. We perform about a part. Even with the via PEP, the first silicon nitride film 22 is still not exposed.

여기서, 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조는, 종래의 공정과 다른 IMD 구조를 형성하게 된다. 즉, 도 1a를 다시 참조하면, 종래의 기술에 따른 IMD 구조는, Cu층(11) 상에 PE-SiN(12)이 형성되고, 그 상부에 PE-산화막/FSG/PE-산화막으로 이루어진 IMD 산화막(13)의 구조를 채택하고 있다. 여기서, 상기 SiN 층(12)은 구리 라인(Cu line)을 보호하기 위하여 사용되며, 이때, 각각의 막질은 제품의 특성에 맞게 유전상수를 고려하여 구성된다.Here, the dual damascene structure of the semiconductor device according to the embodiment of the present invention forms an IMD structure different from the conventional process. That is, referring back to FIG. 1A, in the IMD structure according to the related art, the PE-SiN 12 is formed on the Cu layer 11, and the IMD is formed of a PE-oxide film / FSG / PE-oxide film on top thereof. The structure of the oxide film 13 is adopted. Here, the SiN layer 12 is used to protect the copper line (Cu line), wherein each film quality is configured in consideration of the dielectric constant according to the characteristics of the product.

구체적으로, 본 발명의 실시예에 따른 IMD 구조는 전술한 종래의 IMD 구조의 PE-산화막 위에 PE-SiN 캡층(capping layer)을 한 층 더 사용함으로써, 금속간 물 질층(IMD) 구조는 PE-SiN/SiO2(USG/FSG)/PE-SiN로 이루어지는 샌드위치(sandwich) 구조를 갖게 된다.Specifically, the IMD structure according to the embodiment of the present invention uses a further PE-SiN capping layer on the above-described PE-oxide film of the conventional IMD structure, the intermetallic material layer (IMD) structure is PE- It has a sandwich structure made of SiN / SiO 2 (USG / FSG) / PE-SiN.

다시 말하면, Cu층(21) 상에 PE-SiN(22)/산화막(23)/PE-SiN(24)의 IMD 막질을 사용하게 된다.In other words, the IMD film quality of PE-SiN 22 / oxide film 23 / PE-SiN 24 is used on Cu layer 21.

이후, 종래의 듀얼 다마신 공정과 같이 비아 트렌치(Via trench) PEP(Photo-Engraving Process)를 실시하고, 다음으로, 도 2b를 참조하면, 비아(Via) RIE를 실시하여 비아 트렌치를 형성하고, 이후, 상기 포토레지스트는 스트립(strip)한다.Subsequently, a via trench (Pia trench) PEP (Photo-Engraving Process) is performed as in the conventional dual damascene process. Next, referring to FIG. 2B, a via RIE is performed to form a via trench. The photoresist then strips.

따라서, 본 발명의 실시예에서는 종래의 공정과 달리 포토레지스트 충진(PR fill) 및 에치백(etch back) 공정을 생략(skip)하게 된다. 이것은 종래 공정에서 문제시되는 포토레지스트 충진/에치백 공정으로 인한 부산물 및 폴리머(polymer)의 생성을 원천적으로 방지함으로써, 이후 발생할 수 있는 구리 보이드를 방지하고, RC 감소 등을 크게 개선하게 된다.Therefore, in the embodiment of the present invention, unlike the conventional process, the photoresist fill and etch back processes are skipped. This inherently prevents the formation of by-products and polymers due to the photoresist filling / etchback process, which is a problem in the conventional process, thereby preventing copper voids that may occur later, and greatly reducing RC.

여기서, 비아 식각(Via etch)은 불화탄소(CF) 계열의 기체, 예를 들어, 포토레지스트(PR) 마스크를 이용하여 C4F8/C5F8 등의 탄소 함유량(C ratio)이 높은 기체를 이용하여 제2 질화실리콘막(24)에 대해 고선택비를 요구하는 플라즈마 식각(plasma etch)을 실시한다.Here, via etch is a carbon fluoride (CF) -based gas, for example, a high carbon content (C ratio) such as C 4 F 8 / C 5 F 8 using a photoresist (PR) mask. Using a gas, plasma etching is performed on the second silicon nitride film 24 requiring a high selectivity.

다음으로, 도 2c를 참조하면, 제2 포토레지스트 패턴(26)을 식각 마스크로 하여 트렌치 PEP 패턴 작업을 실시하고, 또한, 연속적으로 트렌치 PEP를 실시하게 된다.Next, referring to FIG. 2C, the trench PEP pattern operation is performed using the second photoresist pattern 26 as an etching mask, and the trench PEP is continuously performed.

다음으로, 도 2e를 참조하면, 본 발명의 실시예에 따른 트렌치 PEP 패턴 작업 결과, 상기 제2 질화실리콘막(24')과 상기 산화막(23)의 일부가 식각되어 도면부호F 부분을 형성함과 동시에 비아 PEP 후 식각되지 않은 부분이 식각되어, 트렌치 RIE 시에 기존 공정(도 1d 참조)과 달리 제1 질화실리콘막(22)이 노출되게 된다. 이후, 애싱/스트립(Ashing/Strip) 공정을 통하여 포토레지스트(PR) 및 잔류 폴리머 등을 제거하게 된다.Next, referring to FIG. 2E, a portion of the second silicon nitride film 24 ′ and the oxide film 23 are etched to form a portion F as a result of the trench PEP pattern operation according to the embodiment of the present invention. At the same time, the portion not etched after the via PEP is etched to expose the first silicon nitride layer 22 at the trench RIE, unlike the conventional process (see FIG. 1D). Thereafter, the photoresist (PR) and the residual polymer are removed through an ashing / strip process.

다음으로, 도 2f를 참조하면, 전술한 일련의 공정을 거친 후에, 상기 제2 질화실리콘 막질(24")을 이용하여 트렌치 RIE를 실시하게 되는데, 이때, 상기 질화실리콘막(24")에 대해 고선택비를 요구하는 플라즈마 식각을 실시하게 된다.Next, referring to FIG. 2F, after the above-described series of processes, a trench RIE is performed using the second silicon nitride film 24 ″, wherein the silicon nitride film 24 ″ is performed. Plasma etching requires a high selectivity.

다시 말하면, 상기 트렌치 식각(trench etch)은 제1, 제2 포토레지스트(PR) 패턴을 마스크를 이용하여 제1 질화실리콘 막질(24")을 먼저 개방하고, 애싱/스트립 공정을 거친 후에 제2 질화실리콘 마스크(24")를 식각 마스크로 이용하여 트렌치 패턴(G)을 형성하게 된다.In other words, the trench etch may be performed by first opening the first silicon nitride film 24 ″ using a mask using the first and second photoresist patterns, followed by an ashing / strip process. The trench pattern G is formed using the silicon nitride mask 24 "as an etching mask.

또한, 상기 제2 질화실리콘 마스크(24")를 이용하는 트렌치 식각은 C4F8/C5F8 등의 탄소 함유량(C ratio)이 높은 기체를 사용하여 질화실리콘(SiN)과의 고선택비를 갖는다. 또한, 상기 제2 질화실리콘 마스크(24")를 이용하는 트렌치 식각은, 포토레지스트(PR) 충진 공정은 사용하지 않기 때문에 종래의 포토레지스트(PR) 마스크를 이용할 경우보다 잔유 부산물(residual byproduct)을 감소시키게 된다.In addition, the trench etching using the second silicon nitride mask 24 ″ has a high selectivity with silicon nitride (SiN) using a gas having a high carbon ratio (C ratio) such as C 4 F 8 / C 5 F 8 . In addition, the trench etching using the second silicon nitride mask 24 " ) Is reduced.

다음으로, 도 2g를 참조하면, 상기 노출된 제1 질화실리콘막(22)을 제거하게 되면, 비아 퍼스트(via first) 구조의 듀얼 다마신을 위한 패턴이 형성되는 것이다.Next, referring to FIG. 2G, when the exposed first silicon nitride layer 22 is removed, a pattern for dual damascene having a via first structure is formed.

다음으로, 도 2h를 참조하면, 상기 완성된 듀얼 다마신 구조에 대해 습식 세정(Cleaning) 작업을 실시하고, 다음으로, 도 2i를 참조하면, 노출된 전면에 금속장벽(Barrier Metal: BM)(28)을 증착한다.Next, referring to FIG. 2H, a wet cleaning operation is performed on the completed dual damascene structure. Next, referring to FIG. 2I, a barrier metal (BM) is formed on the exposed front surface. 28).

다음으로, 도 2j를 참조하면, 구리(Cu) ECP(Electro Chemical Plating)를 실시하여 구리(29)를 충진하고, 후속적으로 CMP 평탄화 과정을 통해 Cu 배선이 형성된다.Next, referring to FIG. 2J, copper (Cu) ECP (Electro Chemical Plating) is performed to fill copper 29, and Cu wiring is subsequently formed through CMP planarization.

결론적으로, 본 발명의 실시예에 따른 듀얼 다마신 구조는, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써, 잔류 폴리머 등에 의한 결함을 개선할 수 있을 뿐만 아니라 포토레지스트 충진 공정도 생략할 수 있게 되므로, 폴리머를 제거할 수 있는 것 외에 공정 단계를 줄일 수 있다.In conclusion, the dual damascene structure according to the embodiment of the present invention may improve defects due to residual polymer by using a silicon nitride mask (SiN mask) instead of a photoresist mask (PR mask) during trench etching. In addition, the photoresist filling process can be omitted, and the process step can be reduced in addition to removing the polymer.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.

본 발명에 따르면, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선하여 반도체 소자의 수율을 증가시키고, 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있다.According to the present invention, by using a silicon nitride mask (SiN mask) instead of a photoresist mask (PR mask) during the trench etching, defects caused by residual polymers are improved to increase the yield of semiconductor devices and to simplify the process steps. You can save money.

Claims (11)

반도체 소자의 구리 배선을 형성하기 위한 듀얼 다마신 공정에 있어서,In the dual damascene process for forming a copper wiring of a semiconductor device, a) 구리층 상에 형성된 제1 질화실리콘막(SiN)/산화막(SiO2)/제2 질화실리콘막(SiN)으로 이루어진 금속간 물질층(IMD) 상에 비아홀 패턴을 형성하는 단계;a) forming a via hole pattern on an intermetallic material layer (IMD) formed of a first silicon nitride film (SiN) / oxide film (SiO 2 ) / second silicon nitride film (SiN) formed on a copper layer; b) 반응성이온 식각(RIE)하여 상기 산화막의 일부를 식각하고, 포토레지스트 충진 공정은 진행하지 않는 단계;b) etching a portion of the oxide layer by etching reactive ion, and not performing a photoresist filling process; c) 트렌치 패턴 작업을 실시하여 제1 질화실리콘막을 노출시키는 단계;c) performing a trench pattern operation to expose the first silicon nitride film; d) 상기 제2 질화실리콘 막질을 식각 마스크로 이용하여 트렌치 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계; 및d) forming a trench by performing trench reactive ion etching (RIE) using the second silicon nitride film as an etching mask; And e) 반응성이온 식각(RIE)을 실시하여 상기 노출된 제1 질화실리콘막을 제거하고, 듀얼 다마신 구조를 형성하는 단계e) performing reactive ion etching (RIE) to remove the exposed first silicon nitride film and form a dual damascene structure 를 포함하는 반도체 소자의 듀얼 다마신 구조 형성 방법.Dual damascene structure formation method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 e) 단계의 듀얼 다마신 구조는 비아 퍼스트(via first) 구조인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.The dual damascene structure of step e) is a via first structure, characterized in that the dual damascene structure of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 a) 단계의 IMD 구조는 제1 질화실리콘막(SiN) 및 제2 질화실리콘막 (SiN) 사이에 산화막(SiO2)이 존재하는 샌드위치(sandwich) 구조를 갖는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.The IMD structure of step a) has a sandwich structure in which an oxide film (SiO 2 ) is present between the first silicon nitride film (SiN) and the second silicon nitride film (SiN). Method of forming damascene structure. 제1항에 있어서,The method of claim 1, 상기 b) 단계는 불화탄소(CF) 계열의 기체를 이용하여 상기 제2 질화실리콘막에 대해 고선택비를 요구하는 플라즈마 식각(plasma etch)을 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.In the step b), the dual damascene structure of the semiconductor device is characterized by performing a plasma etch requiring a high selectivity for the second silicon nitride film using a fluorocarbon (CF) -based gas. Forming method. 삭제delete 제4항에 있어서,The method of claim 4, wherein 상기 불화탄소(CF) 계열의 기체는 C4F8 또는 C5F8인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.The method of forming a dual damascene structure of a semiconductor device, characterized in that the fluorinated carbon (CF) -based gas is C 4 F 8 or C 5 F 8 . 제1항에 있어서, 상기 d) 단계는,The method of claim 1, wherein the d) step, d-1) 포토레지스트(PR) 마스크를 이용하여 제1 질화실리콘막을 먼저 노출하는 단계;d-1) first exposing the first silicon nitride film using a photoresist (PR) mask; d-2) 상기 노출된 제1 질화실리콘막에 대해 애싱/스트립(Ashing/Strip) 공정을 실시하는 단계; 및d-2) performing an ashing / strip process on the exposed first silicon nitride film; And d-3) 상기 제2 질화실리콘막을 마스크로 이용하여 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계d-3) forming a trench by performing reactive ion etching (RIE) using the second silicon nitride film as a mask 를 포함하는 반도체 소자의 듀얼 다마신 구조 형성 방법.Dual damascene structure formation method of a semiconductor device comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 d-3) 단계의 제2 질화실리콘 마스크를 이용하는 트렌치 식각은 불화탄소(CF) 계열의 기체를 사용하여 상기 제2 질화실리콘에 대해 고선택비를 요구하는 플라즈마 식각을 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.The trench etching using the second silicon nitride mask of step d-3 is performed by performing plasma etching requiring a high selectivity for the second silicon nitride using a fluorocarbon (CF) -based gas. Method for forming dual damascene structure of semiconductor device. 제8항에 있어서,The method of claim 8, 상기 불화탄소(CF) 계열의 기체는 C4F8 또는 C5F8인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.The method of forming a dual damascene structure of a semiconductor device, characterized in that the fluorinated carbon (CF) -based gas is C 4 F 8 or C 5 F 8 . 삭제delete 삭제delete
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