KR100650854B1 - Amplifier circuit with self activation function - Google Patents

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KR100650854B1
KR100650854B1 KR1020050112130A KR20050112130A KR100650854B1 KR 100650854 B1 KR100650854 B1 KR 100650854B1 KR 1020050112130 A KR1020050112130 A KR 1020050112130A KR 20050112130 A KR20050112130 A KR 20050112130A KR 100650854 B1 KR100650854 B1 KR 100650854B1
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윤상식
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주식회사 하이닉스반도체
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Abstract

An amplifying circuit having a self activation function is provided to operate at a high speed in an optimum operation condition by generating an enable signal of an amplifier of a rear end based on an output signal of an amplifier of a front end. An amplifying circuit having a self activation function includes a first amplifier(110), an enable control signal(120), and a second amplifier(130). The first amplifier(110) amplifies an input signal and a first amplifying signal in response to an enable signal. The enable control circuit(120) outputs a self enable signal based on the first amplifying signal. The second amplifier(130) amplifies the first amplifying signal to a second amplifying signal and outputs the second amplifying signal in response to the self enable signal.

Description

셀프 활성화 기능을 가지는 증폭 회로{Amplifier circuit with self activation function}Amplifier circuit with self activation function

도 1은 종래의 증폭 회로의 개략적인 블록도이다.1 is a schematic block diagram of a conventional amplifier circuit.

도 2는 도 1에 도시된 증폭 회로의 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to the operation of the amplifier circuit of FIG. 1.

도 3은 본 발명의 일실시예에 따른 증폭 회로를 나타내는 도면이다.3 is a diagram illustrating an amplifying circuit according to an embodiment of the present invention.

도 4는 도 3에 도시된 제1 및 제2 차동 증폭기들의 상세한 회로도이다.4 is a detailed circuit diagram of the first and second differential amplifiers shown in FIG. 3.

도 5는 도 3에 도시된 제2 증폭기의 상세한 회로도이다.FIG. 5 is a detailed circuit diagram of the second amplifier shown in FIG. 3.

도 6은 도 3에 도시된 증폭 회로의 동작과 관련된 신호들의 타이밍도이다.FIG. 6 is a timing diagram of signals related to the operation of the amplifier circuit of FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 증폭 회로 110 : 제1 증폭기100: amplification circuit 110: first amplifier

120 : 인에이블 제어 회로 130 : 제2 증폭기120: enable control circuit 130: second amplifier

본 발명은 반도체 장치에 관한 것으로서, 특히, 증폭 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an amplifier circuit.

일반적으로, 증폭 회로는 미세한 전압 레벨을 가지는 입력 신호를 설정된 전압 레벨로 증폭시키고, 그 증폭된 신호를 출력 신호로서 출력한다. 따라서 증폭 회 로는 미세한 신호의 증폭이 요구되는 회로들에서 폭넓게 사용되고 있다. 이러한 증폭 회로는 입력 신호의 전압 레벨을 더욱 정확하게 판단하고, 더욱 안정적인 증폭 동작을 실행하기 위해, 직렬로 연결된 복수의 증폭기들을 포함하여 이루어지는 다단(multi-step) 증폭 구조를 갖는다. 이러한 다단 증폭 구조를 가지는 종래의 증폭 회로의 일례가 도 1에 도시되어 있다. 도 1을 참고하면, 증폭 회로(10)는 직렬로 연결되는 제1 증폭기(11) 및 제2 증폭기(12)를 포함한다. 상기 제1 및 제2 증폭기들(11, 12)은 외부에서 입력되는 인에이블 신호들(EN1, EN2)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 인에이블 신호들(EN1, EN2)이 각각 인에이블될 때, 상기 제1 및 제1 증폭기들(11, 12)이 각각 인에이블된다. 이때, 상기 인에이블 신호들(EN1, EN2)은 설정된 시간 간격(D1)을 두고 순차적으로 인에이블되는 것이 바람직하다. 그 이유는, 상기 제1 증폭기(11)가 인에이블되어 충분히 안정화된 후, 상기 제1 증폭기(11)의 출력 신호(OUT11 또는 OUT12)가 상기 제2 증폭기(12)에 입력되도록 하기 위함이다. 이처럼, 상기 제1 증폭기(11)가 충분히 안정화된 후 상기 제2 증폭기(12)가 인에이블되면, 상기 제2 증폭기(12)는 안정적인 상기 출력 신호(OUT11 또는 OUT12)를 수신할 수 있으므로, 에러(error) 발생 비율이 감소된 출력 신호(OUT21 또는 OUT22)를 출력할 수 있다. 결과적으로, 상기 증폭 회로(10)가 오동작하지 않고, 안정적으로 동작할 수 있다. 한편, 상기 제1 증폭기(11)가 안정화된 상기 출력 신호(OUT11 또는 OUT12)를 출력하는 시점은, 입력 신호들(IN1 및 IN1B, 또는 IN2 및 IN2B)간의 전압 차의 크기, 상기 입력 신호들(IN1 및 IN1B, 또는 IN2 및 IN2B)의 천이 속도, 공정의 변화, 및 온도의 변화 등 과 같은 다양한 조건들에 따라 변화할 수 있다. 즉, 상술한 조건들이 변화함에 따라 상기 제1 증폭기(11)가 안정화된 상기 출력 신호(OUT11 또는 OUT12)를 출력하는 시점이 더 빨라지거나 또는 더 느려질 수 있다. 도 2에서는 각각 전압 차가 서로 다른 상기 입력 신호들(IN1, IN1B)과 상기 입력 신호들(IN2, IN2B)이 상기 증폭 회로(10)에 각각 입력되는 경우, 상기 증폭 회로(10)의 동작과 관련된 신호들의 타이밍 도가 도시되어 있다. 도 2를 참고하면, 상기 인에이블 신호(EN1)가 인에이블된 시점(P0)으로부터 설정된 시간(D1)이 경과 한 후, 상기 인에이블 신호(EN2)가 인에이블된다. 그 결과, 상기 시점(P0)에 상기 제1 증폭기(11)가 인에이블되고, 상기 인에이블 신호(EN2)가 인에이블되는 시점(P1)에 상기 제2 증폭기(12)가 인에이블된다. 한편, 도 2에서 참고되는 것과 같이, 상기 입력 신호들(IN1, IN1B)간의 전압 차(△V1)가 상기 입력 신호들(IN2, IN2B)간의 전압 차(△V2)보다 더 크다. 이 경우, 상기 제1 증폭기(11)가 상기 입력 신호들(IN1, IN1B)에 응답하여 출력 신호(OUT11)를 출력하는 시점(P2)은, 상기 제1 증폭기(11)가 상기 입력 신호들(IN2, IN2B)에 응답하여 출력 신호(OUT21)를 출력하는 시점(P3)보다 더 앞서게 된다. 또, 상기 출력 신호(OUT11)가 천이(transition)하는데 걸리는 시간은 상기 출력 신호(OUT21)가 천이하는데 걸리는 시간(D2)보다 훨씬 더 짧다. 결국, 상기 제1 증폭기(11)가 상기 입력 신호들(IN2, IN2B)을 수신할 때에 비하여, 상기 제1 증폭기(11)가 상기 입력 신호들(IN1, IN1B)을 수신할 때, 상기 증폭 회로(10)가 더 고속으로 동작할 수 있다. 도 2에서 참고되는 것과 같이, 최악의 동작 조건(즉, 전압 차가 작은 상기 입력 신호들(IN2, IN2B)이 입력되는 경우)에서도 상기 증폭 회로(10)가 정상적으로 동작할 수 있도록 하기 위해, 상기 인에이블 신호(EN2)가 인에이블되는 시점(P1)은 상기 최악의 동작 조건을 기준으로 설정된다. 즉, 상기 인에이블 신호(EN1)가 인에이블되는 시점(P0)과 상기 인에이블 신호(EN2)가 인에이블되는 시점(P1) 사이의 시간 간격(D1)은 상기 최악의 동작 조건을 충분히 커버 할 만큼 길게 설정된다. 하지만 이처럼 상기 인에이블 시점들(P0, P1) 간의 마진(margin)(즉, D1)이 최대로 설정될 경우, 상기 증폭 회로(10)가 고속으로 동작할 수 있는 조건임에도 불구하고 상기 증폭 회로(10)의 동작 속도가 제한되는 문제점이 있다. 또한, 상기 증폭 회로(10)의 설계 및 제조 과정에서 상기 인에이블 신호(EN2)가 인에이블되어야 할 최적의 시점을 결정하기 위해, 반복적인 테스트 과정이 실행되어야 하므로, 상기 증폭 회로(10)의 테스트 시간이 증가하는 문제점이 있다.In general, an amplifier circuit amplifies an input signal having a fine voltage level to a set voltage level, and outputs the amplified signal as an output signal. Therefore, amplification circuits are widely used in circuits requiring fine signal amplification. This amplifying circuit has a multi-step amplifying structure comprising a plurality of amplifiers connected in series to more accurately determine the voltage level of the input signal and perform a more stable amplification operation. An example of a conventional amplifying circuit having such a multistage amplifying structure is shown in FIG. Referring to FIG. 1, the amplifier circuit 10 includes a first amplifier 11 and a second amplifier 12 connected in series. The first and second amplifiers 11 and 12 are enabled or disabled in response to the enable signals EN1 and EN2 input from the outside, respectively. More specifically, when the enable signals EN1 and EN2 are enabled, the first and first amplifiers 11 and 12 are enabled respectively. In this case, it is preferable that the enable signals EN1 and EN2 are sequentially enabled at a set time interval D1. The reason is that the output signal OUT11 or OUT12 of the first amplifier 11 is input to the second amplifier 12 after the first amplifier 11 is enabled and sufficiently stabilized. As such, when the second amplifier 12 is enabled after the first amplifier 11 is sufficiently stabilized, the second amplifier 12 may receive the stable output signal OUT11 or OUT12, so that an error may occur. An output signal OUT21 or OUT22 having a reduced error rate may be output. As a result, the amplifier circuit 10 can operate stably without malfunctioning. On the other hand, when the first amplifier 11 outputs the stabilized output signal OUT11 or OUT12, the magnitude of the voltage difference between the input signals IN1 and IN1B or IN2 and IN2B, the input signals ( May vary depending on various conditions such as the transition rate of IN1 and IN1B, or IN2 and IN2B), process changes, temperature changes, and the like. That is, as the above-described conditions change, the time at which the first amplifier 11 outputs the stabilized output signal OUT11 or OUT12 may be faster or slower. In FIG. 2, when the input signals IN1 and IN1B and the input signals IN2 and IN2B having different voltage differences are respectively input to the amplifier circuit 10, the operation of the amplifier circuit 10 is related to the operation of the amplifier circuit 10. A timing diagram of the signals is shown. Referring to FIG. 2, the enable signal EN2 is enabled after the set time D1 has elapsed from the time point P0 at which the enable signal EN1 is enabled. As a result, the first amplifier 11 is enabled at the time point P0, and the second amplifier 12 is enabled at the time point P1 when the enable signal EN2 is enabled. Meanwhile, as referenced in FIG. 2, the voltage difference ΔV1 between the input signals IN1 and IN1B is greater than the voltage difference ΔV2 between the input signals IN2 and IN2B. In this case, the time point P2 at which the first amplifier 11 outputs the output signal OUT11 in response to the input signals IN1 and IN1B may be determined by the first amplifier 11. In response to IN2 and IN2B, the output signal OUT21 is output earlier than the time point P3 at which the output signal is output. Also, the time taken for the output signal OUT11 to transition is much shorter than the time D2 taken for the output signal OUT21 to transition. As a result, when the first amplifier 11 receives the input signals IN1 and IN1B, the amplification circuit compared with when the first amplifier 11 receives the input signals IN2 and IN2B. 10 can operate at higher speed. As shown in FIG. 2, in order to enable the amplification circuit 10 to operate normally even in a worst case operating condition (that is, when the input signals IN2 and IN2B having a small voltage difference are input). The time point P1 at which the enable signal EN2 is enabled is set based on the worst operating condition. That is, the time interval D1 between the time point P0 at which the enable signal EN1 is enabled and the time point P1 at which the enable signal EN2 is enabled may sufficiently cover the worst operating condition. Is set as long. However, when the margin between the enable points P0 and P1 (i.e., D1) is set to the maximum, the amplifier circuit 10 may operate at high speed. There is a problem that the operating speed of 10) is limited. In addition, in order to determine an optimal time point at which the enable signal EN2 should be enabled in the design and manufacturing process of the amplifying circuit 10, an iterative test process has to be executed, There is a problem that the test time is increased.

따라서, 본 발명이 이루고자 하는 기술적 과제는 다단 증폭 구조에서 전단의 증폭기의 출력 신호에 기초하여 후단의 증폭기의 인에이블 신호를 발생함으로써, 최적의 동작 조건에서 고속으로 동작할 수 있고, 추가의 테스트 과정이 필요 없는 증폭 회로를 제공하는 데 있다.Therefore, the technical problem to be achieved by the present invention is to generate the enable signal of the amplifier in the rear stage based on the output signal of the amplifier in the front stage in the multi-stage amplification structure, it is possible to operate at a high speed in the optimal operating conditions, further test process This is to provide an amplifier circuit which does not need this.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 증폭 회로는, 인에이블 신호에 응답하여, 입력 신호를 제1 증폭하고, 제1 증폭 신호를 출력하는 제1 증폭기; 제1 증폭 신호에 기초하여 셀프 인에이블 신호를 출력하는 인에이블 제어 회로; 및 셀프 인에이블 신호에 응답하여, 제1 증폭 신호를 제2 증폭하고, 제2 증폭 신호를 출력하는 제2 증폭기를 포함한다.According to an aspect of the present invention, an amplifier circuit includes: a first amplifier configured to first amplify an input signal and output a first amplified signal in response to an enable signal; An enable control circuit to output a self enable signal based on the first amplified signal; And a second amplifier configured to second amplify the first amplified signal and output the second amplified signal in response to the self-enabled signal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 일실시예에 따른 증폭 회로를 나타내는 도면이다. 도 3을 참고하면, 증폭 회로(100)는 제1 증폭기(110), 인에이블 제어 회로(120), 및 제2 증폭기(130)를 포함한다. 상기 제1 증폭기(110)는 인에이블 신호(E)에 응답하여, 입력 신호들(S, SB)을 증폭하고, 증폭 신호들(COM, COMB)를 출력한다. 바람직하게, 상기 입력 신호들(S, SB)은 상보(complementary) 신호들이다. 상기 제1 증폭기(110)의 구성 및 동작을 좀 더 상세히 설명하면, 상기 제1 증폭기(110)는 인버터(111), 제1 차동 증폭기(112), 및 제2 차동 증폭기(113)를 포함한다. 상기 인버터(111)는 상기 인에이블 신호(E)를 반전시켜, 반전된 인에이블 신호(EB)를 출력한다. 상기 제1 차동 증폭기(112)는 상기 반전된 인에이블 신호(EB)에 응답하여, 인에이블되거나 또는 디세이블된다. 상기 제1 차동 증폭기(112)는 인에이블될 때, 상기 입력 신호들(S, SB)간의 전압 차를 증폭하고, 상기 증폭 신호(COM)를 출력한다. 상기 제2 차동 증폭기(113) 역시 상기 반전된 인에이블 신호(EB)에 응답하여, 인에이블되거나 디세이블된다. 상기 제2 차동 증폭기(113)는 인에이블될 때, 상기 입력 신호들(S, SB)간의 전압 차를 증폭하고, 상기 증폭 신호(COMB)를 출력한다.3 is a diagram illustrating an amplifying circuit according to an embodiment of the present invention. Referring to FIG. 3, the amplifying circuit 100 includes a first amplifier 110, an enable control circuit 120, and a second amplifier 130. In response to the enable signal E, the first amplifier 110 amplifies the input signals S and SB and outputs the amplified signals COM and COMB. Preferably, the input signals S and SB are complementary signals. In more detail, the configuration and operation of the first amplifier 110, the first amplifier 110 includes an inverter 111, a first differential amplifier 112, and a second differential amplifier 113. . The inverter 111 inverts the enable signal E and outputs the inverted enable signal EB. The first differential amplifier 112 is enabled or disabled in response to the inverted enable signal EB. When enabled, the first differential amplifier 112 amplifies the voltage difference between the input signals S and SB and outputs the amplified signal COM. The second differential amplifier 113 is also enabled or disabled in response to the inverted enable signal EB. When enabled, the second differential amplifier 113 amplifies the voltage difference between the input signals S and SB and outputs the amplified signal COMB.

도 4를 참고하여, 상기 제1 및 제2 차동 증폭기들(112, 113)의 구성 및 구체적인 동작을 좀 더 상세히 설명한다. 상기 제1 및 제2 차동 증폭기들(112, 113)의 구성 및 구체적인 동작 서로 유사하므로, 도 4에서는 상기 제1 차동 증폭기(112)의 동작을 중심으로 설명하기로 한다. 도 4를 참고하면, 상기 제1 차동 증폭기(112)는 인버터들(141, 143)과 차동 증폭 회로(142)를 포함한다. 상기 인버터(141)는 상기 반전된 인에이블 신호(EB)를 반전시켜, 상기 인에이블 신호(E)를 출력한다. 결국, 상기 인버터들(111, 141)에 의해 상기 인에이블 신호(E)가 설정 시간 동안 지연된 후, 상기 차동 증폭 회로(142)에 입력된다. 상기 차동 증폭 회로(142)는 PMOS 트랜지스터들(P1∼P3)과 NMOS 트랜지스터들(N1∼N3)을 포함한다. 상기 차동 증폭 회로(142)는 상기 인에이블 신호(E)에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 상보 입력 신호들(S, SB)간의 전압 차를 증폭하고, 출력 신호(ICOM)를 출력 노드(NT1)에 출력한다. 상기 차동 증폭 회로(142)의 구성 및 구체적인 동작은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 충분히 이해할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다. 다만, 상기 차동 증폭 회로(142)는 일반적인 차동 증폭 회로에 비교할 때, 상기 PMOS 트랜지스터(P3)를 더 포함하고 있다. 상기 PMOS 트랜지스터(P3)는 상기 인에이블 신호(E)가 디세이블 상태인 동안, 상기 출력 신호(ICOM)를 로직 하이로 유지하는 역할을 한다. 그 결과, 상기 인에이블 신호(E)가 디세이블 상태인 동안, 상기 제1 차동 증폭기(112)는 상기 증폭 신호(COM)를 로직 로우 상태로 유지한다. 상기 인버터(143)는 상기 출력 신호(ICOM)를 반전시키고, 그 반전된 신호를 상기 증폭 신호(COM)로서 출력한다.Referring to FIG. 4, the configuration and specific operation of the first and second differential amplifiers 112 and 113 will be described in more detail. Since the configuration and specific operations of the first and second differential amplifiers 112 and 113 are similar to each other, an operation of the first differential amplifier 112 will be described with reference to FIG. 4. Referring to FIG. 4, the first differential amplifier 112 includes inverters 141 and 143 and a differential amplifier circuit 142. The inverter 141 inverts the inverted enable signal EB and outputs the enable signal E. FIG. As a result, the enable signal E is delayed for a predetermined time by the inverters 111 and 141 and then input to the differential amplifier circuit 142. The differential amplifier circuit 142 includes PMOS transistors P1 to P3 and NMOS transistors N1 to N3. The differential amplifier circuit 142 is enabled or disabled in response to the enable signal E, and when enabled, amplifies a voltage difference between the complementary input signals S and SB, and outputs an output signal. Outputs (ICOM) to the output node NT1. The structure and specific operation of the differential amplifying circuit 142 can be fully understood by those skilled in the art, and a detailed description thereof will be omitted. However, the differential amplifier circuit 142 further includes the PMOS transistor P3 when compared to a general differential amplifier circuit. The PMOS transistor P3 maintains the output signal ICOM at logic high while the enable signal E is in a disabled state. As a result, while the enable signal E is in a disabled state, the first differential amplifier 112 maintains the amplified signal COM in a logic low state. The inverter 143 inverts the output signal ICOM and outputs the inverted signal as the amplified signal COM.

다시 도 3을 참고하면, 상기 인에이블 제어 회로(120)는 상기 증폭 신호들(COM, COMB)에 기초하여 셀프 인에이블 신호(SE)를 출력한다. 바람직하게, 상기 인에이블 제어 회로(120)는 NOR 게이트로서 구현될 수 있다. 이 경우, 상기 인에이블 제어 회로(120)는 상기 증폭 신호들(COM, COMB) 중 어느 하나가 로직 하이로 변경될 때, 상기 셀프 인에이블 신호(SE)를 로직 로우로 인에이블시킨다. 반대로, 상기 증폭 신호들(COM, COMB)이 모두 로직 로우 상태일 때, 상기 인에이블 제어 회로(120)는 상기 셀프 인에이블 신호(SE)를 로직 하이로 디세이블시킨다. 결과적으로, 상기 제1 및 제2 차동 증폭기들(112, 113)이 모두 디세이블 상태인 동안, 상기 인에이블 제어 회로(120)가 상기 셀프 인에이블 신호(SE)를 디세이블시킨다. 또, 상기 제1 및 제2 차동 증폭기들(112, 113)이 모두 인에이블되어 안정화된 후, 상기 증폭 신호들(COM, COMB)을 출력할 때, 상기 인에이블 제어 회로(120)가 상기 셀프 인에이블 신호(SE)를 인에이블시킨다.Referring to FIG. 3 again, the enable control circuit 120 outputs a self enable signal SE based on the amplified signals COM and COMB. Preferably, the enable control circuit 120 can be implemented as a NOR gate. In this case, the enable control circuit 120 enables the self enable signal SE to logic low when any one of the amplification signals COM and COMB is changed to logic high. In contrast, when the amplified signals COM and COMB are both in a logic low state, the enable control circuit 120 disables the self enable signal SE to a logic high level. As a result, the enable control circuit 120 disables the self enable signal SE while both the first and second differential amplifiers 112 and 113 are in a disabled state. In addition, when the first and second differential amplifiers 112 and 113 are both enabled and stabilized, the enable control circuit 120 outputs the self-amplifying signals COM and COMB. Enable the signal SE.

상기 제2 증폭기(130)는 상기 셀프 인에이블 신호(SE)에 응답하여, 상기 증폭 신호들(COM, COMB)을 증폭하고, 증폭 신호(SO)를 출력한다. 도 5를 참고하여, 상기 제2 증폭기(130)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 제2 증폭기(130)는 인버터들(131, 134), 차동 증폭 회로(132), 및 래치 회로(133)를 포함한다. 상기 인버터(131)는 상기 셀프 인에이블 신호(SE)를 반전시키고, 반전된 셀프 인에이블 신호(SEB)를 출력한다. 상기 차동 증폭 회로(132)는 상기 반전된 셀프 인에이블 신호(SEB)에 응답하여, 인에이블되거나 또는 디세이블된다. 상기 차동 증폭 회로(132)는 인에이블될 때, 상기 증폭 신호들(COM, COMB)간 의 전압 차를 증폭하고, 출력 신호들(CM1, CM2)을 출력 노드들(NT11, NT12)에 각각 출력한다. 바람직하게, 상기 차동 증폭 회로(132)가 동작할 때, 상기 출력 신호들(CM1, CM2)은 상보적인 신호들로 된다. 상기 차동 증폭 회로(132)는 PMOS 트랜지스터들(P11∼P14)과 NMOS 트랜지스터들(N11∼N15)을 포함한다. 상기 PMOS 트랜지스터들(P11, P12)은 내부 전압(VDD)과 상기 출력 노드(NT11) 사이에 병렬로 연결되고, 상기 PMOS 트랜지스터들(P13, P14)은 상기 내부 전압(VDD)과 상기 출력 노드(NT12) 사이에 병렬로 연결된다. 상기 PMOS 트랜지스터들(P11, P14)의 게이트들에는 상기 반전된 셀프 인에이블 신호(SEB)가 입력된다. 상기 PMOS 트랜지스터들(P11, P14)은 상기 반전된 셀프 인에이블 신호(SEB)에 응답하여 턴 온 또는 오프되고, 턴 온될 때 상기 출력 노드들(NT11, NT12)에 각각 상기 내부 전압(VDD)을 공급한다. 또, 상기 PMOS 트랜지스터(P12)의 게이트는 상기 출력 노드(NT12)에 연결되고, 상기 PMOS 트랜지스터(P13)의 게이트는 상기 출력 노드(NT11)에 연결된다. 상기 NMOS 트랜지스터들(N11, N13)은 상기 출력 노드(NT11)와 제어 노드(NT13) 사이에 직렬로 연결되고, 상기 NMOS 트랜지스터들(N12, N14)은 상기 출력 노드(NT12)와 상기 제어 노드(NT13) 사이에 직렬로 연결된다. 상기 NMOS 트랜지스터(N11)의 게이트는 상기 출력 노드(NT12)에 연결되고, 상기 NMOS 트랜지스터(N12)의 게이트는 상기 출력 노드(NT11)에 연결된다. 상기 NMOS 트랜지스터(N13)의 게이트에는 상기 증폭 신호(COM)가 입력되고, 상기 NMOS 트랜지스터(N14)의 게이트에는 상기 증폭 신호(COMB)가 입력된다. 상기 NMOS 트랜지스터(N15)는 상기 제어 노드(NT13)와 그라운드 전압(VSS) 사이에 연결되고, 그 게이트에는 상기 반전된 셀프 인에이블 신호(SEB)가 입력된 다.The second amplifier 130 amplifies the amplified signals COM and COMB in response to the self enable signal SE and outputs an amplified signal SO. Referring to Figure 5, the configuration and specific operation of the second amplifier 130 will be described in more detail as follows. The second amplifier 130 includes inverters 131 and 134, a differential amplifier circuit 132, and a latch circuit 133. The inverter 131 inverts the self enable signal SE and outputs the inverted self enable signal SEB. The differential amplifier circuit 132 is enabled or disabled in response to the inverted self enable signal SEB. When enabled, the differential amplifying circuit 132 amplifies the voltage difference between the amplified signals COM and COMB, and outputs output signals CM1 and CM2 to the output nodes NT11 and NT12, respectively. do. Preferably, when the differential amplifying circuit 132 operates, the output signals CM1 and CM2 are complementary signals. The differential amplifier circuit 132 includes PMOS transistors P11 to P14 and NMOS transistors N11 to N15. The PMOS transistors P11 and P12 are connected in parallel between an internal voltage VDD and the output node NT11, and the PMOS transistors P13 and P14 are connected to the internal voltage VDD and the output node (P12). NT12) are connected in parallel. The inverted self enable signal SEB is input to gates of the PMOS transistors P11 and P14. The PMOS transistors P11 and P14 are turned on or off in response to the inverted self-enable signal SEB, and when turned on, the internal voltages VDD are applied to the output nodes NT11 and NT12, respectively. Supply. In addition, the gate of the PMOS transistor P12 is connected to the output node NT12, and the gate of the PMOS transistor P13 is connected to the output node NT11. The NMOS transistors N11 and N13 are connected in series between the output node NT11 and the control node NT13, and the NMOS transistors N12 and N14 are connected to the output node NT12 and the control node (N12). NT13) are connected in series. The gate of the NMOS transistor N11 is connected to the output node NT12, and the gate of the NMOS transistor N12 is connected to the output node NT11. The amplification signal COM is input to the gate of the NMOS transistor N13, and the amplification signal COMB is input to the gate of the NMOS transistor N14. The NMOS transistor N15 is connected between the control node NT13 and the ground voltage VSS, and the inverted self enable signal SEB is input to the gate thereof.

상기 차동 증폭 회로(132)의 동작 과정을 간략하게 설명하면 다음과 같다. 먼저, 초기에, 상기 반전된 셀프 인에이블 신호(SEB)가 로직 로우 상태인 동안, 상기 PMOS 트랜지스터들(P11, P14)이 턴 온되어, 상기 출력 노드들(NT11, NT12)에 각각 상기 내부 전압(VDD)을 공급한다. 그 결과, 상기 출력 노드들(NT11, NT12)에서 상기 내부 전압(VDD) 레벨(즉, 로직 하이)의 상기 출력 신호들(CM1, CM2)이 발생한다. 상기 NMOS 트랜지스터들(N11, N12)은 초기에 상기 출력 노드들(NT11, NT12)로부터 수신되는 로직 하이의 상기 출력 신호들(CM1, CM2)에 응답하여 턴 온된다. 이 후, 상기 반전된 셀프 인에이블 신호(SEB)가 로직 하이로 되면, 상기 NMOS 트랜지스터(N15)가 턴 온되어, 상기 차동 증폭 회로(132)가 인에이블된다. 상기 NMOS 트랜지스터들(N13, N14)은 상기 증폭 신호들(COM, COMB)에 각각 응답하여, 턴 온 또는 오프된다. 예를 들어, 상기 증폭 신호(COM)가 로직 하이이고, 상기 증폭 신호(COMB)가 로직 로우일 때, 상기 NMOS 트랜지스터(N13)가 턴 온되어, 상기 출력 노드(NT11)를 상기 그라운드 전압(VSS)으로 디스차지 하고, 상기 NMOS 트랜지스터(N14)는 상기 증폭 신호(COMB)에 응답하여, 턴 오프된다. 그 결과, 상기 출력 노드(NT11)에서 출력되는 상기 출력 신호(CM1)는 로직 로우로 되고, 상기 출력 노드(NT12)에서 출력되는 상기 출력 신호(CM2)는 로직 하이로 유지된다.An operation process of the differential amplifier circuit 132 will be described briefly as follows. First, initially, while the inverted self-enable signal SEB is in a logic low state, the PMOS transistors P11 and P14 are turned on to respectively output the internal voltages to the output nodes NT11 and NT12. Supply (VDD). As a result, the output signals CM1 and CM2 of the internal voltage VDD level (ie, logic high) are generated at the output nodes NT11 and NT12. The NMOS transistors N11 and N12 are initially turned on in response to the output signals CM1 and CM2 of logic high received from the output nodes NT11 and NT12. Thereafter, when the inverted self enable signal SEB becomes logic high, the NMOS transistor N15 is turned on, and the differential amplifier circuit 132 is enabled. The NMOS transistors N13 and N14 are turned on or off in response to the amplification signals COM and COMB, respectively. For example, when the amplification signal COM is logic high and the amplification signal COMB is logic low, the NMOS transistor N13 is turned on to turn the output node NT11 to the ground voltage VSS. Is discharged, and the NMOS transistor N14 is turned off in response to the amplification signal COMB. As a result, the output signal CM1 output from the output node NT11 becomes logic low, and the output signal CM2 output from the output node NT12 remains logic high.

상기 래치 회로(133)는 NAND 게이트들(ND1, ND2)을 포함하는 RS 래치로서 구현될 수 있다. 상기 NAND 게이트(ND1)는 상기 출력 신호(CM1)와 래치 신호(Q2)에 응답하여, 래치 신호(Q1)를 출력한다. 상기 NAND 게이트(ND2)는 상기 래치 신호 (Q1), 상기 출력 신호(CM2), 및 초기화 신호(INT)에 응답하여, 상기 래치 신호(Q2)를 출력한다. 바람직하게, 상기 초기화 신호(INT)는 초기에 설정된 시간 동안 로직 로우 상태로 유지된 후, 로직 하이로 된다. 상기 래치 회로(133)는 상기 초기화 신호(INT)가 로직 로우일 때, 리셋된다. 상기 래치 회로(133)가 리셋 될 때, 상기 래치 신호(Q2)를 로직 하이로 출력한다. 상기 인버터(134)는 상기 래치 신호(Q2)를 반전시키고, 그 반전된 신호를 증폭 신호(SO)로서 출력한다.The latch circuit 133 may be implemented as an RS latch including NAND gates ND1 and ND2. The NAND gate ND1 outputs a latch signal Q1 in response to the output signal CM1 and the latch signal Q2. The NAND gate ND2 outputs the latch signal Q2 in response to the latch signal Q1, the output signal CM2, and the initialization signal INT. Preferably, the initialization signal INT is maintained at a logic low state for an initially set time and then goes to a logic high state. The latch circuit 133 is reset when the initialization signal INT is logic low. When the latch circuit 133 is reset, the latch signal Q2 is output to logic high. The inverter 134 inverts the latch signal Q2 and outputs the inverted signal as an amplified signal SO.

다음으로, 도 6을 참고하여, 상기 증폭 회로(100)의 동작 과정을 상세히 설명한다. 도 6에서는 상기 입력 신호들(S, SB)간의 전압 차가 △VA인 경우와 △VB인 경우의 상기 증폭 회로(100)의 동작과 관련된 신호들의 타이밍 도가 도시되어 있다. 도 6에서는 상기 입력 신호들(S, SB)간의 전압 차(△VA)가 입력 신호들(S', SB')의 전압 차(△VB)보다 더 작은 것으로 도시되어 있다. 상기 증폭 회로(100)의 동작을 설명하면, 먼저, 상기 초기화 신호(INT)가 로직 로우 상태일 때, 상기 제2 증폭기(130)의 래치 회로(133)가 리셋 되어, 증폭 신호(SO)를 로직 로우로 출력한다. 또, 인에이블 신호(E)가 디세이블 상태일 때, 상기 제1 및 제2 차동 증폭기들(112, 113)이 모두 디세이블되어, 상기 증폭 신호들(COM, COMB)을 로직 로우로 각각 출력한다. 상기 인에이블 제어 회로(120)는 상기 증폭 신호들(COM, COMB)이 모두 로직 로우 상태이므로, 상기 셀프 인에이블 신호(SE)를 로직 하이 상태로 유지한다(즉, 디세이블 상태로 유지한다). 이 후, 상기 인에이블 신호(E)가 인에이블되면, 상기 제1 증폭기(110)의 인버터(111)가 상기 인에이블 신호(E)를 반전시켜, 로직 로우의 반전된 인에이블 신호(EB)를 출력한다. 그 결과, 상기 반전된 인에이블 신호(EB)에 응답하여, 상기 제1 및 제2 차동 증폭기들(112, 113)이 모두 인에이블되고, 상기 입력 신호들(S, SB)간의 전압 차를 각각 증폭하여, 상기 증폭 신호들(COM, COMB)을 각각 출력한다. 이때, 상기 증폭 신호들(COM, COMB) 중 어느 하나가 로직 하이로 된다. 상기 인에이블 제어 회로(120)는 상기 증폭 신호들(COM, COMB) 중 어느 하나가 로직 하이로 될 때, 상기 셀프 인에이블 신호(SE)를 로직 로우로 인에이블시킨다. 상기 제2 증폭기(130)는 상기 셀프 인에이블 신호(SE)가 인에이블될 때, 인에이블되어, 상기 증폭 신호들(COM, COMB)간의 전압 차를 증폭하고, 증폭 신호(SO)를 출력한다. 한편, 상기 제1 및 제2 차동 증폭기들(112, 113)의 동작 속도는 상기 입력 신호들(S, SB)간의 전압 차의 크기에 따라 달라질 수 있다. 도 6에서는 상기 전압 차(△VB)가 상기 전압 차(△VA)보다 더 크기 때문에, 상기 입력 신호들(S, SB)을 수신할 때보다 상기 입력 신호들(S', SB')을 수신할 때, 상기 제1 및 제2 차동 증폭기들(112, 113)의 동작 속도가 더 증가한다. 따라서 상기 입력 신호들(S, SB)을 수신할 때 상기 제1 및 제2 차동 증폭기들(112, 113)이 상기 증폭 신호들(COM, COMB)을 출력하는 시점보다, 상기 입력 신호들(S', SB')을 수신할 때 상기 제1 및 제2 차동 증폭기들(112, 113)이 상기 증폭 신호들(COM', COMB')을 출력하는 시점이 훨씬 더 빠르다. 그 결과, 상기 인에이블 제어 회로(120)가 상기 셀프 인에이블 신호(SE 또는 SE')를 로직 로우로 인에이블시키는 시점(T2 또는 T4)이 변경된다. 이처럼 상기 셀프 인에이블 신호(SE 또는 SE')의 인에이블 시점이 변경되면, 상기 제2 증폭기(130)가 상기 증폭 신호(SO 또는 SO')를 출력하는 시점(T3 또는 T5)도 변경된다. 상술한 것과 같이, 상기 인에이블 제어 회로(120)가 상기 제 1 증폭기(110)가 상기 증폭 신호들(COM, COMB)을 출력하는 시점에 동기하여, 상기 셀프 인에이블 신호(SE)를 발생하기 때문에, 각 동작 조건에 적합하게 상기 제2 증폭기(130)의 인에이블 시점이 조절될 수 있다. 다시 말하면, 상기 입력 신호들(S, SB)간의 전압 차가 작을 때(또는 최악의 동작 조건일 때), 상기 인에이블 신호(E)가 인에이블되는 시점(T1)으로부터 상기 셀프 인에이블 신호(SE)가 인에이블되는 시점(T2) 간의 마진(D11)이 상기 최악의 동작 조건을 충분히 커버 할 만큼 길게 설정될 수 있다. 또, 상기 입력 신호들(S', SB')간의 전압 차가 클 때(또는 최적의 동작 조건일 때), 상기 시점(T1)으로부터 상기 셀프 인에이블 신호(SE')가 인에이블되는 시점(T4) 간의 마진(D12)이 불필요하게 길게 설정되는 것이 방지될 수 있다. 결국, 상기 증폭 회로(100)가 최적의 동작 조건에서 고속으로 동작할 수 있다. 또한, 상기 제1 증폭기(110)의 출력 신호들에 기초하여 상기 제2 증폭기(130)의 동작 시점이 결정되므로, 상기 제2 증폭기(130)의 인에이블 시점을 결정하기 위한 테스트 과정이 필요 없다.Next, an operation process of the amplifying circuit 100 will be described in detail with reference to FIG. 6. FIG. 6 is a timing diagram of signals related to the operation of the amplifier circuit 100 when the voltage difference between the input signals S and SB is ΔVA and ΔVB. In FIG. 6, the voltage difference ΔVA between the input signals S and SB is smaller than the voltage difference ΔVB of the input signals S ′ and SB ′. Referring to the operation of the amplifier circuit 100, first, the latch circuit 133 of the second amplifier 130 is reset when the initialization signal INT is in a logic low state, thereby amplifying the amplification signal SO. Output to logic low. In addition, when the enable signal E is in a disabled state, both the first and second differential amplifiers 112 and 113 are disabled to output the amplified signals COM and COMB to logic low, respectively. do. The enable control circuit 120 maintains the self enable signal SE in a logic high state since the amplification signals COM and COMB are both logic low states (ie, maintains the disable state). . Thereafter, when the enable signal E is enabled, the inverter 111 of the first amplifier 110 inverts the enable signal E, thereby inverting the enable signal EB of the logic low. Outputs As a result, in response to the inverted enable signal EB, both the first and second differential amplifiers 112 and 113 are enabled, and the voltage difference between the input signals S and SB, respectively. It amplifies and outputs the amplified signals COM and COMB, respectively. At this time, any one of the amplified signals COM and COMB goes logic high. The enable control circuit 120 enables the self enable signal SE to logic low when any one of the amplified signals COM and COMB is logic high. When the self-enable signal SE is enabled, the second amplifier 130 is enabled to amplify the voltage difference between the amplified signals COM and COMB and outputs the amplified signal SO. . Meanwhile, an operating speed of the first and second differential amplifiers 112 and 113 may vary depending on the magnitude of the voltage difference between the input signals S and SB. In FIG. 6, since the voltage difference ΔVB is greater than the voltage difference ΔVA, the input signals S ′ and SB ′ are received than when the input signals S and SB are received. In this case, the operating speeds of the first and second differential amplifiers 112 and 113 are further increased. Accordingly, when the first and second differential amplifiers 112 and 113 output the amplified signals COM and COMB when the input signals S and SB are received, the input signals S are received. ', SB') is much faster when the first and second differential amplifiers 112, 113 output the amplified signals COM ', COMB'. As a result, the time point T2 or T4 at which the enable control circuit 120 enables the self enable signal SE or SE 'to logic low is changed. As such, when the enable timing of the self enable signal SE or SE 'is changed, the timing T3 or T5 at which the second amplifier 130 outputs the amplified signal SO or SO' is also changed. As described above, the enable control circuit 120 generates the self-enable signal SE in synchronization with the timing at which the first amplifier 110 outputs the amplified signals COM and COMB. Therefore, the enable timing of the second amplifier 130 may be adjusted to suit each operating condition. In other words, when the voltage difference between the input signals S and SB is small (or at the worst operating condition), the self-enable signal SE from the time point T1 at which the enable signal E is enabled. The margin D11 between the time point (T2) is enabled long enough to cover the worst operating conditions. In addition, when the voltage difference between the input signals S 'and SB' is large (or an optimal operating condition), the time point T4 at which the self-enable signal SE 'is enabled from the time point T1. Unnecessarily long setting of the margin D12 between them can be prevented. As a result, the amplifying circuit 100 may operate at a high speed in an optimal operating condition. In addition, since an operation time of the second amplifier 130 is determined based on the output signals of the first amplifier 110, a test process for determining an enable time of the second amplifier 130 is not necessary. .

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 증폭 회로는 전단의 증폭기의 출력 신호에 기초하여 후단의 증폭기의 인에이블 신호를 발생하므로, 최적의 동작 조건에서 고속으로 동작할 수 있다. 또한, 본 발명에 따른 증폭 회로는 동작 시점을 결정하기 위한 추가의 테스트 과정을 필요로 하지 않는다.As described above, the amplification circuit according to the present invention generates the enable signal of the amplifier of the rear stage based on the output signal of the amplifier of the previous stage, it is possible to operate at a high speed in the optimum operating conditions. In addition, the amplification circuit according to the invention does not require an additional test procedure to determine the time of operation.

Claims (12)

인에이블 신호에 응답하여, 입력 신호를 제1 증폭하고, 제1 증폭 신호를 출력하는 제1 증폭기;A first amplifier in response to the enable signal, for first amplifying the input signal and outputting the first amplified signal; 상기 제1 증폭 신호에 기초하여 셀프 인에이블 신호를 출력하는 인에이블 제어 회로; 및An enable control circuit to output a self enable signal based on the first amplified signal; And 상기 셀프 인에이블 신호에 응답하여, 상기 제1 증폭 신호를 제2 증폭하고, 제2 증폭 신호를 출력하는 제2 증폭기를 포함하는 증폭 회로.And a second amplifier configured to secondly amplify the first amplified signal and output a second amplified signal in response to the self enable signal. 제1항에 있어서,The method of claim 1, 상기 제1 증폭기는 상기 인에이블 신호에 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 제1 증폭 동작을 실행하고,The first amplifier is enabled or disabled in response to the enable signal and executes the first amplification operation when enabled; 상기 제2 증폭기는 상기 셀프 인에이블 신호에 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 제2 증폭 동작을 실행하는 증폭 회로.The second amplifier is configured to perform the second amplification operation when enabled or disabled and enabled in response to the self enable signal. 제1항에 있어서,The method of claim 1, 상기 인에이블 제어 회로는 상기 제1 증폭 신호를 수신할 때, 상기 셀프 인에이블 신호를 출력하는 증폭 회로.And the enable control circuit outputs the self enable signal when receiving the first amplified signal. 제1항에 있어서,The method of claim 1, 상기 입력 신호는 상보(complementary) 입력 신호들을 포함하고, 상기 제1 증폭 신호는 제1 상보 증폭 신호들을 포함하고, 상기 제2 증폭 신호는 제2 상보 증폭 신호들을 포함하는 증폭 회로.Wherein said input signal comprises complementary input signals, said first amplified signal comprises first complementary amplified signals, and said second amplified signal comprises second complementary amplified signals. 제4항에 있어서, 상기 제1 증폭기는,The method of claim 4, wherein the first amplifier, 반전된 인에이블 신호에 응답하여, 상기 상보 입력 신호들을 수신하고, 상기 상보 입력 신호들 간의 전압 차를 증폭하여, 상기 제1 상보 증폭 신호들 중 하나를 출력하는 제1 차동 증폭기; 및A first differential amplifier in response to the inverted enable signal, receiving the complementary input signals, amplifying a voltage difference between the complementary input signals, and outputting one of the first complementary amplified signals; And 반전된 인에이블 신호에 응답하여, 상기 상보 입력 신호들을 수신하고, 상기 상보 입력 신호들 간의 전압 차를 증폭하여, 상기 제1 상보 증폭 신호들 중 나머지 하나를 출력하는 제2 차동 증폭기를 포함하는 증폭 회로.A second differential amplifier in response to the inverted enable signal, receiving the complementary input signals, amplifying a voltage difference between the complementary input signals, and outputting the other of the first complementary amplified signals Circuit. 제5항에 있어서,The method of claim 5, 상기 제1 증폭기는 상기 인에이블 신호를 반전시키고, 상기 반전된 인에이블 신호를 출력하는 인버터를 더 포함하는 증폭 회로.The first amplifier further comprises an inverter for inverting the enable signal and outputting the inverted enable signal. 제5항에 있어서, 상기 제1 차동 증폭기는,The method of claim 5, wherein the first differential amplifier, 상기 반전된 인에이블 신호를 반전시키는 제1 인버터;A first inverter for inverting the inverted enable signal; 상기 인버터의 출력 신호에 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 상보 입력 신호들간의 전압 차를 증폭하고, 출력 신호를 출력 하는 차동 증폭 회로; 및A differential amplifier circuit for amplifying a voltage difference between the complementary input signals and outputting an output signal, when enabled or disabled, and enabled, in response to an output signal of the inverter; And 상기 출력 신호를 반전시키고, 그 반전된 신호를 상기 제1 상보 증폭 신호들 중 하나로서 출력하는 제2 인버터를 포함하는 증폭 회로.And a second inverter for inverting the output signal and outputting the inverted signal as one of the first complementary amplified signals. 제5항에 있어서, 상기 제2 차동 증폭기는,The method of claim 5, wherein the second differential amplifier, 상기 반전된 인에이블 신호를 반전시키는 제1 인버터;A first inverter for inverting the inverted enable signal; 상기 인버터의 출력 신호에 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 상보 입력 신호들간의 전압 차를 증폭하고, 출력 신호를 출력하는 차동 증폭 회로; 및A differential amplifier circuit for amplifying a voltage difference between the complementary input signals and outputting an output signal, when enabled or disabled, and enabled, in response to an output signal of the inverter; And 상기 출력 신호를 반전시키고, 그 반전된 신호를 상기 제1 상보 증폭 신호들 중 나머지 하나로서 출력하는 제2 인버터를 포함하는 증폭 회로.And a second inverter for inverting the output signal and outputting the inverted signal as the other one of the first complementary amplified signals. 제4항에 있어서,The method of claim 4, wherein 상기 인에이블 제어 회로는 상기 제1 상보 증폭 신호들에 응답하여, 상기 셀프 인에이블 신호를 출력하는 NOR 게이트인 증폭 회로.The enable control circuit is a NOR gate that outputs the self enable signal in response to the first complementary amplified signals. 제4항에 있어서,The method of claim 4, wherein 상기 제2 증폭기는 초기화 신호를 더 수신하고, 상기 초기화 신호에 응답하여 리셋 되는 증폭 회로.The second amplifier further receives an initialization signal and is reset in response to the initialization signal. 제10항에 있어서, 상기 제2 증폭기는,The method of claim 10, wherein the second amplifier, 상기 셀프 인에이블 신호를 반전시키고, 반전된 셀프 인에이블 신호를 출력하는 제1 인버터;A first inverter for inverting the self enable signal and outputting the inverted self enable signal; 상기 반전된 셀프 인에이블 신호에 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 제1 상보 증폭 신호들간의 전압 차를 증폭하고, 상보 출력 신호들을 출력하는 차동 증폭 회로;A differential amplifier circuit amplifying a voltage difference between the first complementary amplified signals and outputting complementary output signals when enabled or disabled and in response to the inverted self enable signal; 상기 초기화 신호에 응답하여 리셋 되고, 상기 상보 출력 신호들이 수신될 때, 상기 상보 출력 신호들을 래치하고, 래치 신호를 출력하는 래치 회로; 및A latch circuit reset in response to the initialization signal and latching the complementary output signals when the complementary output signals are received and outputting a latch signal; And 상기 래치 신호를 반전시켜 그 반전된 신호를 상기 제2 증폭 신호로서 출력하는 제2 인버터를 포함하는 증폭 회로.And a second inverter for inverting the latch signal and outputting the inverted signal as the second amplified signal. 제11항에 있어서,The method of claim 11, 상기 래치 회로는 RS 래치인 증폭 회로.And said latch circuit is an RS latch.
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