KR100650754B1 - Pad structure for semiconductor device - Google Patents

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KR100650754B1
KR100650754B1 KR1020050051426A KR20050051426A KR100650754B1 KR 100650754 B1 KR100650754 B1 KR 100650754B1 KR 1020050051426 A KR1020050051426 A KR 1020050051426A KR 20050051426 A KR20050051426 A KR 20050051426A KR 100650754 B1 KR100650754 B1 KR 100650754B1
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semiconductor device
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곽국휘
최낙헌
이필수
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주식회사 하이닉스반도체
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Abstract

A pad structure for a semiconductor device is provided to restrain the loss of a predetermined signal applied to a pad and to improve a transfer rate by reducing parasitic resistance of the pad using an enhanced ion diffused region. A pad structure for a semiconductor device includes a semiconductor substrate, an isolation layer, a heavily doped diffusion region, a metal pad, and a grounded P+ type diffusion region. The semiconductor substrate(100) is doped with P type ions of 1E15 to 1E16 atom/cm^3. The isolation layer(102) is formed in the substrate in order to define an active region. A heavily doped diffusion region is formed under an upper surface of the active region. The metal pad(108) is formed on the heavily doped diffusion region via an insulating layer. The grounded P+ type diffusion region is formed in the substrate. The grounded P+ type diffusion region is formed like a predetermined structure for enclosing the metal pad.

Description

반도체 소자용 패드 구조{Pad structure for semiconductor device}Pad structure for semiconductor device

도 1a 및 도 1b는 종래의 반도체 소자용 패드 구조를 도시한 평면도 및 단면도. 1A and 1B are a plan view and a cross-sectional view showing a conventional pad structure for a semiconductor device.

도 2a 및 도 2b는 종래의 다른 반도체 소자용 패드 구조를 도시한 평면도 및 단면도. 2A and 2B are a plan view and a cross-sectional view showing another conventional pad structure for a semiconductor device.

도 3a 및 도 3b는 본 발명의 제1실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 평면도 및 단면도. 3A and 3B are plan and cross-sectional views illustrating a pad structure for a semiconductor device according to a first embodiment of the present invention.

도 4는 본 발명의 제2실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도. 4 is a cross-sectional view illustrating a pad structure for a semiconductor device according to a second exemplary embodiment of the present invention.

도 5는 본 발명의 제3실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도. 5 is a cross-sectional view illustrating a pad structure for a semiconductor device according to a third embodiment of the present invention.

도 6은 본 발명의 제4실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도. 6 is a cross-sectional view illustrating a pad structure for a semiconductor device according to a fourth embodiment of the present invention.

도 7은 본 발명의 제5실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도. 7 is a cross-sectional view for describing a pad structure for a semiconductor device according to a fifth embodiment of the present invention.

도 8은 본 발명의 제6실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도. 8 is a cross-sectional view illustrating a pad structure for a semiconductor device according to a sixth embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings

100 : 반도체기판 102 : 소자분리막100: semiconductor substrate 102: device isolation film

104 : P+ 확산영역 106 : 절연막104: P + diffusion region 106: insulating film

108 : 금속패드 110 : n형 웰108: metal pad 110: n-type well

112 : 고농도 확산영역 112a : 고농도 P+ 확산영역112: high concentration diffusion region 112a: high concentration P + diffusion region

112b : 고농도 N+ 확산영역 112b: high concentration N + diffusion region

본 발명은 반도체 소자용 패드 구조에 관한 것으로, 보다 상세하게는, 패드에 인가되는 신호의 손실을 방지하고 전송속도도 향상시킬 수 있는 고속 및 저전압 반도체 소자에 적합한 패드 구조에 관한 것이다. The present invention relates to a pad structure for a semiconductor device, and more particularly, to a pad structure suitable for high-speed and low-voltage semiconductor device that can prevent the loss of the signal applied to the pad and improve the transmission speed.

주지된 바와 같이, 고속 및 저전압 반도체 소자를 구현하기 위해서는 외부회로로부터 인가되는 입력 신호가 패드를 통해 반도체 내부회로로 신뢰성있게 전송되도록 하는 것이 필요하다. 이에, 반도체 내부회로로 전송되는 입력 신호의 신뢰성 있는 전송, 즉, 입력 신호의 손실 및 전송속도 저하를 개선하기 위해서 다양한 패드 구조가 제안되고 있다. As is well known, in order to implement a high speed and low voltage semiconductor device, it is necessary to reliably transmit an input signal applied from an external circuit to a semiconductor internal circuit through a pad. Accordingly, various pad structures have been proposed in order to improve reliable transmission of input signals transmitted to semiconductor internal circuits, that is, loss of input signals and reduction in transmission speed.

도 1a 및 도 1b는 종래의 반도체 소자용 패드 구조를 도시한 평면도 및 단면도이다. 1A and 1B are a plan view and a cross-sectional view showing a conventional pad structure for a semiconductor device.

도시된 바와 같이, 반도체기판(100)의 상부에 절연막(106)을 사이에 두고 금 속패드(108)가 위치해 있으며, 이 금속패드(108)와 소정 거리 이격된 기판 표면 상에 상기 금속패드(108)를 둘러싸는 형태로 접지된 P+ 확산영역(104)이 형성되어 있다. 여기서, 상기 반도체기판(100)은 대략 1E15 내지 1E16 원자/㎤의 농도로 도핑되어진다. 미설명된 도면부호 102는 소자분리막을 나타낸다. As shown, the metal pad 108 is positioned on the semiconductor substrate 100 with an insulating film 106 interposed therebetween. The metal pad 108 may be spaced apart from the metal pad 108 by a predetermined distance. A grounded P + diffusion region 104 is formed to surround 108. Here, the semiconductor substrate 100 is doped at a concentration of approximately 1E15 to 1E16 atoms / cm 3. Reference numeral 102, which is not described, denotes an isolation layer.

이와 같은 구조에 있어서, 금속패드(108)에 인가된 입력신호는 상기 금속패드(108)에 연결된 금속배선(도시안됨)을 통해 반도체 내부회로로 전송된다. In such a structure, an input signal applied to the metal pad 108 is transmitted to a semiconductor internal circuit through a metal wiring (not shown) connected to the metal pad 108.

그런데, 이러한 패드 구조에 있어서는 금속패드(108)와 기판(100) 사이에 기생 캐패시터 C1이 발생하며, 금속패드(108) 아래의 기판 부분과 P+ 확산영역(104) 사이에는 기생 저항 R1이 발생한다. However, in this pad structure, a parasitic capacitor C1 is generated between the metal pad 108 and the substrate 100 and a parasitic resistance R1 is generated between the substrate portion under the metal pad 108 and the P + diffusion region 104. .

이에 따라, 금속패드(108)에 입력된 신호 전압은 반도체 내부회로로 전송되는 과정에서 저항을 느끼게 되며, 이때, 이러한 입력저항이 클수록 전송되는 신호의 손실이 커지고 전송속도 역시 느려지게 된다. 여기서, 상기 입력저항은 금속패드(108)의 기생저항 R1에 크게 영향을 받으며, 금속패드(108)의 기생저항 R1이 클수록 이에 비례하여 입력저항도 커지게 된다. Accordingly, the signal voltage input to the metal pad 108 feels a resistance in the process of being transmitted to the semiconductor internal circuit. In this case, the larger the input resistance, the greater the loss of the transmitted signal and the lower the transmission speed. Here, the input resistance is greatly affected by the parasitic resistance R1 of the metal pad 108, and the larger the parasitic resistance R1 of the metal pad 108 is, the larger the input resistance becomes.

결국, 도시된 종래의 패드 구조에서는 금속패드(108) 아래의 기판(100)이 1E15 내지 1E16 원자/㎤의 정도의 저농도 p형 영역이므로, 기생저항 R1이 수백∼수천Ω 수준으로 매우 크며, 그래서, 상당한 신호 손실과 전송 속도 지연이 발생하는 문제점이 있다. As a result, in the conventional pad structure shown, since the substrate 100 under the metal pad 108 is a low concentration p-type region of about 1E15 to 1E16 atoms / cm 3, the parasitic resistance R1 is very large, on the order of several hundred to several thousand kV. However, there is a problem that significant signal loss and transmission rate delay occur.

이를 개선하기 위해, 다른 패드 구조가 대한민국 특허출원번호 제2000-70723호로 출원되었다. To improve this, another pad structure has been filed with Korean Patent Application No. 2000-70723.

도 2a 및 도 2b는 기출원된 종래의 다른 반도체 소자용 패드 구조를 도시한 평면도 및 단면도이다. 여기서, 도 1a 및 도 1b와 동일한 부분은 동일한 도면부호로 나타내며, 그리고, 설명은 도 1a 및 도 1b와 동일한 부분에 대해서는 생략하고 상이한 부분에 대해서만 하도록 한다. 2A and 2B are a plan view and a cross-sectional view showing another conventional pad structure for a semiconductor device. Here, the same parts as those in FIGS. 1A and 1B are denoted by the same reference numerals, and the descriptions thereof will be omitted for the same parts as those in FIGS. 1A and 1B and only for different parts.

도시된 바와 같이, 금속패드 아래의 기판 부분에 n형 웰(110)이 형성되어 있고, 이러한 n형 웰(110)의 중앙 상부에 고농도 N+ 확산영역(112b)이 형성되어 있으며, 이 고농도 N+ 확산영역(112b)이 접지되어 있다. 여기서, 상기 n형 웰(110)은 금속패드(108)와 기판(100) 사이의 스파이킹(spiking) 현상으로 인해 상기 금속패드(108)와 기판(100)이 쇼트되는 것을 방지하기 위해 형성해 준 것이다. As shown, an n-type well 110 is formed in the substrate portion under the metal pad, and a high concentration N + diffusion region 112b is formed on the center of the n-type well 110, and this high concentration N + diffusion is formed. Region 112b is grounded. Here, the n-type well 110 is formed to prevent the metal pad 108 and the substrate 100 from shorting due to a spiking phenomenon between the metal pad 108 and the substrate 100. will be.

이와 같은 패드 구조에서는 금속패드(108) 아래의 기판이 고농도 N+ 확산영역이므로, 기생저항 R2가 매우 작고, 따라서, 도 1a 및 도 1b에 도시된 패드 구조에 비해 패드 입력저항이 대폭 감소되어 신호 손실과 전송속도 지연 문제가 크게 개선된다. In such a pad structure, since the substrate under the metal pad 108 is a high concentration N + diffusion region, the parasitic resistance R2 is very small, and thus, the pad input resistance is greatly reduced compared to the pad structure shown in FIGS. 1A and 1B, resulting in signal loss. And the problem of transmission rate delay is greatly improved.

그러나, 이러한 패드 구조는 반도체 회로의 구조상 금속패드 아래에 고농도 N+ 확산영역을 형성하기 어려운 경우, 그리고, 상기 금속패드 아래의 고농도 N+ 확산영역을 접지시키는 것 보다 Vdd 전원에 연결하는 것이 유리한 경우에는 적용하기 어려운 문제점이 있다. However, this pad structure is applicable when it is difficult to form a high concentration N + diffusion region under the metal pad due to the structure of the semiconductor circuit, and when it is advantageous to connect to the Vdd power source rather than grounding the high concentration N + diffusion region under the metal pad. There is a problem that is difficult to do.

또한, 이러한 패드 구조에 있어서, 금속패드와 기판 사이의 절연막이 충분히 두꺼워 스파이킹이 발생할 우려가 없는 경우에는 n형 웰이 필요치 않으므로, 전술한 패드 구조는 바람직하지 못하다는 문제점이 있다. In addition, in such a pad structure, when the insulating film between the metal pad and the substrate is sufficiently thick and there is no fear of spiking, since the n-type well is not necessary, the pad structure described above is not preferable.

이에, 본 발명은 상기한 바와 같은 종래기술의 제반 문제점들을 해결하기 위해 안출된 것으로서, 패드에 인가되는 신호의 손실을 방지하고 전송속도 또한 향상시킬 수 있는 새로운 패드 구조를 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a new pad structure which can prevent the loss of a signal applied to the pad and also improve the transmission speed.

또한, 본 발명은 패드에 인가되는 신호의 손실을 방지하고 전송속도 저하를 방지함으로써 고속 및 저전압 반도체 소자에 적합하도록 한 새로운 패드 구조를 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide a new pad structure that is suitable for high speed and low voltage semiconductor devices by preventing loss of a signal applied to the pad and preventing a drop in transmission speed.

상기와 같은 목적을 달성하기 위하여, 본 발명은, p형 불순물이 1E15 내지 1E16 원자/㎤의 저농도로 도핑된 p형의 반도체기판; 상기 반도체기판 내에 액티브영역을 한정하도록 형성된 소자분리막; 상기 소자분리막에 의해 한정된 기판 액티브영역의 표면에 형성된 고농도 확산영역; 상기 고농도 확산영역의 상부에 절연막을 개재해서 형성된 금속패드; 및 상기 금속패드를 둘러싸는 형태로 소자분리막 외측의 기판 표면내에 형성되며, 접지된 P+ 확산영역;을 포함하는 반도체 소자용 패드 구조를 제공한다. In order to achieve the above object, the present invention provides a p-type semiconductor substrate doped with a low concentration of p-type impurities of 1E15 to 1E16 atoms / cm3; An isolation layer formed to define an active region in the semiconductor substrate; A high concentration diffusion region formed on a surface of the substrate active region defined by the device isolation film; A metal pad formed over the high concentration diffusion region through an insulating film; And a P + diffusion region formed in a substrate surface outside the device isolation layer in a form surrounding the metal pad and grounded.

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상기 고농도 확산영역은, n형 또는 p형 불순물이 1E19 내지 1E22 원자/㎤의 고농도로 도핑되고, 접지된 것을 특징으로 한다. The high concentration diffusion region is characterized in that n-type or p-type impurities are doped at a high concentration of 1E19 to 1E22 atoms / cm 3 and grounded.

상기 고농도 확산영역은 Vdd 전원이 연결된 고농도 N+ 확산영역인 것을 특징으로 한다. The high concentration diffusion region is a high concentration N + diffusion region to which the Vdd power is connected.

상기 고농도 확산영역은 p형 불순물이 도핑된 고농도 P+ 확산영역이고, 접지된 것을 특징으로 한다. The high concentration diffusion region is a high concentration P + diffusion region doped with p-type impurities and grounded.

상기 고농도 확산영역은 Vdd 전원이나 Vss 접지에 연결되지 않은 플로팅 상태에 있는 고농도 P+ 확산영역이며, 상기 접지된 P+ 확산영역과의 사이에서 기생저항을 갖는 것을 특징으로 한다. The high concentration diffusion region is a high concentration P + diffusion region in a floating state not connected to a Vdd power source or Vss ground, and has a parasitic resistance between the grounded P + diffusion region.

상기 고농도 확산영역은 Vdd 전원이나 Vss 접지에 연결되지 않은 플로팅 상태에 있는 고농도 N+ 확산영역이며, 상기 접지된 P+ 확산영역과의 사이에서 기생저항을 가짐과 아울러 p형 반도체기판과의 사이에서 기생캐패시터를 갖는 고농도 N+ 확산영역인 것을 특징으로 한다. The high concentration diffusion region is a high concentration N + diffusion region in a floating state that is not connected to a Vdd power source or Vss ground, and has parasitic resistance between the grounded P + diffusion region and a parasitic capacitor between the p-type semiconductor substrate. It is characterized in that the high concentration N + diffusion region having a.

또한, 본 발명의 반도체 소자용 패드 구조는 상기 고농도 확산영역 아래의 기판 액티브영역에 형성된 n형 웰을 더 포함하는 것을 특징으로 한다. In addition, the pad structure for a semiconductor device of the present invention may further include an n-type well formed in the substrate active region under the high concentration diffusion region.

여기서, 상기 고농도 확산영역은 n형 또는 p형 불순물이 1E19 내지 1E22 원자/㎤의 고농도로 도핑되고, Vdd 전원이 연결된 것을 특징으로 한다. The high concentration diffusion region is characterized in that n-type or p-type impurities are doped at a high concentration of 1E19 to 1E22 atoms / cm 3, and a Vdd power source is connected.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 및 도 3b는 본 발명의 제1실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 평면도 및 단면도이다. 여기서, 도 2a 및 도 2b와 동일한 부분은 동일한 도면부호로 나타낸다. 3A and 3B are plan and cross-sectional views illustrating a pad structure for a semiconductor device according to a first embodiment of the present invention. 2A and 2B are denoted by the same reference numerals.

도시된 바와 같이, p형 불순물이 대략 1E15 내지 1E16 원자/㎤ 수준의 저농 도로 도핑된 p형 반도체기판(100) 내에 액티브영역을 한정하는 소자분리막(102)이 형성되어 있고, 상기 소자분리막(102)에 의해 한정된 기판 액티브영역의 표면에는 n형 또는 p형 불순물이 대략 1E19 내지 1E22 원자/㎤ 수준의 고농도로 도핑된 고농도 확산영역(112)이 형성되어 있다. 상기 고농도 확산영역(112)은 접지된 구조를 갖는다. 상기 고농도 확산영역(112)은 Vdd 전원이나 Vss 접지에 연결되지 않은 플로팅 상태에 있는 고농도 P+ 확산영역 또는 고농도 N+ 확산영역이다. As shown, an isolation layer 102 defining an active region is formed in the p-type semiconductor substrate 100 doped with p-type impurities at a concentration of approximately 1E15 to 1E16 atoms / cm 3, and the device isolation layer 102 is formed. On the surface of the substrate active region defined by < RTI ID = 0.0 >), a high concentration diffusion region 112, where n-type or p-type impurities are heavily doped, < / RTI > The high concentration diffusion region 112 has a grounded structure. The high concentration diffusion region 112 is a high concentration P + diffusion region or a high concentration N + diffusion region in a floating state not connected to a Vdd power source or a Vss ground.

상기 고농도 확산영역(112) 상부에는 절연막(106)을 사이에 두고 금속패드(108)가 형성되어져 있으며, 이 금속패드(108)를 둘러싸는 형태로 소자분리막(102) 외측의 기판 표면에는 접지된 P+ 확산영역(104)이 형성되어 있다. A metal pad 108 is formed on the high concentration diffusion region 112 with an insulating film 106 interposed therebetween. The metal pad 108 surrounds the metal pad 108 and is grounded to the substrate surface outside the device isolation layer 102. P + diffusion region 104 is formed.

이와 같은 본 발명에 따른 패드 구조에 있어서는 기판(100)의 불순물 농도에 비해 현저하게 고농도인 고농도 확산영역(112)이 금속패드(108) 아래에 존재하므로, 도 2a 및 2b에 도시된 기생저항 R2가 대폭 감소한다. In the pad structure according to the present invention, since the highly concentrated diffusion region 112, which is significantly higher than the impurity concentration of the substrate 100, exists under the metal pad 108, the parasitic resistance R2 shown in FIGS. 2A and 2B. Is greatly reduced.

이에따라, 종래의 패드 구조에 비해 입력 저항이 대폭 감소하므로, 패드를 통해 반도체 내부회로로 전송되는 신호의 손실과 전송속도 지연 현상이 크게 개선된다. Accordingly, since the input resistance is significantly reduced compared to the conventional pad structure, the loss of the signal and the transmission speed delay which are transmitted to the semiconductor internal circuit through the pad are greatly improved.

특별히, 본 발명의 제1실시예에 따른 패드 구조는 금속패드 아래의 고농도 확산영역이 N+형 및 P+형 모두가 가능하고, n형 웰이 없어 공정이 단순하다는 측면에서 기출원된 종래의 패드 구조와는 차별화된다. In particular, the pad structure according to the first embodiment of the present invention is a conventional pad structure that has been previously filed in terms of a simple diffusion process because the high concentration diffusion region under the metal pad can be both N + type and P + type, and there is no n type well. It is different from.

도 4는 본 발명의 제2실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도이다. 여기서, 도 3b와 동일한 부분은 동일한 도면부호로 나타내며, 설명 은 도 3b와 상이한 부분에 대해서만 하도록 한다. 4 is a cross-sectional view illustrating a pad structure for a semiconductor device according to a second exemplary embodiment of the present invention. Here, the same parts as in FIG. 3B are denoted by the same reference numerals, and descriptions will be made only for parts different from those in FIG. 3B.

도시된 바와 같이, 이 실시예의 패드 구조에서는 소자분리막(102)에 의해 한정된 p형 반도체기판(100)의 액티브영역 표면에 1E19 내지 1E22 원자/㎤ 수준의 고농도 N+ 확산영역(112b)이 형성되어져 있으며, 이러한 고농도 N+ 확산영역(112b)은 Vdd 전원에 연결되어진다.As shown, in the pad structure of this embodiment, a high concentration N + diffusion region 112b of 1E19 to 1E22 atoms / cm 3 is formed on the surface of the active region of the p-type semiconductor substrate 100 defined by the device isolation film 102. The high concentration N + diffusion region 112b is connected to a Vdd power source.

이 실시예에 따르면, 앞선 실시예와 마찬가지로 기생저항 R2가 대폭 감소하므로 종래의 패드 구조에 비해 신호의 손실과 전송속도 지연 현상이 크게 개선된다. According to this embodiment, the parasitic resistance R2 is drastically reduced as in the previous embodiment, so that the signal loss and the transmission rate delay phenomenon are greatly improved compared to the conventional pad structure.

특별히, 이 실시예에 따른 패드 구조는 금속패드 아래의 고농도 N+ 확산영역을 Vdd 전원에 연결하는 것과 n형 웰이 없어 공정이 단순하다는 측면에서 기출원된 종래의 패드 구조와 차별화된다.In particular, the pad structure according to this embodiment is distinguished from the conventional pad structure, which has been previously introduced in terms of connecting the high concentration N + diffusion region under the metal pad to the Vdd power source and having no n-type well, thereby simplifying the process.

도 5는 본 발명의 제3실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도이다. 여기서, 도 3b와 동일한 부분은 동일한 도면부호로 나타내며, 설명은 도 3b와 상이한 부분에 대해서만 하도록 한다. 5 is a cross-sectional view for describing a pad structure for a semiconductor device according to a third exemplary embodiment of the present invention. Here, the same parts as in FIG. 3B are denoted by the same reference numerals, and the description will be made only for parts different from FIG. 3B.

도시된 바와 같이, 이 실시예의 패드 구조에서는 p형 반도체기판(100)의 액티브영역에 n형 웰(110)이 형성되고, 이 n형 웰(110)의 중앙 상부에 N+ 또는 P+의 고농도 확산영역(112)이 형성되며, 그리고, 상기 고농도 확산영역(112)이 Vdd 전원에 연결된 구조이다. As shown, in the pad structure of this embodiment, an n-type well 110 is formed in an active region of the p-type semiconductor substrate 100, and a high concentration diffusion region of N + or P + is formed on the center of the n-type well 110. 112 is formed, and the high concentration diffusion region 112 is connected to a Vdd power source.

이 실시예 또한 앞선 실시예들과 마찬가지로 기생저항 R2가 대폭 감소하므로 종래의 패드 구조에 비해 신호의 손실과 전송속도 지연 현상이 크게 개선된다. In this embodiment, as in the previous embodiments, since the parasitic resistance R2 is drastically reduced, signal loss and transmission rate delay are significantly improved compared to the conventional pad structure.

특별히, 이 실시예의 패드 구조는 금속패드 아래의 고농도 확산영역이 P+ 및 N+ 모두가 가능하다는 점과 고농도 확산영역을 접지 대신 Vdd 전원에 연결한다는 점에서 기출원된 종래의 패드 구조와 차별화된다. In particular, the pad structure of this embodiment is distinguished from the conventional pad structure previously disclosed in that the high concentration diffusion region under the metal pad is capable of both P + and N + and connects the high concentration diffusion region to the Vdd power source instead of the ground.

도 6은 본 발명의 제4실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도이다. 여기서, 도 3b와 동일한 부분은 동일한 도면부호로 나타내며, 설명은 도 3b와 상이한 부분에 대해서만 하도록 한다. 6 is a cross-sectional view for describing a pad structure for a semiconductor device according to a fourth embodiment of the present invention. Here, the same parts as in FIG. 3B are denoted by the same reference numerals, and the description will be made only for parts different from FIG. 3B.

도시된 바와 같이, 이 실시예의 패드 구조에서는 p형 반도체기판(100)의 일정 부분에 n형 웰(110)이 형성되고, 이 n형 웰(110)의 중앙 상부에 고농도 P+ 확산영역(112a)이 형성되며, 그리고, 상기 고농도 P+ 확산영역(112a)이 접지된 구조이다. As shown, in the pad structure of this embodiment, an n-type well 110 is formed in a portion of the p-type semiconductor substrate 100, and a high concentration P + diffusion region 112a is formed on the center of the n-type well 110. Is formed and the high concentration P + diffusion region 112a is grounded.

이 실시예의 패드 구조는 금속패드 아래의 고농도 확산영역이 N+형이 아니라 P+형 이라는 측면에서 기출원된 종래의 패드 구조와 차별화된다. 이 실시예의 패드 구조 또한 앞선 실시예들과 마찬가지로 기생저항 R2가 감소하므로 신호의 손실과 전송속도 지연 현상이 개선된다. The pad structure of this embodiment is differentiated from the conventional pad structure previously published in that the high concentration diffusion region under the metal pad is not N + type but P + type. The pad structure of this embodiment also reduces parasitic resistance R2 as in the previous embodiments, thereby improving signal loss and transmission rate delay.

도 7은 본 발명의 제5실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도이다. 여기서, 도 3b와 동일한 부분은 동일한 도면부호로 나타내며, 설명은 도 3b와 상이한 부분에 대해서만 하도록 한다. 7 is a cross-sectional view for describing a pad structure for a semiconductor device according to a fifth embodiment of the present invention. Here, the same parts as in FIG. 3B are denoted by the same reference numerals, and the description will be made only for parts different from FIG. 3B.

도시된 바와 같이, 이 실시예에 따른 패드 구조는 소자분리막(102)에 의해 한정된 p형 반도체기판(100)의 액티브영역에 1E19 내지 1E22 원자/㎤ 수준의 고농도 P+ 확산영역(112a)이 형성되어져 있고, 상기 소자분리막(102)의 외측에 접지된 P+ 확산영역(104)이 형성되어져 있으며, 상기 고농도 P+ 확산영역(112a)의 상부에 절연막(106)을 사이에 두고 금속패드(108)이 위치되어 있는 구조이다.As shown, in the pad structure according to this embodiment, a high concentration P + diffusion region 112a of 1E19 to 1E22 atoms / cm 3 is formed in the active region of the p-type semiconductor substrate 100 defined by the device isolation film 102. The P + diffusion region 104 grounded outside the device isolation layer 102 is formed, and the metal pad 108 is positioned over the high concentration P + diffusion region 112a with an insulating film 106 interposed therebetween. It is a structure.

이 구조에서는 금속패드(108) 아래의 고농도 P+ 확산영역(112a)과 접지된 P+ 확산영역(104) 사이에 추가 기생저항 R3가 존재하므로, 상기 금속패드(108) 아래의 고농도 P+ 확산영역(112a)을 접지시키거나 Vdd 전원에 연결하는 구조에 비해 입력저항은 커지지만, 도 1a에 도시된 종래의 패드 구조에 비해서는 입력 저항이 훨씬 작아 신호 손실과 신호 지연이 개성된다. In this structure, since additional parasitic resistance R3 exists between the high concentration P + diffusion region 112a under the metal pad 108 and the grounded P + diffusion region 104, the high concentration P + diffusion region 112a under the metal pad 108 is present. ), The input resistance is larger than the structure of grounding or connecting to the Vdd power source, but the input resistance is much smaller than the conventional pad structure shown in FIG.

특별히, 이와 같은 패드 구조는 금속패드 아래의 고농도 확산영역을 접지하거나 Vdd 전원에 연결하기 어려운 회로에서 매우 유용하다. In particular, such a pad structure is very useful in circuits where it is difficult to ground the high concentration diffusion region under the metal pad or to connect to the Vdd power source.

도 8은 본 발명의 제6실시예에 따른 반도체 소자용 패드 구조를 설명하기 위한 단면도이다. 여기서, 도 3b와 동일한 부분은 동일한 도면부호로 나타내며, 설명은 도 3b와 상이한 부분에 대해서만 하도록 한다. 8 is a cross-sectional view illustrating a pad structure for a semiconductor device according to a sixth embodiment of the present invention. Here, the same parts as in FIG. 3B are denoted by the same reference numerals, and the description will be made only for parts different from FIG. 3B.

도시된 바와 같이, 이 실시예에 따른 패드 구조는 p형 반도체기판(100)의 액티브영역에 1E19 내지 1E22 원자/㎤ 수준의 고농도 N+ 확산영역(112b)과 고농도 N+ 확산영역(112b)이 소자분리막(102)을 사이에 두고 형성되어져 있으며, 상기 고농도 N+ 확산영역(112b)의 상부에는 절연막(106)을 사이에 두고 금속패드(108)가 위치되어 있다. As shown, the pad structure according to this embodiment is a device isolation film comprising a high concentration N + diffusion region 112b and a high concentration N + diffusion region 112b having a level of 1E19 to 1E22 atoms / cm 3 in the active region of the p-type semiconductor substrate 100. A metal pad 108 is positioned over the high concentration N + diffusion region 112b with an insulating film 106 interposed therebetween.

이러한 패드 구조에서는 금속패드(108) 아래의 고농도 N+ 확산영역(112b)과 접지된 P+ 확산영역(104) 사이에 추가 기생저항 R3가 존재하므로, 상기 금속패드(108) 아래의 고농도 N+ 확산영역(112b)을 접지시키거나 Vdd 전원에 연결하는 구조 에 비해서는 입력저항이 커지나, 도 1b에 도시된 종래의 패드 구조에 비해서는 입력 저항이 훨씬 작아 신호 손실과 신호 지연이 개선된다. In this pad structure, since additional parasitic resistance R3 exists between the high concentration N + diffusion region 112b under the metal pad 108 and the grounded P + diffusion region 104, the high concentration N + diffusion region under the metal pad 108 ( Compared with the structure of grounding 112b) or connecting to the Vdd power supply, the input resistance is larger, but the input resistance is much smaller than the conventional pad structure shown in FIG. 1B, thereby improving signal loss and signal delay.

특별히, 이 실시예에 따른 패드 구조는 앞서와 마찬가지로 금속패드 아래의 고농도 확산영역을 접지하거나 Vdd 전원에 연결하기 어려운 회로에서 매우 유용하다. 그리고, 이 실시예의 패드 구조는 도 7에 도시된 패드 구조와 비교해서 고농도 N+ 확산영역(112b)과 p형 반도체기판(100) 사이에 추가 기생 캐패시터 C2가 존재하는 것이 상이하다. 기생캐패시터 C2는 기생캐패시터 C1과 직렬로 연결되어 있어, 전체 기생캐패시턴스를 줄여주는 역할을 하므로, 신호 지연 개선에 유리하게 작용한다. In particular, the pad structure according to this embodiment is very useful in circuits where it is difficult to ground the high concentration diffusion region under the metal pad or to connect to the Vdd power as before. The pad structure of this embodiment is different from the pad structure shown in FIG. 7 in that an additional parasitic capacitor C2 exists between the high concentration N + diffusion region 112b and the p-type semiconductor substrate 100. The parasitic capacitor C2 is connected in series with the parasitic capacitor C1, which serves to reduce the overall parasitic capacitance, thereby advantageously improving the signal delay.

이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.Hereinbefore, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and those skilled in the art to which the present invention pertains have many modifications and variations without departing from the spirit of the present invention. It will be appreciated that it can be added.

이상에서와 같이, 본 발명은 금속패드 아래의 기판 영역에 고농도의 N+ 또는 P+ 확산영역만을 형성하거나, 상기 고농도 확산영역을 Vdd에 연결해 줌으로써, 종래의 패드 구조에 비해 패드의 기생저항을 감소시켜 패드에 인가되는 신호의 손실을 방지하고 전송속도도 향상시킬 수 있으며, 그래서, 본 발명은 고속 및 저전압 반도체 소자에 적합한 패드 구조를 구현할 수 있다.As described above, the present invention forms only the high concentration N + or P + diffusion region in the substrate region under the metal pad or connects the high concentration diffusion region to Vdd, thereby reducing the parasitic resistance of the pad compared to the conventional pad structure. It is possible to prevent the loss of the signal applied to and improve the transmission speed, so that the present invention can implement a pad structure suitable for high speed and low voltage semiconductor devices.

Claims (9)

p형 불순물이 1E15 내지 1E16 원자/㎤의 저농도로 도핑된 p형의 반도체기판; a p-type semiconductor substrate doped with p-type impurities at a low concentration of 1E15 to 1E16 atoms / cm 3; 상기 반도체기판 내에 액티브영역을 한정하도록 형성된 소자분리막; An isolation layer formed to define an active region in the semiconductor substrate; 상기 소자분리막에 의해 한정된 기판 액티브영역의 표면에 형성된 고농도 확산영역; A high concentration diffusion region formed on a surface of the substrate active region defined by the device isolation film; 상기 고농도 확산영역의 상부에 절연막을 개재해서 형성된 금속패드; 및 A metal pad formed over the high concentration diffusion region through an insulating film; And 상기 금속패드를 둘러싸는 형태로 소자분리막 외측의 기판 표면내에 형성되며, 접지된 P+ 확산영역;A P + diffusion region formed in the substrate surface outside the device isolation layer in a form surrounding the metal pad and grounded; 을 포함하는 것을 특징으로 하는 반도체 소자용 패드 구조.Pad structure for a semiconductor device comprising a. 삭제delete 제 1 항에 있어서, 상기 고농도 확산영역은, n형 또는 p형 불순물이 1E19 내지 1E22 원자/㎤의 고농도로 도핑되고, 접지된 것을 특징으로 하는 반도체 소자용 패드 구조.The semiconductor device pad structure as claimed in claim 1, wherein the high concentration diffusion region is doped with n-type or p-type impurities at a high concentration of 1E19 to 1E22 atoms / cm 3, and grounded. 제 1 항에 있어서, 상기 고농도 확산영역은 Vdd 전원이 연결된 고농도 N+ 확산영역인 것을 특징으로 하는 반도체 소자용 패드 구조.2. The pad structure of claim 1, wherein the high concentration diffusion region is a high concentration N + diffusion region to which a Vdd power source is connected. 제 1 항에 있어서, 상기 고농도 확산영역은 Vdd 전원이나 Vss 접지에 연결되지 않은 플로팅 상태에 있는 고농도 P+ 확산영역이며, 상기 접지된 P+ 확산영역과의 사이에서 기생저항을 갖는 것을 특징으로 하는 반도체 소자용 패드 구조.The semiconductor device according to claim 1, wherein the high concentration diffusion region is a high concentration P + diffusion region in a floating state not connected to a Vdd power source or Vss ground, and has a parasitic resistance between the grounded P + diffusion region. Pad structure for. 제 1 항에 있어서, 상기 고농도 확산영역은 Vdd 전원이나 Vss 접지에 연결되지 않은 플로팅 상태에 있는 고농도 N+ 확산영역이며, 상기 접지된 P+ 확산영역과의 사이에서 기생저항을 가짐과 아울러 p형 반도체기판과의 사이에서 기생캐패시터를 갖는 것을 특징으로 하는 반도체 소자용 패드 구조.2. The semiconductor device of claim 1, wherein the high concentration diffusion region is a high concentration N + diffusion region in a floating state not connected to a Vdd power source or Vss ground, and has a parasitic resistance between the grounded P + diffusion region and a p-type semiconductor substrate. And a parasitic capacitor between the pad structure for a semiconductor device. 제 1 항에 있어서, 상기 고농도 확산영역 아래의 기판 액티브영역에 형성된 n형 웰을 더 포함하는 것을 특징으로 하는 반도체 소자용 패드 구조.2. The pad structure as claimed in claim 1, further comprising an n-type well formed in a substrate active region under said high concentration diffusion region. 제 7 항에 있어서, 상기 고농도 확산영역은 n형 또는 p형 불순물이 1E19 내지 1E22 원자/㎤의 고농도로 도핑되고, Vdd 전원이 연결된 것을 특징으로 하는 반도체 소자용 패드 구조.8. The pad structure as claimed in claim 7, wherein the high concentration diffusion region is doped with n-type or p-type impurities at a high concentration of 1E19 to 1E22 atoms / cm3, and a Vdd power source is connected. 제 7 항에 있어서, 상기 고농도 확산영역은 p형 불순물이 도핑된 고농도 P+ 확산영역이고, 접지된 것을 특징으로 하는 반도체 소자용 패드 구조.8. The pad structure as claimed in claim 7, wherein the high concentration diffusion region is a high concentration P + diffusion region doped with p-type impurities and grounded.
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