KR100642910B1 - High voltage input apparatus of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 고전압 입력 장치에 관한 것으로, 고전압 레벨 쉬프트 수단의 앞단과, 정전기 방전 수단의 앞단에 전압강하 수단을 삽입하여 전압을 강하함으로 인해 고전압 입력 시 발생하는 반도체 소자의 결함을 방지할 수 있는 반도체 소자의 고전압 입력 장치를 제공한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage input device of a semiconductor device, wherein a voltage drop means is inserted into the front end of the high voltage level shifting means and the electrostatic discharge means to prevent defects in the semiconductor device generated when the high voltage is input. It provides a high voltage input device of a semiconductor device.
전압 강하 수단, CDM, 다이오드 접속된 트랜지스터, 웰 저항Voltage drop means, CDM, diode connected transistor, well resistance
Description
도 1은 종래 기술에 따른 반도체 소자의 고전압 입력 장치의 블럭도이다.1 is a block diagram of a high voltage input device of a semiconductor device according to the prior art.
도 2 및 도3은 본 발명에 따른 반도체 소자의 고전압 입력 장치에 관한 블럭도이다.
2 and 3 are block diagrams of a high voltage input device of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 130 : 고전압 레벨 쉬프트 수단 20, 140 : 고전압 검출 수단10, 130: high voltage level shifting means 20, 140: high voltage detecting means
30, 150 : 저전압 TTL 버퍼 수단 40 : CDM 수단30, 150 low voltage TTL buffer means 40 CDM means
110. 120 : 전압 강하 수단 160 : 정전기 방전 수단
110. 120: voltage drop means 160: electrostatic discharge means
본 발명은 반도체 소자의 고전압 입력 장치에 관한 것으로, 일부 핀으로 입력되는 고전압으로 인한 브레이크다운(Break down)과 소자 결함을 방지할 수 있는 입력 핀 회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage input device of a semiconductor device, and more particularly, to an input pin circuit capable of preventing breakdown due to a high voltage input to some pins and device defects.
플래시(Flash) EEPROM(Electrical Erasable Porgrammable Read Only Memory)에서 특정 핀(Pin)에 VID(Voltage Identification)인 고전압이 인가된다. 즉, CE/, OE/, A9/, RSTB/ 및 ACCPAD와 같은 핀들에 11.5 내지 12.5V의 고전압이 인가된다. In the flash EEPROM (Electric Erasable Porgrammable Read Only Memory), a high voltage, a VID (Voltage Identification), is applied to a specific pin. That is, a high voltage of 11.5 to 12.5V is applied to pins such as CE /, OE /, A9 /, RSTB / and ACCPAD.
도 1은 종래 기술에 따른 반도체 소자의 고전압 입력 장치의 블럭도이다.1 is a block diagram of a high voltage input device of a semiconductor device according to the prior art.
도 1을 참조하면, 종래의 고전압 입력 회로는 입력 핀으로부터 전압을 입력받는 고전압 레벨 쉬프트(High Voltage Level Shifter) 수단(10), 고전압 검출(High Voltage Detector) 수단(20)과, 저전압 TTL 버퍼 수단(30) 및 CDM(Charge Device Model) 수단(40)으로 구성된다. Referring to FIG. 1, a conventional high voltage input circuit includes a high voltage level shifter means 10, a high voltage detector means 20, and a low voltage TTL buffer means that receive a voltage from an input pin. 30 and CDM (Charge Device Model) means 40.
상술한 구성을 갖는 고전압 입력 회로의 동작을 설명하기로 한다. 입력 핀에 저 전압이 인가될 경우 저전압 TTL 버퍼 수단(30)이 동작하게 된다. 이와 반대로, 입력 핀에 고 전압이 인가될 경우 저전압 TTL 버퍼 수단(30)이 동작하지 않고, 고전압 검출 수단(20) 및 고전압 레벨 쉬프트 수단(10)이 동작한다. 이때, 고전압인가로 인하여 저전압 TTL 버퍼 수단(30)의 입력단을 이루고 있는 소자의 게이트 산화막과 정전기방전회로(Electrostatic Discharge; ESD)의 입력단에 포함된 NMOS 트랜지스터의 정션과 고전압 레벨 쉬프트 수단(10)의 입력단에 포함된 PMOS 트랜지스터의 정션에 결함이 발생되면 소자의 동작이 어렵게 된다. 또한 CDM 수단(40)을 위한 트랜지스터의 정션 항복 현상이 발생되어서는 안 된다. 이는, 일반적인 반도체 의 소자분리막을 형성할 경우 셀로우 트랜지 아이솔레이션(Shallow Trench Isolation; STI) 구조의 소자분리막을 형성하기 때문에 항복전압이 10.5V로 낮아져 있기 때문이다. The operation of the high voltage input circuit having the above configuration will be described. When a low voltage is applied to the input pin, the low voltage TTL buffer means 30 operates. On the contrary, when a high voltage is applied to the input pin, the low voltage TTL buffer means 30 does not operate, and the high voltage detecting means 20 and the high voltage level shifting means 10 operate. At this time, the high voltage level shift means 10 of the junction of the NMOS transistor included in the gate oxide film of the device constituting the input terminal of the low voltage TTL buffer means 30 and the input terminal of the electrostatic discharge circuit (ESD) due to the high voltage is applied. If a defect occurs in the junction of the PMOS transistor included in the input terminal, the operation of the device becomes difficult. In addition, the junction breakdown of the transistor for the CDM means 40 should not occur. This is because the breakdown voltage is lowered to 10.5V because the device isolation film having the shallow trench isolation (STI) structure is formed when the device isolation film of the general semiconductor is formed.
즉, 고전압 레벨 쉬프트 수단(10)의 입력단에 포함된 PMOS 트랜지스터 및 CDM 수단(40)의 트랜지스터의 항복전압을 증가시키기가 어렵다. 이로 인해, VID 인 11.5 내지 12.5V의 전압이 인가될 경우 고전압 레벨 쉬프트 수단(10), 고전압 검출 수단(20), 및 저전압 TTL 버퍼 수단(30)의 결함을 유발하는 문제점이 있다.
That is, it is difficult to increase the breakdown voltages of the PMOS transistors included in the input terminal of the high voltage level shifting means 10 and the transistors of the CDM means 40. For this reason, when a voltage of 11.5 to 12.5 V, which is the VID, is applied, there is a problem that causes the defects of the high voltage level shifting means 10, the high voltage detecting means 20, and the low voltage TTL buffer means 30.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고전압 레벨 쉬프트 수단의 앞단과, 정전기 방전 수단의 앞단에 전압강하 수단을 삽입하여 전압을 강하함으로 인해 고전압 입력 시 발생하는 반도체 소자의 결함을 방지할 수 있는 반도체 소자의 고전압 입력 장치를 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problems, the present invention can prevent defects in the semiconductor device generated during high voltage input by dropping the voltage by inserting the voltage drop means at the front end of the high voltage level shifting means and at the front end of the electrostatic discharge means. An object of the present invention is to provide a high voltage input device of a semiconductor device.
상기의 기술적 과제를 달성하기 위한 본 발명은 외부 입력 핀으로부터 입력된 제 1 고전압을 강하하여 제 2 고전압을 출력하는 제 1 전압 강하 수단과, 상기 외부 입력 핀으로부터 입력된 상기 제 1 고전압을 강하하여 제 3 고전압을 출력하는 제 2 전압 강하 수단과, 상기 제 1 전압 강하 수단으로 부터 입력된 상기 제 2 고전압의 레벨을 쉬프트 하는 고전압 레벨 쉬프트 수단 및 상기 제 2 전압 강화 수단으로 부터 입력된 상기 제 3 고전압에 따라 정전기 방전을 수행하는 정전기 방전 수단을 포함하는 것을 특징으로 하는 반도체 소자의 고전압 입력 장치를 제공한다.
The present invention for achieving the above technical problem is a first voltage drop means for outputting a second high voltage by dropping the first high voltage input from an external input pin, and by dropping the first high voltage input from the external input pin Second voltage drop means for outputting a third high voltage, high voltage level shift means for shifting the level of the second high voltage input from the first voltage drop means, and the third input from the second voltage enhancer; The present invention provides a high voltage input device for a semiconductor device, comprising: electrostatic discharge means for performing electrostatic discharge according to a high voltage.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 2 및 도3은 본 발명에 따른 반도체 소자의 고전압 입력 장치에 관한 블럭도이다.2 and 3 are block diagrams of a high voltage input device of a semiconductor device according to the present invention.
도 2 및 도 3을 참조하면, 반도체 소자의 고전압 입력 장치는 제 1 및 제 2 전압 강하 수단(110 및 120), 고전압 레벨 쉬프트 수단(130), 고전압 검출 수단(140), 저전압 TTL 버퍼 수단(150) 및 정전기 방전 수단(160)을 포함하여 구성된다.2 and 3, a high voltage input device of a semiconductor device may include first and second voltage drop means 110 and 120, a high voltage level shift means 130, a high voltage detection means 140, and a low voltage TTL buffer means ( 150 and electrostatic discharge means 160.
외부의 입력 핀(CE/, OE/, A9/, RSTB/ 및 ACCPAD)에 제 1 및 제 2 전압 강하 수단(110 및 120), 고전압 검출 수단(140) 및 저전압 TTL 버퍼 수단(150)이 연결된다. 제 1 전압 강하 수단(110)에 고전압 레벨 쉬프트 수단(130)이 연결되고, 제 2 전압 강하 수단(120)에는 정전기 방전 수단(160)이 연결된다. 제 1 및 제 2 전압 강하 수단(110 내지 120)은 다이오드 접속된 NMOS 트랜지스터(도2 의 N1과 N2) 및 웰(Well)을 이용한 저항(도 3의 R1과 R2) 중 적어도 어느 하나로 구성된다. 또한, 정전기 방전 수단(160)은 CDM을 이용한다. 상술한 다이오드 접속된 NMOS 트랜지스 터는 NMOS 트랜지스터의 게이트 단자가 드레인 단자에 접속되어 다이오드로써 동작하는 트랜지스터를 지칭한다.First and second voltage drop means 110 and 120, high voltage detection means 140 and low voltage TTL buffer means 150 are connected to external input pins CE /, OE /, A9 /, RSTB / and ACCPAD. do. The high voltage level shifting means 130 is connected to the first voltage drop means 110, and the electrostatic discharge means 160 is connected to the second voltage drop means 120. The first and second voltage drop means 110 to 120 are constituted by at least one of a diode-connected NMOS transistor (N1 and N2 in FIG. 2) and a resistor (R1 and R2 in FIG. 3) using a well. In addition, the electrostatic discharge means 160 uses CDM. The diode-connected NMOS transistor described above refers to a transistor operating as a diode by connecting a gate terminal of the NMOS transistor to a drain terminal.
외부의 입력 핀으로부터 제 1 고전압이 인가되면, 저전압 TTL 버퍼 수단(150)은 동작하지 않게 되고, 고전압 검출 수단(140)에서는 입력된 제 1 고전압에 따라 고전압 신호가 입력됨을 내부 회로에 알려 주게 된다. 제 1 전압 강하 수단(110)은 입력된 제 1 고전압을 전압 강하하여 제 2 고전압을 인가한다. 고전압의 레벨 쉬프트 수단(130)은 제 1 전압 강하 수단(110)에 의해 인가된 제 2 고전압의 전압 레벨을 쉬프트 한다. 제 2 전압강하 수단(120)은 입력된 제 1 고전압을 전압 강하하여 제 3 고전압을 인가한다. 정전기 방전 수단(160)은 제 2 전압 강하 수단에 의해 인가된 제 3 고전압에 따라 정전기 방전을 수행한다. 즉, 제 1 및 제 2 전압 강하 수단(110 및 120)은 입력 핀으로부터 인가되는 고전압의 전압을 일정 전압 강하 시켜 고전압 레벨 쉬프트 수단(130) 및 정전기 방전 수단(160)으로 인가한다. 이로써 고전압 레벨 쉬프트 수단(130)의 입력단을 구성하고 있는 PMOS 트랜지스터들의 항복전압 이하의 전압이 인가된다. 또한, 앞단에 다이오드 접속된 NMOS 트랜지스터에 의해 CDM에서 바이폴라 작용이 발생하여 정전기에 의한 소자의 결함을 방지하게 된다. When the first high voltage is applied from an external input pin, the low voltage TTL buffer means 150 does not operate, and the high voltage detection means 140 notifies the internal circuit that a high voltage signal is input according to the first high voltage input. . The first voltage drop means 110 applies a second high voltage by dropping the input first high voltage. The high voltage level shifting means 130 shifts the voltage level of the second high voltage applied by the first voltage drop means 110. The second voltage drop means 120 applies a third high voltage by dropping the input first high voltage. The electrostatic discharge means 160 performs electrostatic discharge in accordance with the third high voltage applied by the second voltage drop means. That is, the first and second voltage drop means 110 and 120 drop the high voltage applied from the input pin to a high voltage level shifting means 130 and the electrostatic discharge means 160. As a result, voltages below the breakdown voltage of the PMOS transistors constituting the input terminal of the high voltage
구체적으로, 제 1 및 제 2 전압 강하 수단(110 및 120)은 외부 핀의 입력 전압인 11.5 내지 12.5V의 전압을 강하하여 10.0 내지 11.0V의 전압을 각각 고전압 레벨 쉬프트 수단(130) 및 정전기 방전 수단(160)으로 인가한다. 이때, 제 1 및 제 2 전압 강하 수단(110 및 120)을 구성하는 다이오드 접속된 NMOS 트랜지스터 및 웰(Well)을 이용한 저항을 직렬 또는 병렬 조합하여 외부 핀으로 입력되는 전압이 0.5 내지 2.5V 강화될 수 있도록 한다.
Specifically, the first and second voltage drop means 110 and 120 drop the voltage of 11.5 to 12.5V, which is the input voltage of the external pin, to convert the voltage of 10.0 to 11.0V into the high voltage level shifting means 130 and the electrostatic discharge, respectively. To the
상술한 바와 같이, 본 발명은 전압 강하 수단에 의해 전압 강하된 전압을 고전압 레벨 쉬프트 수단에 인가함으로써, 고전압 레벨 쉬프트 수단의 항복 현상을 방지할 수 있다.As described above, the present invention can prevent the breakdown phenomenon of the high voltage level shifting means by applying the voltage dropped by the voltage dropping means to the high voltage level shifting means.
또한, 다이오드 접속된 트랜지스터를 이용한 전압 강하 수단에 의해 정전기 방전 수단에서 바이폴라 작용이 발생하여 소자의 결함을 방지할 수 있다. In addition, bipolar action occurs in the electrostatic discharge means by the voltage drop means using the diode-connected transistor, thereby preventing the defect of the device.
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