KR100638889B1

KR100638889B1 - 표면 탄성파 필터

Info

Publication number: KR100638889B1
Application number: KR1020050087132A
Authority: KR
Inventors: 홍성수; 멜타우스 요한나; 플레스키 빅터
Original assignee: 삼성전기주식회사
Priority date: 2005-09-16
Filing date: 2005-09-16
Publication date: 2006-10-27

Abstract

본 발명은, 입력단 및 출력단; 전기기계적 결합계수 K2을 갖는 압전 기판상에 형성되며, 버스바에 연결되어 서로 번갈아 배치된 복수개의 전극을 갖는 적어도 하나의 제1 IDT와, 전기기계적 결합계수 K²을 갖는 압전 기판상에 형성되며, 버스바에 연결되어 서로 번갈아 배치된 복수개의 전극을 갖는 적어도 하나의 제2 IDT 및 반사기를 포함하는 탄성 채널을 포함하여, 상기 제1 IDT 중 적어도 하나는 입력 IDT가 되도록 해당 버스바가 상기 입력단에 전기적으로 연결되며, 상기 제2 IDT 중 적어도 하나는 출력 IDT가 되도록 해당 버스바가 상기 출력단에 전기적으로 연결되며, 상기 복수의 IDT 중 적어도 하나는 1/K² 및 1/|κ|(K²은 기판의 전기기계적 결합계수이며, κ는 파장에 따른 반사계수)의 값보다 많은 수의 복수의 전극을 갖는 긴 IDT이며, 상기 긴 IDT 중 적어도 두 IDT는 동일한 채널 내에서 실질적으로 (n+1/2)*λ/2(n은 정수, λ는 통과 대역의 중심 주파수)와 동일한 포프셋을 갖고 서로 이웃하여 배치되는 것을 특징으로 하는 표면 탄성파 필터를 제공한다.

표면 탄성파(SAW), IDT

Description

표면 탄성파 필터{SURFACE ACOUSTIC WAVE FILTER}

도 1은 종래의 SAW 필터의 평면도이다.

도 2는 종래의 SAW 필터에 따른 주파수 응답을 도시한 그래프이다.

도 3은 종래의 SAW 필터에 따른 표면 탄성파의 파워 분포를 도시한 그래프이다.

도 4 본 발명의 제1 실시예에 따른 표면 탄성파 필터의 평면도이다.

도 5는 본 발명의 제1 실시예에 따른 필터의 주파수 응답을 도시한 그래프이다.

도 6은 본 발명의 제1 실시예에 따른 표면 탄성파의 파워 분포를 도시한 그래프이다.

도 7은 본 발명의 제1 실시예에의 주파수 응답을 도시한 그래프이다.

도 8은 본 발명의 셀프-매칭을 설명하기 위한 그래프이다.

도 9는 본 발명에서 짧은 트랜스듀서부의 간격 변동에 따른 힉컵 공진의 동작을 나타낸 그래프이다.

도 10은 본 발명의 제2 및 제3 실시예에 따른 표면 탄성파 필터의 평면도이다.

도 11은 본 발명의 제2 실시예에 따른 필터의 주파수 응답을 도시한 그래프이다.

도 12는 본 발명의 제3 실시예에 따른 1-트랙 평형 필터의 동작을 나타내는 그래프이다.

도 13은 본 발명의 제4 실시예에 따른 표면 탄성파 필터의 평면도이다.

도 14는 본 발명의 제5 실시예에 따른 표면 탄성파 필터의 평면도이다.

도 15는 본 발명의 제5 실시예에 따른 필터의 주파수 응답을 도시한 그래프이다.

본 발명은 적어도 압전 표면에 배치되며 메인 표면 탄성파의 전파 방향에 하나의 탄성 채널이 인접한, 적어도 두 개의 표면 탄성파 트랜스듀서 구조를 갖는 표면 탄성파(Surface Acoustic Wave: SAW, 이하 "SAW"라고도 함) 소자에 관한 것이다. 상기 SAW 트랜스듀서 구조는 복수의 금속 전극(metallic finger)을 가지며, 제1 SAW 트랜스듀서 구조 내의 금속 전극 사이의 간격은 제2 SAW 트랜스듀서 구조 내의 금속 전극 사이의 간격과 일반적으로 거의 동일하나 반드시 동일할 필요는 없다.

종래에, 도 1에 도시된 바와 같이, SAW 소자(10)는 인터디지털 트랜스듀서 (InterDisital Transducer: IDT, 이하, "IDT"라고도 함)의 형태를 갖는 두 개의 SAW 구조물(11, 12)과, 상기 두 개의 IDT의 일측에 각각 배치된 두 개의 반사기(reflector)(13, 14)를 구비한다. 상기 반사기(13, 14)는 SAW 소자의 측단부를 통한 표면 탄성파 에너지의 손실을 방지하는 역할을 한다. 일반적으로, 상기 두 개의 IDT(11, 12)는, 셀프-매칭(self-matching)되도록 1/K²(K는 사용된 압전 기판의 전기기계적 결합 계수(electromechanical coupling coefficient)임)값과 거의 같은 약 15 내지 25 개의 금속 전극(111, 112)을 포함한다. 상기 반사기(13, 14)는 20 내지 100 개의 단락된 회로를 형성하는 금속 전극(131, 141)을 포함한다. 상기 IDT(11, 12)에 포함된 전극지(111, 121)들은 일정한 간격(p1)으로 반복 배치될 수 있는데, 두 IDT 사이의 갭(g)에서 상기 일정한 간격이 변경된다.

도 1에 도시된 SAW 소자는 비교적 넓은 대역폭(중심 주파수의 3% 내지 5%) 및 통과 대역에서 낮은 손실을 갖는 SAW 필터로 적용된다. 통상적으로, 이와 같은 SAW 필터는 듀얼(또는 더블) 모드 표면 탄성파(Dual(or Double) Mode Surface Acoustic: DMS, 이하 "DMS"라고도 함) 필터 또는 결합 공진기 필터(Coupled Resonator Filter: CRF, 이하 "CRF"라고도 함)라 불린다(참고: WIDEBAND LOW LOSS DOUBLE MODE SAW FILTERS, Takao Morita, Yoshitaka Watanabe, Masaki Tanaka, and Yuzo Nakazawa, Proc. IEEE Ultrason. Symp., 1992, pp. 95-104). 한편, 최근에는 세 개의 IDT를 갖는 구조(중앙에 하나의 IDT와 그 양측에 각각 하나의 IDT 및 반사기를 갖는 구조)가 DMS/CRF의 연구에서 활발하게 진행되고 있다. 이 세 개의 IDT를 갖는 SAW 필터는 두 개의 IDT를 갖는 CRF에 비해 더 넓은 대역폭을 가지며, 평형-비평형(BALance-UNbalanced: BALUN) 동작을 가능하게 하는 장점이 있다.

종래에, 본 발명과 유사한 프로토타입이 Plessky와 공동 저자들에 의해 개시되었다(참고: DEGENERATED COUPLED RESONATOR FILTERS, V. P. Plessky, T. Thorvaldsson and S. N. Kondratiev, Proc. IEEE Ultrason. Symp., 1996, pp. 25-28). 그러나, 이 프로토타입은 심각한 삽입손실이 있었다. 이는 전극의 개수 및 트랙 사이의 오프셋(off-set)에 대한 정확한 기준이 없었으며, 갭에서 표면 탄성파가 벌트파로 분산됨으로써 발생하는 심각한 에너지 손실에 대한 고려가 없었기 때문이었다.

DMS 필터는 통과 대역의 고주파 측에서 비교적 낮은 신호 억제 레벨을 갖는 경우가 있다(도 2의 'X'). 더하여, 필터 롤오프(roll-off)가 일부 경쟁 토폴로지에 비해 예리하지 못하다. 두 필터 트랙을 직렬로 연결하는 것은 롤오프 및 억제 레벨을 향상시키지만, 통과 대역에서 삽입 손실을 증가시킨다. 특히, 고주파에서, 통과 대역 내부에서 감쇄를 증가시키는 감쇠 현상이 발생하기도 한다. 예를 들어, 이러한 감쇠 현상은, IDT의 금속 전극 개수가 적음으로써 금속 전극 사이의 간격이 넓어짐에 의해 발생하는 저항성 손실; IDT 금속 전극 배치의 주기성이 파괴되는 불연속 구간에서 벌크 탄성파로 표면 탄성파 에너지의 분산; 두 IDT를 분리하는 갭에서 비표면 전파 감쇠를 포함한다.

CRF/DMS의 다른 문제점은, 필터 통과 대역이 기본적으로 K²/2(K²: 사용된 압 전 기판의 전기기계적 결합 계수)에 의해 결정되고, 낮은 삽입 손실 및 우수한 형상의 전달 곡선을 동시에 유지하면서 상기 값에서 통과 대역을 증가시키는 것뿐만 아니라 감소시키는 것이 매우 어렵다는 것이다. 적절한 기판 물질이 이용될 수 없기 때문에, 1 내지 2%의 상대적인 통과 대역을 갖는 필터의 설계에서 잘 알려진 어려움이 있다.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 그 목적은, 종래의 감쇠 특성에 의한 영향을 최소화 시켜 통과 대역 외부의 신호를 억제할 수 있으며 예리한 필터 롤오프를 갖는 표면 탄성파 필터를 제공하는데 있다.

상기 목적을 달성하기 위한 기술적 구성으로서, 본 발명은,

탄성 표면파의 전파 방향에 따라 차례로 배치된 적어도 두 개의 인터디지털 트랜스듀서(IDT)가 상면에 배치된 압전 기판을 포함한다. 반사기가 표면 탄성파(SAW)의 전파 방향에 따른 상기 인터디지털 트랜스듀서의 일측에 각각 배치된다. 제1 및 제2 IDT는 각각 제1 및 제2 금속 전극 간격으로 배치된 금속 전극들을 포함하며, 상기 제1 및 제2 금속 전극 간격은 거의 동일하거나 동일하다. 상기 제1 IDT는 제1 전기적 연결부에 연결되며 상기 제2 IDT는 제2 전기적 연결부에 연결된다.

제1 및 제2 IDT 각각은, 1/K² 값 보다 실질적으로 큰 개수의 금속 전극를 갖는다(42°-LiTaO₃와 같은 리키-웨이브(leaky-wave) 기판인 경우, 금속 전극의 개수는 50보다 훨씬 많음).

상기 복수의 IDT는 IDT 사이에서 SAW 공진 조건을 제공하기 위해 실질적으로 (n+1/2)*(λ/2)의 오프셋을 갖도록 배치된다. 상기 오프셋은 상기 IDT 사이에 빈 표면 또는 금속이 형성된 표면을 갖는 갭을 제공함으로써 얻을 수 있다. 그러나, 본 발명에 따르면, 리키-웨이브 기판인 경우, 상기 IDT 사이의 오프셋에는 도 4에 도시된 것과 같은 해당 IDT에 인접한 추가적인 전극부가 제공된다. 다른 IDT와 대면하는 제1 및 제2 IDT의 단부에는, 타 부분의 IDT의 간격과는 다른, 바람직하게는 더 작은 금속 전극 간격을 갖는 짧은 트랜스듀서부가 존재한다. 제1 및 제2 짧은 트랜스듀서부의 금속 전극 개수는 3 내지 10 개이며, 바람직하게 서로 동일하다.

상기 짧은 트랜스듀서부는 근접 IDT를 포함할 수 있다. 이 근접 IDT는 대응하는 긴 IDT와 평행하게 연결되며 주 IDT로부터 연장되어 형성되나, 그 간격이 수정되며 바람직하게는 그 간격이 감소된다.

상기 IDT와 짧은 트랜스듀서부는 표면 탄성파의 전파 경로에서 나타나는 불연속성을 최소화할 수 있도록 특정 갭 없이 주기적 구조가 서로 연속되도록 배치되는 것이 바람직하다.

예를 들어, 인접한 전극 구조의 최외곽 금속 전극의 중심 대 중심 거리로서 정의된 제1 및 제2 짧은 트랜스듀서부를 분리하는 갭은 (p₁+p₂)/2와 동일한 값이다. p₁은 갭에 직접 인접한 제1 짧은 트랜스듀서부의 금속 전극 간격이고, p₂는 갭에 직접 인접한 제2 짧은 트랜스듀서부의 금속 전극 간격이다.

제1 짧은 트랜스듀서부의 금속 전극 간격은 제1 IDT의 금속 전극 간격에서부터 점진적으로 감소할 수 있다. 반면 제2 짧은 트랜스듀서부의 금속 전극 간격은 제1 짧은 트랜스듀서부의 일단에서 금속 전극 간격으로부터 제2 IDT의 금속 전극 간격까지 지속적으로 증가할 수 있다.

특별히 긴 IDT를 갖는다는 점을 제외하면 소자의 구조가 표준 DMS/CRF 필터와 유사하나, 동작 원리는 표준 DMS/CRF 필터와 상이하다. 표준 DMS/CRF 구조에 따른 표면 탄성파의 파워 분포의 시뮬레이션 결과가 도 3에 도시되며, 도 4에 도시된 본 발명에 대한 동일 시뮬레이션 결과가 도 6에 도시된다. 높은 반사 계수를 갖는 긴 IDT 구조(도 4의 2, 6)는 탄성 전파를 저지하는 강한 상호 반사를 일으킨다. 이로 인해 짧은 트랜스듀서 영역(도 6의 3b, 4a) 근처에서 공진이 국한된다. 표준 DMS/CRF와는 반대로, 높은 표면 탄성파 세기를 갖는 영역은 구조에서 비교적 작은 부분을 차지한다. 표준 DMS/CRF에서는 결합 공진 모드가 소자의 전체 길이에 부분적으로 분포된다(도 3 참조). 긴 트랜스듀서에서 표면 탄성파 분포는 균일하다.

도 4에서와 같이 두 개의 IDT가 평행하게 연결된 경우의 주파수 응답 시뮬레이션 결과가 도 7에 도시된다. 도 7은 해당 구조에서 발생하는 두 개의 공진을 도시한다:

표면 탄성파의 세기가 긴 IDT(도 6의 3a, 4b)의 길이 방향을 따라 분포하고 차단 대역의 단부에서 반사기 낮으며 파의 전파가 긴 거리동안 전파되는, 임피던스 엘리먼트 내에서 나타나는 공진과 유사한, 차단 대역의 왼쪽 에지에 위치하고, 긴 IDT에서 발생하는 "동시(synchronous) 공진" D ;

긴 IDT 사이의 영역에서 발생하며 강하게 집중되는 "힉컵(hiccup) 공진".

전형적으로, 상기 공진들은 독립적이므로 동시 공진의 세기는 IDT의 길이에 의해 결정되며, 힉컵 공진의 위치는 짧은 트랜스듀서에 의해 결정된다. 도 7은 세가지의 다른 길이를 갖는 트랜스듀서(95 금속 전극(A), 60 금속 전극(B), 30 금속 전극(C))의 FEM 시뮬레이션 결과를 도시한다. 1575 MHz에서 나타나는 힉컵 공진은 긴 IDT 길이의 변동에 큰 변화 없이 유지되는 반면, 1535 MHz에서 나타나는 동시 공진 D는 그 강도가 변화한다. 동시 공진 강도의 증가가 그 반공진점(anti-resonance point)을 힉컵 공진에 더 근접하게 가져가는 역할을 하여 더 작은 공진이 더 대칭적이게 하는지 유의하라.

동시 공진기의 반공진 점이 힉컵 공진(곡선 A)의 주파수와 일치하는 도 7의 상황이 이러한 타입의 소자에 대해 특별히 관심이 있는 것이다. 이 경우, 동시 공진은, 힉컵 공진에 대한 매칭 인덕턴스로서 작용하여, 구조의 정전 캐패시턴스를 제거하고 더 작은 공진을 셀프 매칭 시킨다. 이 셀프-매칭은 외부 매칭 회로 없이 저손실을 얻기 위해 실제 소자에서 매우 중요하다. 셀프-매칭된 상황을 얻기 위해, 짧은 트랜스듀서 영역의 파라미터, 특히 짧은 트랜스듀서의 간격은 도 8과 같이 공진과 반공진 주파수가 일치하도록 선택되어야 한다.

도 9는 짧은 트랜스듀서의 간격 변동에 따른 힉컵 공진의 동작을 나타낸다. 셀프 매칭된 상태(D)에서, 힉컴 공진은 동시 공진기의 반공진 주파수와 일치하며, 임피던스의 허수부가 제거된다. 짧은 IDT의 간격 변화는 공진을 반공진점으로부터 멀리 이동시키고, 더욱 캐패시티브해지고 그 결과 매칭되지 않는다.

이중 공진을 관찰하기 위해, 힉컵 공진이 동시 공진의 반공진과 일치하도록짧은 트랜스듀서 영역의 크기를 조정할 필요가 있다. 더하여, 긴 IDT의 반 공진 주파수를 결정하는 결합 계수 및 차단 대역의 폭을 결정하는 반사 계수가 매칭 조건을 충족시키기 위해 서로 관련을 가져야 한다: 대략적으로, 차단 대역의 중심 부건에 공진이 위치하기를 원한다면 K²∼κ/π이어야 한다.

2개의 IDT를 갖는 소자에서, 전기 신호는 제1 긴 IDT 내에서 동시 공진의 여기(excitation) 및 짧은 트랜스듀서에서 힉컵 타입 공진의 여기에 의해 입력단으로부터 출력단으로 전송된다. 힉컵 공진은 탄성 에너지의 일부를 제2 긴 IDT로 전달한다. 버스 바(bus bar)에서 전압을 생성하고 제2 긴 IDT에서 공시 공진을 생성한다. 결합 공진 모드가 부분적으로 소자의 길이방향으로 분포되는 표준 DMS와는 달리 힉컵 공진은 짧은 트랜스듀서 내에서만 한정된다. 따라서, 기본 2-IDT 구조를 이준 공진 필터라하는 것이 더 정확한 것이다.

전술한 동작은, 예를 들어 두개의 짧은 트랜스듀서부에 의해 분리된 3-IDT와 같이 하나 이상의 짧은 트랜스듀서부를 갖도록 적용될 수 있다(도 10). 제1 IDT의 입력단으로부터 중앙 IDT를 통해 제3 IDT의 출력단으로의 신호 전달이 가능하다. 이 경우, 중앙 트랜스듀서는 개방되어야 한다. 이러한 필터의 특성은 캐스캐이드된 두 개의 1 갭 필터 특성과 유사하다. 원칙적으로 그 이상의 갭을 갖는 구조(다중 캐스캐이드된 필터)가 가능하다.

물론, 3-IDT 구조는 중앙 IDT의 입력단과 그 양측에 위치한 IDT의 출력단을 갖는 전형적인 표준 CRF로 동작할 수 있다. 이 경우, 두 갭에서의 공진은 캐스캐이드 되는 것 대신 평행하게 연결될 수 있으며, 스커트는 캐스캐이드된 형태만큼 가파르지 않을 것이다(도 11).

전극의 수 및 다른 파라미터들은 전형적인 범위를 나타낸다는 것이 당업자에게 자명할 것이다; 필수적인 조건은, 트랜스듀서 사이의 인터페이스 주변에서 발생하는 공진의 증가를 일으키는 상기 트랜스듀서 사이의 위상의 정확한 오프셋이다. 힉컵 공진의 주파수가 동시 공진의 반 공진과 일치해야 한다는 것이 중요하다. 최적화된 전극의 수 및 그 간격, 개구부 및 금속화 비율은 COM 및 FEM/BEM 접근법을 이용하여 구조를 설계함으로써 발견될 수 있다.

본 발명의 필터는 평형 입력 및/또는 출력으로 동작할 수 있다; 예를 들어, 세 개의 IDT를 갖는 표면 탄성파 배치는 입력단과 연결된 중앙 트랜스듀서와, 서로 다른 트랜스듀서에 대해 반대의 위상을 가지며 두 출력단에 각각 연결된 인접한 트랜스듀서를 포함할 수 있다. 위상 및 크기의 평형을 향상하기 위해, 두개의 탄성 채널을 갖는 구조가 사용될 수 있다.

세 개의 IDT를 갖는 구조를 이용하는 것이 다른 형태에서도 가능하다. 이는 제1 IDT에 입력단이 연결되고 제3 IDT에 출력단이 연결된다. 중앙 IDT는 부하없이 개방상태로 남는다. 이는 우수한 차단 레벨을 나타내며(도 15), 두 개의 직렬 연결 (캐스케이드)된공진기 필터에 상응한다.

전술한 단락된 중앙 IDT는 40 dB의 손실을 가져오도록 필터를 오프시키는 스위칭을 한다.

필터는 전기적으로 평행하게 또는 직렬로 연결된 전술한 필터 트랙을 포함한다; 트랙은 서로 다른 표면 탄성파 배치를 가질 수 있다.

본 발명은 종래 기술에 비해, 통과 대역의 삽입손실을 감소시킴과 더불어, 통과 대역 외부의 신호 레벨을 더 억제하며, 플터 스커트를 더 가파르게 한다.

[제1 실시예]

도 4는 본 발명의 제1 실시예를 도시한다. 본 실시예에서, 두 개의 IDT(11, 12)는, 압전 기판 상의 두 반사기(13, 14) 사이에서 배치된다. 반사기는 약 30 내지 80 개의 복수의 금속 전극(131, 141)을 포함하며 이 금속 전극들은 소정 간격(p3, p4)을 갖고 배치된다. 제1 IDT(11)는 복수의 금속 전극(111)을 포함하며, 금속 전극의 수는 1/K²보다 크다(예를 들어, 42°-LiTaO₃ 기판인 경우, 금속 전극의 개수는 100 이상임). 상기 금속 전극(111)은 상부 버스(112)와 하부 버스(113)에 교대로 연결된다. 한편, 제2 IDT(12)는 복수의 금속 전극(121)을 포함하며, 이 금속 전극의 수는 1/K²보다 크고, 소정의 간격(p2)으로 상부 버스(122)와 하부 버스(123)에 교대로 연결된다. 제1 IDT(11)의 상부 버스(112)는 입력단(IN)과 연결되며, 하부 버스(113)는 접지된다. 제2 IDT(12)의 상부 버스(122)는 출력단(OUT)과 연결되며, 하부 버스(123)는 접지된다. 제2 IDT와 대면하는 제1 IDT의 단부에, 복수의 금속 전극(211)을 포함하는 짧은 트랜스듀서부(21)가 구비된다. 이 복수의 금속 전극(211)의 수는 4 내지 10개이며 상부 버스(112) 및 하부 버스(113)에 소정 간격(p5)을 갖고 교대로 연결된다. 상기 짧은 트랜스듀서부의 전극 간격(p5)은 제1 IDT의 전극 간격(p1)과 서로 다르다. 제1 IDT와 대면하는 제2 IDT의 단부에, 복수의 금속 전극(221)을 포함하는 짧은 트랜스듀서부(22)가 구비된다. 이 복수의 금속 전극(221)의 수는 3 내지 10개이나, 제1 IDT의 짧은 트랜스듀서부(21)의 금속 전극의 개수와 동일한 것이 바람직하다. 상기 짧은 트랜스듀서부(22)의 전극 간격(p6)은 제2 IDT의 전극 간격(p2) 뿐만 아니라 제1 IDT의 전극 간격(p1)과 서로 다르다. 두 개의 짧은 트랜스듀서부(15, 16) 사이를 분리하는 갭(g)은, 두 짧은 트랜스듀서부(15, 16)의 인접한 전극의 중심 대 중심 거리로 정의된다. 상기 갭(g)은 준동기적(quasi-synchronous)인 것이 바람직하다. 즉, 상기 갭(g)은 (p5+p6)/2와 동일한 것이 바람직하다(p5는 제1 IDT의 짧은 트랜스듀서부의 전극 간격, p6는 제2 IDT의 짧은 트랜스듀서부의 전극 간격). 상기 짧은 트랜스듀서부(15, 16)에서 전극 간격은 제1 및 제2 IDT(11, 12)의 전극 간격보다 작은 것이 바람직하다. 제1 및 제2 IDT(11, 12) 사이에 누적된 오프셋은 λ/4이며 설계시 최적화된 파라미터이다.

도 5는 본 발명의 제1 실시예에 따른 필터의 실험적인 주파수 응답을 도시한다. 도 4에서 도시된 반사기(13, 14)의 전극의 수는 25이며, 그 간격은 1.277 ㎛이다. 도 4에 도시된 제1 및 제2 IDT(11, 12)의 전극의 수는 95이며 그 간격은 1.267 ㎛이다. 제1 및 제2 IDT의 짧은 트랜스듀서(15, 16)의 전극의 수는 7이며 그 간격 은 1.199 ㎛이다. 이 배치에서 모든 갭은 준동기적이다. 이 응답은 25 MHz 폭의 통과 대역(A)을 갖는다. 도 2에 도시된 종래의 DMS 필터의 응답과 비교하면, 통과 대역의 오른쪽에 위치한 피크가 제거되었으며, 통과 대역의 저주파측(B) 억제 레벨이 향상되었다.

도 6은, 도 4에 도시된 구조 내부에서 통과 대역의 중심에서의 표면 탄성파의 파워 흐름의 분포를 시뮬레이션한 결과를 도시한다. 시뮬레이션 결과는 도 3에 도시된 종래의 CRF/DMS 필터와 실질적으로 다르게 나타난다. 표면 탄성파 에너지는 긴 IDT를 따라 균일하게 분포되나(63, 66), 공진이 짧은 드랜스듀서 영역(64, 65)에서 나타난다. 이 공진은 입력 트랜스듀서로부터 출력 트랜스듀서까지 에너지가 전달되도록 충분한 결합을 제공한다. 제2 긴 트랜스듀서에 전달된 전압은 긴 IDT 내에 균일한 크기의 표면 탄성파를 여기하나, 또한 제2 짧은 트랜스듀서 영역 근처에 큰 공진을 여기한다. 도 3에 도시된 종래 기술과 비교하면, 탄성 에너지가 소자의 길이 방향으로 배분된 표준 DMS와 반대로 SAW 파워가 짧은 트랜스듀서 영역에 강하게 제한된다.

[제2 실시예]

도 10은 본 발명의 제2 실시예를 도시한다. 본 발명의 제2 실시예는 압전 기판의 두 반사기(13, 14) 사이에 배치된 세 개의 IDT를 포함한다. 제1 반사기(13)는 소정 간격(p3)으로 배치된 복수의 금속 전극(131)을 포함하며, 그 수는 10 내지 200개이다. 제2 반사기(14)는 소정 간격(p4)으로 배치된 복수의 금속 전극(141)을 포함하며, 그 수는 10 내지 200이다. 제1 IDT(11)는, 소정 간격(p1)으로 배치된 복수의 금속 전극(111)을 포함하고 그 수는 1/K²보다 훨씬 크며, 상부 버스(112) 및 하부 버스(113)에 교대로 연결된다. 제2 IDT(12)는, 소정 간격(p2)으로 배치된 복수의 금속 전극(121)을 포함하고 그 수는 1/K²보다 훨씬 크며, 상부 버스(122) 및 하부 버스(123)에 교대로 연결된다. 제3 IDT(15)는, 소정 간격(p5)으로 배치된 복수의 금속 전극(151)을 포함하고 그 수는 1/K²보다 훨씬 크며, 상부 버스(152) 및 하부 버스(153)에 교대로 연결된다. 제2 IDT(12)와 대면하는 제1 IDT(11)의 단부에는, 제1 IDT(11)의 반복적 배치를 유지하도록 상부 버스(112) 및 하부 버스(113)에 교대로 연결된 4 내지 10 개의 복수의 금속 전극(211)을 포함하는 짧은 트랜스듀서부(21)가 구비된다. 짧은 트랜스듀서부(21)의 전극 간격(p6)은 제1 IDT(11)의 전극 간격(p1)과는 다를 수 있다. 제1 IDT(11)와 대면하는 제2 IDT(12)의 제1 단부에는, 제2 IDT(12)의 반복적 배치를 유지하도록 상부 버스(122) 및 하부 버스(123)에 교대로 연결된 4 내지 10 개의 복수의 금속 전극(221)을 포함하는 짧은 트랜스듀서부(22)가 구비된다. 이 짧은 트랜스듀서부(22)의 전극 개수는 제1 IDT(11)의 짧은 트랜스듀서부(21)의 전극 개수와 같거나 유사한 것이 바람직하다. 짧은 트랜스듀서부(22)의 전극 간격(p7)은 제2 IDT(12)의 전극 간격(p2)과는 다른 것이 바람직하다. 제3 IDT(15)와 대면하는 제2 IDT(12)의 제2 단부에는, 제2 IDT(12)의 반복적 배치를 유지하도록 상부 버스(122) 및 하부 버스(123)에 교대로 연결된 4 내지 10 개의 복수의 금속 전극(231)을 포함하는 짧은 트랜스듀서부(23)가 구비된다. 이 짧은 트 랜스듀서부(23)의 전극 개수는 제1 IDT(11)의 짧은 트랜스듀서부(21)의 전극 개수와 같거나 유사한 것이 바람직하다. 짧은 트랜스듀서부(23)의 전극 간격(p8)은 제2 IDT(12)의 전극 간격(p2)과는 다른 것이 바람직하다. 제2 IDT(12)와 대면하는 제3 IDT(15)의 단부에는, 제3 IDT(15)의 반복적 배치를 유지하도록 상부 버스(152) 및 하부 버스(153)에 교대로 연결된 3 내지 10 개의 복수의 금속 전극(241)을 포함하는 짧은 트랜스듀서부(24)가 구비된다. 이 짧은 트랜스듀서부(24)의 전극 개수는 제1 IDT(11)의 짧은 트랜스듀서부(21)의 전극 개수와 같거나 유사한 것이 바람직하다. 짧은 트랜스듀서부(24)의 전극 간격(p9)은 제3 IDT(15)의 전극 간격(p5)과는 다른 것이 바람직하다. 제1 IDT(11)와 제2 IDT(12) 및 제2 IDT(12)와 제3 IDT(15)를 각각 분리하는 갭(g1, g2)은 준동기적이다. 제2 IDT(12)의 상부 버스(122)에는 입력단(IN)이 연결되고 하부 버스(123)는 접지된다. 제1 및 제3 IDT(11, 15)의 상부 버스(112, 152)에는 공통 출력단(OUT)이 연결되며 각각의 하부 버스(123, 153)는 접지된다.

도 11은 도 10에 따른 필터의 시뮬레이션된 주파수 응답을 도시한다. 도 10에 도시된 것과 같이 반사기(13, 14)의 전극 개수는 55개 이고 전극 간격은 1.35 ㎛이다. 제1 및 제3 IDT(11, 15)의 전극 수는 151개 이고 전극 간격은 1.29 ㎛이다. 각 IDT에 포함된 짧은 트랜스듀서(21, 22, 23, 24)의 전극 수는 8개 이고 그 간격은 1.21 ㎛이다. 제2 IDT(12)의 전극 수는 301개 이고 전극 간격은 1.29 ㎛이다. 모든 갭은 준동기적이다. 시뮬레이션에 사용된 기판은 42°-회전된 YX-절단 LiTaO₃이다.

이러한 소자는 제1 IDT에 입력단이 연결되고, 제3 IDT에 출력단이 연결되어 동작할 수 있다. 이 때, 중앙 IDT가 개방된 상태인 경우, 버스바는 왼쪽의 IDT를 오른 쪽의 대칭된 IDT에 효과적으로 연결하는 역할을 한다. 이러한 소자의 동작은 실질적으로 두 배의 dB 스케일로 차단하는 두 개의 캐스케이드된 2-IDT 소자의 동작과 동일하다.

중앙 IDT가 그라운드에 접지된 경우, 필터는 신호를 통과시키지 않고 약 -50 dB의 차단 레벨을 갖게 하여 필터를 스위칭 가능하게 만드는 특징이 있다. 또한, 중앙 IDT 내에서 버스바에 의한 전기적 연결의 역할을 한다. 이러한 연결이 없는 경우(도 10의 버스바 122가 접지된 경우), 신호는 제1 IDT에서 제3 IDT로 통과할 수 없다. 중앙 IDT의 왼쪽 갭을 통해 중앙 IDT로 통과하는 탄성파는 중앙 IDT에 의해 강하게 반사되고, 힉컵 공진이 갭 근처에서 발생하더라도 길고 효과적인 반사기가 된다.

특히, 종래와 비교하여 더 많은 수의 IDT 전극과 더 작은 개구부로 인해, 저손실 특성이 본 발명에 따른 필터에서 얻어진다. 전극의 저항성은 덜 중요하다.

트랜스듀서 사이에서 전극들의 주기적인 부분을 사용하는 것은 손실을 더욱 감소시키고, 주기성을 저해하는 벌크 스캐터링을 감소시킨다.

본 발명은, 표준 CFR/DMS에서와 같이 1/K²에 한정되지 않고서 IDT의 전극 갯수를 변경할 수 있음으로써 필터의 통과 대역폭을 제어할 수 있다.

[제3 실시예]

본 발명의 제3 실시예는 전술한 도 10에 도시된 제2 실시예와 유사하다. 따라서, 도 10을 이용하여 제3 실시예를 설명하기로 한다. 상기 제2 실시예와 비교할 때 제3 IDT의 위상이 바뀐다. 제2 IDT(12)의 상부 버스(122)에 입력단이 연결된다. 제1 IDT(11)의 상부 버스(112)에는 제1 출력단이 연결되는 반면, 제3 IDT(15)의 상부버스(152)에는 상기 제1 출력단과 비교하여 위상이 변환된 제2 출력단이 연결된다. 따라서, 이러한 구조는 출력에서 평형 동작을 제공한다.

도 12는 본 실시예에 따른 1-트랙 평형 필터의 시뮬레이션된 동작 곡선을 나타낸다. 또한, 도 12는 제1 IDT에 입력단을 갖고, 제3 IDT에 출력단을 갖는 전술한 구조의 3-IDT 필터의 동작을 도시한 것이다.

상기 예에서 트랙들은 병렬로 연결된 것일 수 있음은 당업자에게 자명하다. 3 또는 그 이상의 IDT를 포함하는 트랙은 캐스케이드 될 수 있으며, 트랙 간의 상호 연결은 해당 트랜스듀서를 연결함으로써 이루어질 수 있으나, 반드시 제1 트랙용 중간 공통 "출력단" 및 제2 트랙용 "입력단"이 필요한 것은 아니다. 평형 입력 및 평형 출력 소자는, 일측을 접지하지 않은 대칭적인 방법으로 연결된 IDT를 사용하거나 긴 4개의 IDT 구조를 이용하거나, 해당 2 개의 트랙을 결합함으로써 가능해진다. 모든 변형은 본 발명의 범위에 포함된다.

[제4 실시예]

도 13은 본 발명의 제4 실시예를 도시한다. 본 실시예는 두 개의 SAW 필터 트랙(T1, T2)을 포함하며, 각각은 도 4에서 설명한 본 발명의 제1 실시예에 따른 두 개의 IDT가 압전 기판 상에 패치된 구조를 갖는다. 제1 트랙의 SAW 필터(T1)에서 제1 트랜스 듀서의 상부 버스에는 입력단이 연결되고 하부 버스는 접지된다. 제1 트랙의 SAW 필터(T1)에서 제2 트랜스 듀서의 상부 버스는 접지되며, 하부 버스는 제2 트랙의 SAW 필터(T2)의 입력단, 즉 제2 트랙의 SAW 필터(T2)의 제1 IDT의 상부 버스에 연결된다. 제2 트랙의 SAW 필터(T2)에서 제1 IDT는 접지된 하부 버스를 갖는다. 제2 트랙의 SAW 필터(T2)에서 제2 IDT의 하부 버스에는 출력단이 연결되며 상부 버스는 접지된다. 따라서, 두 SAW 필터 트랙(T1, T2)이 직렬로 전기적으로 연결되어 단일 단으로 동작한다.

[제5 실시예]

도 14는 본 발명의 제5 실시예를 도시한다. 제5 실시예는 두 개의 탄성 채널(CH1, CH2)을 포함하며, 각각의 채널은 본 발명의 제2 실시예에 따른 필터 구조를 포함한다. 이 필터 구조에서, 두 개의 채널은 제1 채널(CH1)과 비교하여 제2 채널(CH2)의 출력에서 위상이 바뀐 점을 제외하고 서로 유사하다. 중앙 IDT는 입력단에 공통으로 연결된다. 제1 채널(CH1)의 양측 IDT는 제1 출력단에 연결되고, 제2 채널(CH2)의 양측 IDT는 제2 출력단에 연결된다. 공통 입력단이 비평형 입력을 제공하더라도, 상기 두 개의 출력단은 평형 출력을 제공한다. 소자가 평형 입력-비평형 출력으로 동작하기 위해 입력단 및 출력단은 서로 바뀔 수 있다.

도 15는 본 제5 실시예에 따른 소자의 주파수 응답을 도시한다. 여기서, 1.07 dB의 최소 삽입 손실 및 29 MHz의 3dB 통과 대역폭의 특성을 갖는다.

이상에서 설명한 바와 같이 본 발명에 따르면, 표면 탄성파 필터의 감쇠 특성에 의한 영향을 최소화 시켜 통과 대역 외부의 신호를 효과적으로 억제할 수 있으며 예리한 필터 롤오프를 제공할 수 있는 효과가 있다.

Claims

입력단 및 출력단;

전기기계적 결합계수 K2을 갖는 압전 기판상에 형성되며, 버스바에 연결되어 서로 번갈아 배치된 복수개의 전극을 갖는 적어도 하나의 제1 IDT와, 전기기계적 결합계수 K²을 갖는 압전 기판상에 형성되며, 버스바에 연결되어 서로 번갈아 배치된 복수개의 전극을 갖는 적어도 하나의 제2 IDT 및 반사기를 포함하는 탄성 채널을 포함하여,

상기 제1 IDT 중 적어도 하나는 입력 IDT가 되도록 해당 버스바가 상기 입력단에 전기적으로 연결되며, 상기 제2 IDT 중 적어도 하나는 출력 IDT가 되도록 해당 버스바가 상기 출력단에 전기적으로 연결되며,

상기 복수의 IDT 중 적어도 하나는 1/K² 및 1/|κ|(K²은 기판의 전기기계적 결합계수이며, κ는 파장에 따른 반사계수)의 값보다 많은 수의 복수의 전극을 갖는 긴 IDT이며, 상기 긴 IDT 중 적어도 두 IDT는 동일한 채널 내에서 실질적으로 (n+1/2)*λ/2(n은 정수, λ는 통과 대역의 중심 주파수)와 동일한 포프셋을 갖고 서로 이웃하여 배치되는 것을 특징으로 하는 표면 탄성파 필터.
제1항에 있어서,

상기 긴 IDT 사이의 상기 오프셋은 개방 또는 금속화된 표면을 갖는 갭인 것 을 특징으로 하는 표면 탄성파 필터.
제1항에 있어서, 상기 긴 IDT 사이의 상기 오프셋은,

상기 긴 IDT 각각이 다른 긴 IDT와 대면하는 단부에 배치된 두 개의 짧은 추가 IDT부이며,

상기 짧은 IDT부는 인접한 IDT와 서로 다른 간격을 갖는 3 내지 10개의 전극을 갖는 것을 특징으로 하는 표면 탄성파 필터.
제3항에 있어서,

상기 짧은 IDT부의 전극은 연결된 긴 IDT의 전극 간격보다 작은 간격을 갖도록 배치된 것을 특징으로 하는 표면 탄성파 필터.
제3항에 있어서,

하나의 상기 긴 IDT에 인접한 짧은 IDT부의 전극 간격은 타 긴 IDT의 방향으로 갈수록 감소하고, 상기 타 긴 IDT에 연결된 짧은 IDT부의 전극 간격은 상기와 동일한 방향으로 갈수록 증가하는 것을 특징으로 하는 표면 탄성파 필터.
제5항에 있어서,

적어도 하나의 긴 IDT는 입력단에 연결되며, 상기 긴 IDT의 양측에 위치한 두 개의 IDT는 두 개의 출력단에 각각 연결되며,

상기 두 개의 출력단은 서로 반대의 위상을 갖는 신호를 출력하는 것을 특징으로 하는 표면 탄성파 필터.
제5항에 있어서,

상기 표면 탄성파 필터는 두 개의 탄성 채널을 가지며, 상기 탄성 채널은 동시에 비평형 입력 및 평형 출력을 생성하도록, 각 탄성 채널의 출력의 위상은 서로 반대인 것을 특징으로 하는 표면 탄성파 필터.
제5항에 있어서,

상기 입력 및 출력이 균형 신호인 것을 특징으로 하는 표면 탄성파 필터.
제8항에 있어서, 상기 표면 탄성파 필터는,

전기적으로 직렬 또는 병렬로 연결된 둘 이상의 탄성 채널을 포함하는 것을 특징으로 하는 표면 탄성파 필터.
제5항에 있어서, 상기 표면 탄성파 필터는,

순차적으로 배치된 세 개의 긴 IDT를 가지며, 일측에 위치한 IDT 중 하나의 IDT에 입력단이 연결되고, 타측의 IDT에 출력단이 연결되는 것을 특징으로 하는 표면 탄성파 필터.
제10항에 있어서,

상기 세 개의 긴 IDT 중, 중앙에 배치된 IDT는 개방되고 부하가 연결되지 않은 것을 특징으로 하는 표면 탄성파 필터.
제10항에 있어서,

상기 세 개의 긴 IDT 중, 중앙에 배치된 IDT는 스위치에 의해 개방되거나 그라운드에 연결되며,

상기 스위치가 "온"될 때 출력 신호가 -50 dB의 레벨로 억제되는 것을 특징으로 하는 표면 탄성파 필터.
제5항에 있어서, 상기 표면 탄성파 필터는,

순차적으로 배치된 세 개 이상의 긴 IDT를 가지며, 일측에 위치한 IDT에 입력단이 연결되고, 타측의 IDT에 출력단이 연결되며, 나머지 IDT는 부하가 연결되지 않는 것을 특징으로 하는 표면 탄성파 필터.
제1항 내지 제13항 중 어느 한 항에 있어서,

전기기계적 결합계수 K²과 파장에 따른 반사계수 κ는 실질적으로 K²=κ/π의 조건을 만족하는 것을 특징으로 하는 표면 탄성파 필터.