KR100629173B1 - Thin Film Transistor and Fabricating Method Thereof - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로서 투명기판과, 상기 투명기판 상의 소정 부분에 형성된 게이트전극과, 상기 투명기판 상에 상기 게이트전극을 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과, 상기 활성층의 양측에 형성되어 채널의 길이를 한정하는 오믹접촉층과, 상기 오믹접촉층 상에 상기 채널 쪽의 소정 부분이 노출되게 형성된 소오스 및 드레인전극을 구비한다.The present invention relates to a thin film transistor and a method of manufacturing the same, a transparent substrate, a gate electrode formed on a predetermined portion on the transparent substrate, a gate insulating film formed to cover the gate electrode on the transparent substrate, and the gate on the gate insulating film. An active layer formed on a portion corresponding to the electrode, an ohmic contact layer formed on both sides of the active layer to define a channel length, and a source and drain electrode formed to expose a predetermined portion of the channel side on the ohmic contact layer. do.

따라서, 오믹접촉층의 노출된 부분에 의해 소오스 및 드레인전극과 활성층 사이의 단차를 완만하게 하므로 표면의 평탄도를 향상시킬 수 있으며, 또한, 단 채널의 박막트랜지스터에서 소오스 및 드레인전극을 과도식각하므로 단락되는 것을 방지할 수 있다.Therefore, the flatness of the surface can be improved by smoothing the step between the source and drain electrodes and the active layer by the exposed portion of the ohmic contact layer. Also, the source and drain electrodes are excessively etched in the thin film transistor of the short channel. Short circuit can be prevented.

Description

박막트랜지스터 및 그의 제조방법{Thin Film Transistor and Fabricating Method Thereof} Thin film transistor and its manufacturing method {Thin Film Transistor and Fabricating Method Thereof}             

도 1a 내지 도 1d는 종래 기술에 따른 박막트랜지스터의 제조 공정도1a to 1d is a manufacturing process diagram of a thin film transistor according to the prior art

도 2는 본 발명에 따른 박막트랜지스터의 단면도2 is a cross-sectional view of a thin film transistor according to the present invention.

도 3a 내지 도 3d 본 발명에 따른 박막트랜지스터의 제조 공정도3a to 3d manufacturing process diagram of the thin film transistor according to the present invention

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

31 : 투명기판 33 : 게이트전극31: transparent substrate 33: gate electrode

35 : 게이트절연막 37 : 활성층35 gate insulating film 37 active layer

39 : 오믹접촉층 41, 43 : 소오스 및 드레인전극39: ohmic contact layer 41, 43: source and drain electrodes

45 : 포토레지스트 패턴 47 : 패시베이션층45 photoresist pattern 47 passivation layer

48 : 접촉홀 49 : 화소전극48 contact hole 49 pixel electrode

본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 균일한 채널 길이를 갖는 박막트랜지스터 및 그의 제조방법에 관한 것이다.The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor having a uniform channel length and a method of manufacturing the same.

액정표시장치는 게이트전극, 게이트절연막, 활성층, 오믹접촉층, 소오스 및 드레인전극을 포함하는 박막트랜지스터(Thin Film Transistor)가 형성된 하판과 칼라필터가 형성된 상판 사이에 주입된 액정으로 이루어진다. The liquid crystal display device includes a liquid crystal injected between a lower plate on which a thin film transistor including a gate electrode, a gate insulating layer, an active layer, an ohmic contact layer, a source and a drain electrode is formed, and an upper plate on which a color filter is formed.

도 1a 내지 도1c는 종래 기술에 따른 박막트랜지스터의 제조 공정도이다.1A to 1C are manufacturing process diagrams of a thin film transistor according to the prior art.

도 1a를 참조하면, 투명기판(11) 상에 스퍼터링(sputtering) 등의 방법으로 알루미늄 (Al) 또는 구리(Cu) 등을 증착하여 금속박막을 형성한다. 그리고, 금속박막을 습식 방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 투명기판(11) 상에 게이트전극(13)을 형성한다.Referring to FIG. 1A, a metal thin film is formed by depositing aluminum (Al), copper (Cu), or the like on the transparent substrate 11 by sputtering or the like. The metal thin film is patterned by a photolithography method including a wet method to form the gate electrode 13 on the transparent substrate 11.

도 1b를 참조하면, 투명기판(11) 상에 게이트전극(13)을 덮도록 게이트절연막(15), 활성층(17) 및 오믹접촉층(19)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 형성한다. Referring to FIG. 1B, the chemical vapor deposition (GCVD) of the gate insulating layer 15, the active layer 17, and the ohmic contact layer 19 is formed on the transparent substrate 11 to cover the gate electrode 13. It is formed sequentially by the method).

상기에서 게이트절연막(15)은 질화실리콘 또는 산화실리콘 등의 절연물질을 증착하여 형성하고, 활성층(17)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성된다. 또한, 오믹접촉층(19)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.The gate insulating layer 15 is formed by depositing an insulating material such as silicon nitride or silicon oxide, and the active layer 17 is formed of amorphous silicon or polycrystalline silicon that is not doped with impurities. In addition, the ohmic contact layer 19 is formed of amorphous silicon or polycrystalline silicon doped with N-type or P-type impurities at a high concentration.

오믹접촉층(19) 및 활성층(17)을 게이트전극(13)과 대응하는 부분에만 잔류되도록 이방성식각을 포함하는 포토리쏘그래피 방법으로 게이트절연막(15)이 노출되도록 패터닝한다.The ohmic contact layer 19 and the active layer 17 are patterned to expose the gate insulating layer 15 by a photolithography method including anisotropic etching so that only the portion corresponding to the gate electrode 13 remains.

도 1c를 참조하면, 게이트절연막(15) 상에 오믹접촉층(19)을 덮도록 CVD 방법 또는 스퍼터링 방법으로 몰리브덴(Mo)과 MoW, MoTa 및 MoNb 등의 몰리브덴 합금(Mo alloy)을 증착하여 금속 박막을 형성한다. 상기에서 오믹접촉층(19)과 금속 박막은 오믹 접촉을 이룬다. Referring to FIG. 1C, molybdenum (Mo) and molybdenum alloys such as MoW, MoTa, and MoNb may be deposited by a CVD method or a sputtering method so as to cover the ohmic contact layer 19 on the gate insulating layer 15. Form a thin film. The ohmic contact layer 19 and the metal thin film are in ohmic contact.

그리고, 금속 박막 상에 포토레지스트를 도포하고 노광 및 현상하여 게이트전극(13)의 양측과 대응하는 부분에 포토레지스트 패턴(25)을 형성한다. 포토레지스트 패턴(25)을 마스크로 사용하여 금속 박막을 오믹접촉층(19)이 노출되도록 습식 식각하고, 계속해서, 노출된 오믹접촉층(19)을 활성층(17)이 노출되도록 건식 식각한다. 이 때, 금속 박막의 식각되지 않고 잔류하는 부분은 소오스 및 드레인전극(21)(23)이 된다. 또한, 식각되지 않고 잔류하는 오믹접촉층(19) 사이의 게이트전극(13)과 대응하는 부분의 활성층(17)은 채널이 된다.Then, a photoresist is coated on the metal thin film, and the photoresist is exposed and developed to form photoresist patterns 25 on portions corresponding to both sides of the gate electrode 13. Using the photoresist pattern 25 as a mask, the metal thin film is wet etched to expose the ohmic contact layer 19, and then, the exposed ohmic contact layer 19 is dry etched to expose the active layer 17. At this time, the remaining portions of the metal thin film without etching become the source and drain electrodes 21 and 23. In addition, the gate electrode 13 between the ohmic contact layer 19 remaining unetched and the active layer 17 of the corresponding portion become a channel.

도 1d를 참조하면, 포토레지스트 패턴(25)을 제거한다. 그리고, 게이트절연층(15) 상에 소오스 및 드레인전극(21)(23)을 덮도록 패시베이션층(27)을 형성한다. 상기에서 패시베이션층(27)은 질화실리콘 또는 산화실리콘 등의 무기 절연물질, 또는, 아크릴(acryl)계 유기화합물, 테프론(Teflon), BCB(benzocyclobuten), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 또는 등의 유전 상수가 작은 유기 유기절연물질로 형성된다.Referring to FIG. 1D, the photoresist pattern 25 is removed. The passivation layer 27 is formed on the gate insulating layer 15 to cover the source and drain electrodes 21 and 23. The passivation layer 27 may be formed of an inorganic insulating material such as silicon nitride or silicon oxide, or an acrylic organic compound, Teflon, BCB (benzocyclobuten), cytotop, or perfluorocyclobutane (PFCB), or the like. It is formed of an organic organic insulating material having a small dielectric constant.

패시베이션층(27)을 포토리쏘그래피 방법으로 패터닝하여 드레인전극(23)을 노출시키는 접촉홀(28)을 형성한다. 패시베이션층(27) 상에 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 도전성 물질을 접촉홀(28)을 통해 드레인전극(23)과 접촉되게 증착하고 포토리쏘그래피 방법으로 패터닝하여 화소전극(29)을 형성한다. 상술한 바와 같이 종래 기술에 따른 박막트랜지스터는 금속 박막 상에 포토레지스트 패턴을 형성한 후 금속 박막을 습식 식각하여 소오스 및 드레인전극을 형성하고, 계속해서, 오믹접촉층을 활성층이 노출되도록 건식 식각한다. The passivation layer 27 is patterned by photolithography to form a contact hole 28 exposing the drain electrode 23. A transparent conductive material such as indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is formed on the passivation layer 27 through the contact hole 28. The pixel electrode 29 is formed by depositing to contact the drain electrode 23 and patterning the photolithography method. As described above, the thin film transistor according to the prior art forms a photoresist pattern on the metal thin film, wet-etches the metal thin film to form a source and a drain electrode, and subsequently dry-etches the ohmic contact layer to expose the active layer. .

그러나, 종래 기술에 따른 박막트랜지스터는 오믹접촉층에 의해 소오스 및 드레인전극과 활성층 사이의 단차가 크므로 표면의 평탄도가 저하되는 문제점이 있었다. 또한, 단 채널의 박막트랜지스터를 형성하는 경우에는 소오스 및 드레인전극을 패터닝하기 위한 포토레지스트 패턴의 간격이 좁아야 하는 데, 이는 금속 박막을 습식 식각할 때 발생되는 버블(bobble)이 식각을 방해하여 소오스 및 드레인전극이 단락되는 문제점이 있었다.However, the thin film transistor according to the prior art has a problem that the flatness of the surface is lowered because the step between the source and drain electrodes and the active layer is large due to the ohmic contact layer. In addition, in the case of forming a thin film transistor of a short channel, the interval between the photoresist patterns for patterning the source and drain electrodes must be narrow, which is caused by a bubble generated by wet etching of the metal thin film to prevent etching. There is a problem in that the source and drain electrodes are short-circuited.

따라서, 본 발명의 목적은 소오스 및 드레인전극과 오믹접촉층 사이에 단차를 발생시켜 표면의 평탄도를 향상시킬 수 있는 박막트랜지스터를 제공함에 있다.Accordingly, an object of the present invention is to provide a thin film transistor which can improve the flatness of the surface by generating a step between the source and drain electrodes and the ohmic contact layer.

본 발명의 다른 목적은 단 채널의 박막트랜지스터에서 소오스 및 드레인전극이 단락되는 것을 방지할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
Another object of the present invention is to provide a method of manufacturing a thin film transistor which can prevent the source and drain electrodes from being short-circuited in the short channel thin film transistor.

상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는 투명기판과, 상기 투명기판 상의 소정 부분에 형성된 게이트전극과, 상기 투명기판 상에 상기 게이트전극을 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과, 상기 활성층의 양측에 형성되어 채널의 길이를 한정하는 오믹접촉층과, 상기 오믹접촉층 상에 상기 채널 쪽의 소정 부분이 노출되게 형성된 소오스 및 드레인전극을 구비한다.A thin film transistor according to the present invention for achieving the above object is a transparent substrate, a gate electrode formed on a predetermined portion on the transparent substrate, a gate insulating film formed to cover the gate electrode on the transparent substrate, and the An active layer formed on a portion corresponding to the gate electrode, an ohmic contact layer formed on both sides of the active layer to define a channel length, and a source and drain electrode formed to expose a predetermined portion of the channel side on the ohmic contact layer. Equipped.

상기 다른 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 투명기판 상의 소정 부분에 게이트전극을 형성하는 공정과, 상기 투명기판 상에 상기 게이트전극을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과, 상기 오믹접촉층 및 활성층을 상기 게이트전극과 대응되는 부분에만 잔류되게 패터닝하는 공정과, 상기 게이트절연막 상에 상기 오믹접촉층을 덮도록 금속 박막을 형성하고 상기 금속 박막 상에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 금속 박막을 제 1 식각하여 소오스 및 드레인전극을 형성하고 상기 오믹접촉층의 상기 게이트전극과 대응하는 부분을 상기 활성층이 노출되게 제 2 식각하여 상기 소오스 및 드레인전극과 상기 오믹접촉층 사이에 단차를 발생하는 공정을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, the method including forming a gate electrode on a predetermined portion on a transparent substrate, a gate insulating layer, an active layer, and an ohmic contact layer to cover the gate electrode on the transparent substrate Forming a metal thin film so as to cover the ohmic contact layer on the gate insulating layer, and forming a metal thin film so as to cover the ohmic contact layer on the gate insulating layer. Forming a source and drain electrode by first etching the metal thin film using the photoresist pattern as a mask, and forming a source and drain electrode on the active layer; Second etching to expose the source and drain electrodes and the ohmic contact layer. In a step of generating a level difference.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2도는 본 발명에 따른 박막트랜지스터의 단면도이다.2 is a cross-sectional view of a thin film transistor according to the present invention.

본 발명에 따른 박막트랜지스터는 투명기판(31) 상의 소정 부분에 알루미늄(Al) 또는 구리(Cu)로 이루어진 게이트전극(33)이 형성되며, 투명기판(31) 상에 질화실리콘 또는 산화실리콘이 게이트전극(33)을 덮도록 증착되어 게이트절연막(35)이 형성된다.In the thin film transistor according to the present invention, a gate electrode 33 made of aluminum (Al) or copper (Cu) is formed on a predetermined portion on the transparent substrate 31, and silicon nitride or silicon oxide is gated on the transparent substrate 31. The gate insulating film 35 is formed to cover the electrode 33.

게이트절연막(35) 상의 게이트전극(33)과 대응하는 부분에 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 이루어진 활성층(37)이 형성된다. 그리고, 활성층(37) 상의 중간 부분을 제외한 양측 부분에 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 이루어진 오믹접촉층(39)이 형성된다.An active layer 37 made of amorphous silicon or polycrystalline silicon that is not doped with impurities is formed in a portion corresponding to the gate electrode 33 on the gate insulating film 35. Then, ohmic contact layers 39 made of amorphous silicon or polycrystalline silicon doped with N-type or P-type impurities at high concentrations are formed on both sides of the active layer 37 except for the middle portion.

오믹접촉층(39) 상에 크롬(Cr), 몰리브덴(Mo), 티타늄 또는 탄탈륨 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 이루어진 소오스 및 드레인전극(41)(43)이 형성된다. 상기에서 오믹접촉층(39)은 소오스 및 드레인전극(41)(43)과 오믹접촉을 이루는 것으로, 이 오믹접촉층(39) 사이의 활성층(37)은 트랜지스터의 채널이 된다. 그러므로, 트랜지스터의 채널 길이는 오믹접촉층(39)의 양끝 사이로 한정된다.The source and drain electrodes 41 and 43 made of a metal such as chromium (Cr), molybdenum (Mo), titanium or tantalum, or a molybdenum alloy (Mo alloy) such as MoW, MoTa or MoNb on the ohmic contact layer 39. ) Is formed. The ohmic contact layer 39 is in ohmic contact with the source and drain electrodes 41 and 43, and the active layer 37 between the ohmic contact layers 39 becomes a channel of the transistor. Therefore, the channel length of the transistor is limited between both ends of the ohmic contact layer 39.

상기에서 소오스 및 드레인전극(41)(43)은 채널 쪽에서 오믹접촉층(39)이 각각 소정 부분이 노출되게 형성된다. 즉, 오믹접촉층(39) 양끝 사이의 활성층(37)으로 한정되는 트랜지스터의 채널 길이가 3∼5㎛ 정도라면 오믹접촉층(39)은 각각 0.5∼1.5㎛ 정도의 폭으로 노출된다. 그러므로, 오믹접촉층(39)은 소오스 및 드레인전극(41)(43)과 활성층(37) 사이의 급격한 단차를 완화시킨다.In the above-described source and drain electrodes 41 and 43, the ohmic contact layer 39 is formed to expose a predetermined portion on the channel side. That is, when the channel length of the transistor defined by the active layer 37 between both ends of the ohmic contact layer 39 is about 3 to 5 μm, the ohmic contact layer 39 is exposed to a width of about 0.5 to 1.5 μm, respectively. Therefore, the ohmic contact layer 39 alleviates the abrupt step between the source and drain electrodes 41 and 43 and the active layer 37.

게이트절연막(35) 상에 상술한 구조를 덮도록 패시베이션층(47)이 형성된다. 상기에서 패시베이션층(47)은 산화실리콘 또는 질화실리콘 등의 무기절연물질이나, 또는 아크릴(acryl)계 유기화합물, 테프론(Teflon), BCB(benzocyclobutane), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유전 상수가 작은 유기 유기절연물질로 형성된다.The passivation layer 47 is formed on the gate insulating film 35 to cover the above-described structure. The passivation layer 47 may be an inorganic insulating material such as silicon oxide or silicon nitride, or an acrylic organic compound, Teflon, BCB (benzocyclobutane), cytope, or perfluorocyclobutane (PFCB). The dielectric constant of is formed of small organic organic insulating material.

패시베이션층(47)에 드레인전극(41)을 노출시키는 접촉홀(48)이 형성된다. 그리고, 패시베이션층(47) 상의 소정 부분에 접촉홀(48)을 통해 접촉되어 드레인전극(43)과 전기적으로 연결된 화소전극(49)이 형성된다. 상기에서 화소전극(49)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : ITO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성 물질로 형성된다.A contact hole 48 exposing the drain electrode 41 is formed in the passivation layer 47. In addition, a pixel electrode 49 is formed in contact with a predetermined portion on the passivation layer 47 through the contact hole 48 to be electrically connected to the drain electrode 43. The pixel electrode 49 is formed of a transparent conductive material such as indium tin oxide (ITO), tin oxide (ITO), or indium zinc oxide (IZO).

도 3a 내지 도3d는 본 발명에 따른 박막트랜지스터의 제조 공정도이다.3A to 3D are manufacturing process diagrams of a thin film transistor according to the present invention.

도 3a를 참조하면, 투명기판(31) 상에 스퍼터링(sputtering) 등의 방법으로 알루미늄(Al) 또는 구리(Cu) 등을 1500∼4000Å 정도의 두께로 증착하여 금속박막을 형성한다. 그리고, 금속박막을 습식 방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 투명기판(31) 상의 소정 부분에 게이트전극(33)을 형성한다.Referring to FIG. 3A, aluminum (Al), copper (Cu), or the like is deposited on the transparent substrate 31 by a sputtering method to form a metal thin film. The metal thin film is patterned by a photolithography method including a wet method to form a gate electrode 33 on a predetermined portion on the transparent substrate 31.

도 3b를 참조하면, 투명기판(31) 상에 게이트전극(33)을 덮도록 게이트절연막(35), 활성층(37) 및 오믹접촉층(39)을 CVD 방법으로 순차적으로 형성한다.Referring to FIG. 3B, the gate insulating layer 35, the active layer 37, and the ohmic contact layer 39 are sequentially formed on the transparent substrate 31 to cover the gate electrode 33.

상기에서 게이트절연막(35)을 질화실리콘 또는 산화실리콘 등의 절연물질을 3000∼5000Å 정도의 두께로 증착하여 형성하고, 활성층(37)을 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘을 1500∼2000Å 정도의 두께로 증착하여 형 성한다. 또한, 오믹접촉층(39)을 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘을 200∼500Å 정도의 두께로 증착하여 형성한다.The gate insulating film 35 is formed by depositing an insulating material such as silicon nitride or silicon oxide to a thickness of about 3000 to 5000 GPa, and the active layer 37 is about 1500 to 2000 GPa of amorphous silicon or polycrystalline silicon that is not doped with impurities. Formed by evaporation to the thickness of. In addition, the ohmic contact layer 39 is formed by depositing amorphous silicon or polycrystalline silicon doped with N-type or P-type impurities to a thickness of about 200 to 500 Å.

오믹접촉층(39) 및 활성층(37)을 게이트전극(33)과 대응하는 부분에만 잔류되도록 이방성식각을 포함하는 포토리쏘그래피 방법으로 패터닝한다.The ohmic contact layer 39 and the active layer 37 are patterned by a photolithography method including anisotropic etching so that only the portion corresponding to the gate electrode 33 remains.

도 3c를 참조하면, 게이트절연막(35) 상에 오믹접촉층(39)을 덮도록 몰리브덴(Mo)과 MoW, MoTa 및 MoNb 등의 몰리브덴 합금(Mo alloy)을 CVD 방법 또는 스퍼터링 방법으로 1000∼2000Å 정도의 두께로 증착하여 금속 박막을 형성한다. 상기에서 오믹접촉층(39)과 금속 박막은 오믹 접촉을 이룬다. Referring to FIG. 3C, molybdenum (Mo) and molybdenum alloys such as MoW, MoTa, and MoNb are coated with the CVD method or the sputtering method to cover the ohmic contact layer 39 on the gate insulating film 35. It is deposited to a thickness of about to form a metal thin film. In the above, the ohmic contact layer 39 and the metal thin film make ohmic contact.

그리고, 금속 박막 상에 포토레지스트를 도포하고 노광 및 현상하여 게이트전극(33)의 양측과 대응하는 부분에 포토레지스트 패턴(45)을 형성한다. Then, the photoresist is coated on the metal thin film, exposed to light, and developed to form the photoresist pattern 45 on portions corresponding to both sides of the gate electrode 33.

포토레지스트 패턴(45)을 마스크로 사용하여 금속 박막을 오믹접촉층(39)이 노출되도록 습식 식각하여 소오스 및 드레인전극(41)(43)을 형성한다. 그리고, 계속해서, 포토레지스트 패턴(45)을 마스크로 사용하여 오믹접촉층(39)의 노출된 부분을 활성층(37)이 노출되도록 건식 식각한다. 이 때, 오믹접촉층(39)은 포토레지스트 패턴(45)의 측면에 일치되게 식각되는 데, 식각되지 않고 잔류하는 오믹접촉층(39) 사이의 게이트전극(33)과 대응하는 부분의 활성층(37)은 채널이 된다.Using the photoresist pattern 45 as a mask, the metal thin film is wet-etched to expose the ohmic contact layer 39 to form source and drain electrodes 41 and 43. Subsequently, using the photoresist pattern 45 as a mask, dry etching of the exposed portion of the ohmic contact layer 39 is performed to expose the active layer 37. At this time, the ohmic contact layer 39 is etched to coincide with the side surface of the photoresist pattern 45, but the active layer of the portion corresponding to the gate electrode 33 between the remaining ohmic contact layer 39 without being etched ( 37) becomes a channel.

상기에서 소오스 및 드레인전극(41)(43)을 형성할 때 금속 박막을 과도 식각하여 오믹접촉층(39)을 포토레지스트 패턴(45)의 측면 보다 각각 0.5∼1.5㎛ 정도의 폭만큼 더 노출시킨다. 그러므로, 또한, 단 채널의 박막트랜지스터를 형성하는 경우에 포토레지스트 패턴(45)의 간격이 좁아도 금속 박막 식각시 발생되는 버블(bobble)에 의해 식각이 방해되는 것을 방지하여 소오스 및 드레인전극(41)(43)이 단락되는 것을 방지한다. 또한, 오믹접촉층(39)이 소오스 및 드레인전극(41)(43)에 의해 채널 쪽에 각각 0.5∼1.5㎛ 정도의 폭만큼 더 노출되므로 활성층(37)과 소오스 및 드레인전극(41)(43) 사이의 단차는 오믹접촉층(39)의 노출된 부분에 의해 완만하게 된다.When the source and drain electrodes 41 and 43 are formed, the metal thin film is excessively etched to expose the ohmic contact layer 39 by 0.5 to 1.5 탆 wider than the side surface of the photoresist pattern 45. . Therefore, in the case of forming the thin film transistor of the short channel, even if the interval of the photoresist pattern 45 is narrow, the source and drain electrodes 41 are prevented from being disturbed by the bubble generated during the metal thin film etching. 43 prevents the short circuit. In addition, since the ohmic contact layer 39 is further exposed to the channel side by the source and drain electrodes 41 and 43 by a width of about 0.5 to 1.5 μm, the active layer 37 and the source and drain electrodes 41 and 43, respectively. The step in between is smoothed by the exposed portion of the ohmic contact layer 39.

도 3d를 참조하면, 포토레지스트 패턴(45)을 제거한다. 그리고, 게이트절연층(35) 상에 소오스 및 드레인전극(41)(43)을 덮도록 패시베이션층(47)을 형성한다. 상기에서 패시베이션층(47)은 질화실리콘 또는 산화실리콘 등의 무기 절연물질, 또는, 아크릴(acryl)계 유기화합물, 테프론(Teflon), BCB(benzocyclobuten), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 또는 등의 유전 상수가 작은 유기 유기절연물질로 형성된다. 상기에서 활성층(37)과 소오스 및 드레인전극(41)(43) 사이의 단차가 오믹접촉층(39)에 의해 완만하게 되므로 패시베이션층(47) 표면의 평탄도도 증가된다.Referring to FIG. 3D, the photoresist pattern 45 is removed. The passivation layer 47 is formed on the gate insulating layer 35 to cover the source and drain electrodes 41 and 43. The passivation layer 47 may be an inorganic insulating material such as silicon nitride or silicon oxide, or an acrylic organic compound, Teflon, BCB (benzocyclobuten), cytotop, or perfluorocyclobutane (PFCB), or It is formed of an organic organic insulating material having a small dielectric constant. Since the step between the active layer 37 and the source and drain electrodes 41 and 43 is smoothed by the ohmic contact layer 39, the flatness of the surface of the passivation layer 47 is also increased.

패시베이션층(47)을 포토리쏘그래피 방법으로 패터닝하여 드레인전극(43)을 노출시키는 접촉홀(48)을 형성한다. 패시베이션층(47) 상에 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 도전성 물질을 접촉홀(48)을 통해 드레인전극(43)과 접촉되게 증착하고 포토리쏘그래피 방법으로 패터닝하여 화소전극(49)을 형성한다.The passivation layer 47 is patterned by photolithography to form the contact holes 48 exposing the drain electrode 43. A transparent conductive material such as indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is formed on the passivation layer 47 through the contact hole 48. The pixel electrode 49 is formed by depositing to contact the drain electrode 43 and patterning the photolithography method.

상술한 바와 같이 본 발명에 따른 박막트랜지스터는 동일한 포토레지스트 패턴을 사용하여 금속 박막을 습식 방법으로 과도 식각하여 소오스 및 드레인전극을 형성하고, 다시, 오믹접촉층을 건식 식각하여 오믹접촉층을 소정 폭 노출시키므로 소오스 및 드레인전극과 활성층 사이의 단차를 완만하게 한다.As described above, the thin film transistor according to the present invention uses the same photoresist pattern to excessively etch a metal thin film by a wet method to form a source and a drain electrode, and then dry-etch the ohmic contact layer to a predetermined width of the ohmic contact layer. The exposure makes the step between the source and drain electrodes and the active layer smooth.

따라서, 본 발명은 오믹접촉층의 노출된 부분에 의해 소오스 및 드레인전극과 활성층 사이의 단차를 완만하게 하므로 표면의 평탄도를 향상시킬 수 있으며, 또한, 단 채널의 박막트랜지스터에서 소오스 및 드레인전극을 과도식각하므로 단락되는 것을 방지할 수 있는 잇점이 있다.Accordingly, the present invention improves the flatness of the surface by smoothing the step between the source and drain electrodes and the active layer by the exposed portion of the ohmic contact layer, and also improves the source and drain electrodes in the short channel transistor. Overetching has the advantage of preventing short circuits.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (9)

투명기판과,Transparent substrate, 상기 투명기판 상의 소정 부분에 형성된 게이트전극과,A gate electrode formed on a predetermined portion on the transparent substrate; 상기 투명기판 상에 상기 게이트전극을 덮도록 형성된 게이트절연막과,A gate insulating film formed on the transparent substrate to cover the gate electrode; 상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과,An active layer formed on a portion of the gate insulating film that corresponds to the gate electrode; 상기 활성층의 양측에 형성되어 채널의 길이를 한정하는 오믹접촉층과,An ohmic contact layer formed on both sides of the active layer to define a length of the channel; 상기 오믹접촉층 상에 상기 채널 쪽의 소정 부분이 노출되게 형성된 소오스 및 드레인전극을 구비하는 박막트랜지스터.And a source and a drain electrode formed to expose a predetermined portion of the channel side on the ohmic contact layer. 제 1 항에 있어서, The method of claim 1, 상기 오믹접촉층이 0.5∼1.5㎛의 폭으로 노출되는 박막트랜지스터.A thin film transistor in which the ohmic contact layer is exposed to a width of 0.5 ~ 1.5㎛. 제 1항에 있어서,The method of claim 1, 상기 게이트절연막 상에 상기 소오스 및 드레인전극을 덮도록 형성된 패시베이션층과,A passivation layer formed on the gate insulating layer to cover the source and drain electrodes; 상기 패시베이션층에 드레인전극을 노출시키는 접촉홀과,A contact hole exposing a drain electrode in the passivation layer; 상기 패시베이션층 상에 상기 접촉홀을 통해 상기 드레인전극과 접촉되게 형성된 화소전극을 더 구비하는 박막트랜지스터.And a pixel electrode formed on the passivation layer to be in contact with the drain electrode through the contact hole. 투명기판의 상의 소정 부분에 게이트전극을 형성하는 공정과,Forming a gate electrode on a predetermined portion of the transparent substrate; 상기 투명기판 상에 상기 게이트전극을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과,Sequentially forming a gate insulating film, an active layer, and an ohmic contact layer on the transparent substrate to cover the gate electrode; 상기 오믹접촉층 및 활성층을 상기 게이트전극과 대응되는 부분에만 잔류되게 패터닝하는 공정과,Patterning the ohmic contact layer and the active layer so as to remain only in a portion corresponding to the gate electrode; 상기 게이트절연막 상에 상기 오믹접촉층을 덮도록 금속 박막을 형성하고 상기 금속 박막 상에 포토레지스트 패턴을 형성하는 공정과,Forming a metal thin film to cover the ohmic contact layer on the gate insulating film and forming a photoresist pattern on the metal thin film; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 금속 박막을 제 1 식각하여 소오스 및 드레인전극을 형성하고 상기 오믹접촉층의 상기 게이트전극과 대응하는 부분을 상기 활성층이 노출되게 제 2 식각하여 상기 소오스 및 드레인전극과 상기 오믹접촉층 사이에 단차를 발생하는 공정을 포함하는 박막트랜지스터의 제조방법.The metal thin film is first etched using the photoresist pattern as a mask to form a source and a drain electrode, and a portion of the ohmic contact layer corresponding to the gate electrode is secondly etched to expose the active layer. A method of manufacturing a thin film transistor comprising the step of generating a step between the electrode and the ohmic contact layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속 박막을 크롬(Cr), 몰리브덴(Mo), 티타늄 또는 탄탈륨 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 형성하는 박막트랜지스터의 제조방법.A method of manufacturing a thin film transistor, wherein the metal thin film is formed of a metal such as chromium (Cr), molybdenum (Mo), titanium, or tantalum, or a molybdenum alloy such as MoW, MoTa, or MoNb. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속 박막을 습식 방법으로 제 1 식각하는 박막트랜지스터의 제조방법.A method of manufacturing a thin film transistor for etching the first metal thin film by a wet method. 제 6 항에 있어서,The method of claim 6, 상기 금속 박막을 상기 포토레지스트 패턴의 측면 보다 각각 0.5∼1.5㎛ 정도의 폭만큼 더 노출되게 과도 식각하는 박막트랜지스터의 제조방법.And over-etching the metal thin film so as to expose each of the metal thin film by a width of about 0.5 to 1.5 μm more than the side surface of the photoresist pattern. 제 4 항에 있어서,The method of claim 4, wherein 상기 오믹접촉층을 건식 방법으로 제 2 식각하는 박막트랜지스터의 제조방법.And a second etching of the ohmic contact layer by a dry method. 제 4 항에 있어서,The method of claim 4, wherein 상기 게이트절연막 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하고 상기 패시베이션층을 패터닝하여 상기 드레인전극을 노출하는 접촉홀을 형성하는 공정과,Forming a passivation layer on the gate insulating layer to cover the source and drain electrodes, and patterning the passivation layer to form contact holes exposing the drain electrode; 상기 패시베이션층 상에 상기 접촉홀을 통해 상기 드레인전극과 접촉되는 화소전극을 형성하는 공정을 더 포함하는 박막트랜지스터의 제조방법.And forming a pixel electrode in contact with the drain electrode through the contact hole on the passivation layer.
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