KR100623588B1 - A I/O sense amp control signal generator for stable operation - Google Patents

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Abstract

본 발명은 온도나 공정 변화에 관계없이 안정적으로 동작하는 입출력센스앰프인에이블신호 생성장치를 구현하기 위한 것으로서, 이를 위한 위한 본 발명은 입출력센스앰프 제어신호 생성장치에 있어서, 제1입출력센스앰프인에이블신호와 어드레스플래그신호 및 하기의 출력부에서 생성되는 궤환신호를 입력으로 받아들여 제2출력노드신호를 생성하여 상기 어드레스플래그신호의 입력을 제어하는 제어부; 및 상기 제2출력노드신호와 상기 제1입출력센스앰프인에이블신호에 응답하여 제2입출력센스앰프인에이블신호를 생성하는 출력부를 구비하여 이루어진다.
The present invention provides a device for generating an input / output sense amplifier enable signal that operates stably regardless of temperature or process change. The present invention provides a first input / output sense amplifier for an input / output sense amplifier control signal generator. A control unit which receives the enable signal, the address flag signal, and the feedback signal generated by the output unit as an input, generates a second output node signal, and controls the input of the address flag signal; And an output unit configured to generate a second input / output sense amplifier enable signal in response to the second output node signal and the first input / output sense amplifier enable signal.

입출력센스앰프, 궤환신호, 어드레스플래그, 입출력센스앰프인에이블신호, 글리치I / O Sense Amplifier, Feedback Signal, Address Flag, I / O Sense Amplifier Enable Signal, Glitch

Description

안정적으로 동작하는 입출력센스앰프 제어신호 생성장치{A I/O sense amp control signal generator for stable operation} I / O sense amp control signal generator for stable operation             

도 1은 종래 기술에 따른 입출력센스앰프 제어신호 생성 회로도.1 is a circuit diagram of an input / output sense amplifier control signal according to the prior art.

도 2는 종래 기술에 따른 저주파에서의 동작 타이밍다이아그램.2 is an operation timing diagram at low frequency according to the prior art.

도 3은 종래 기술에 따른 고주파에서의 동작 타이밍다이아그램.3 is an operation timing diagram at a high frequency in accordance with the prior art.

도 4는 본 발명의 일실시예에 따른 입출력센스앰프 제어신호 생성 회로도.4 is a circuit diagram of an input / output sense amplifier control signal generation according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 동작 타이밍다이아그램.
5 is an operation timing diagram according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

41 : 제어부 41: control unit

42 : 래치부42: latch portion

43 : 출력부43: output unit

iosa0 : 제1입출력센스앰프인에이블신호iosa0: First input / output sense amplifier enable signal

iosa1 : 제2입출력센스앰프인에이블신호iosa1: Second input / output sense amplifier enable signal

a_flag : 어드레스플래그
a_flag: address flag

본 발명은 반도체집적회로에 관한 것으로서, 특히 고속 다이나믹램(DynamicRAM)에서 안정적으로 동작하는 입출력센스앰프(sense amplifier) 제어신호 생성장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to an input / output sense amplifier control signal generating apparatus that operates stably in a high speed dynamicRAM.

일반적으로, 고속으로 동작하는 메모리 소자에 있어서 클럭(clock)과 데이터(data) 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 인버터 지연시간을 통해서만 동기를 맞추는 것은 동작 주파수가 높아질수록 약간의 온도 및 공정변화에도 영향을 받는다.In general, in a high-speed memory device, synchronizing a clock and data or a skew between an external clock and an internal clock only through an inverter delay time may be performed by increasing the operating temperature at a slight temperature and It is also affected by process changes.

도 1은 종래 기술에 따른 입출력센스앰프 제어신호 생성 회로도이다.1 is a circuit diagram of an input / output sense amplifier control signal according to the prior art.

도 1을 참조하면, 상기 입출력센스앰프 제어신호 생성 회로는 어드레스플러그신호(a_flag)를 반전하여 제1출력노드(N11) 신호를 생성하는 제1인버터(INV11)와, 제1입출력센스앰프인에이블신호(iosa0)와 상기 제1출력노드(N11) 신호에 응답하여 제2출력노드신호(N12)를 생성하는 NAND게이트 ND11과, 상기 제2출력노드신호(N12)를 반전하여 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 제2인버터(INV12)로 이루어진다.Referring to FIG. 1, the input / output sense amplifier control signal generation circuit inverts the address plug signal a_flag to generate a first output node N11 and a first inverter INV11 and a first input / output sense amplifier enable. A second input / output sense amplifier inverting the NAND gate ND11 for generating a second output node signal N12 in response to the signal iosa0 and the first output node N11 signal, and the second output node signal N12 The second inverter INV12 generates the enable signal iosa1.

상기 어드레스플레그신호(a_flag)는 다수의 어드레스 입력신호를 조합하여 비트위스(bit-width)를 선택하는 플래그신호로서 입출력센스앰프를 온-오프(on-off)시킴으로서 비트위스를 선택한다. The address flag signal a_flag is a flag signal for selecting a bit-width by combining a plurality of address input signals, and selects a bit whistle by turning on / off an input / output sense amplifier.                         

도 2는 종래 기술에 따른 저주파에서의 동작 타이밍다이아그램이다.2 is an operation timing diagram at a low frequency according to the prior art.

도 3은 종래 기술에 따른 고주파에서의 동작 타이밍다이아그램이다.3 is an operation timing diagram at a high frequency in accordance with the prior art.

도 2의 타이밍다이아그램을 참조하여 입출력센스앰프인에이블신호 생성에 대해서 살펴본다.The generation of the input / output sense amplifier enable signal will be described with reference to the timing diagram of FIG. 2.

도 2의 타이밍다이아그램에서와 같이 상기 어드레스플래그신호(a_flag)가 로직 "로우"로 인가된 경우에만 상기 제1입출력센스앰프인에이블신호(iosa0)의 로직 "하이"가 상기 제2입출력센스앰프인에이블신호(iosa1)로 전달된다.As shown in the timing diagram of FIG. 2, the logic “high” of the first input / output sense amplifier enable signal iosa0 is applied to the second input / output sense amplifier only when the address flag signal a_flag is applied as a logic “low”. It is transmitted as an enable signal iosa1.

저주파에서는 상술한 바와 같이 상기 제1입출력센스앰프인에이블신호(iosa0)를 상기 어드레스플래그신호(a_flag)와 동기를 맞추어 상기 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 것이 가능하다.At the low frequency, as described above, the second input / output sense amplifier enable signal iosa1 may be generated by synchronizing the first input / output sense enable signal iosa0 with the address flag signal a_flag.

그러나, 도 3의 고주파에서의 종래기술에 따른 타이밍다이아그램을 살펴보면, 주파수가 높아지면서 상기 제1입출력센스앰프인에이블신호(iosa0)를 상기 어드레스플래그신호(a_flag)에 동기시키기가 어려워 오류를 일으키기가 쉽다.However, referring to the timing diagram according to the related art at the high frequency of FIG. 3, as the frequency increases, it is difficult to synchronize the first I / O sense enable signal iosa0 with the address flag signal a_flag, causing an error. Is easy.

입출력센스앰플를 인에이블시키기 위해서는 상기 제2입출력센스앰프인에이블신호(iosa1)의 펄스폭기 최소 1.5ns는 유지를 해 주어야 하는데 고주파에서는 펄스폭이 줄어들고 이전 상태에 의한 글리치(glitch)까지 발생한다.
In order to enable the input / output sense ampoule, a minimum pulse width of 1.5 ns of the second input / output sense amplifier enable signal iosa1 should be maintained.

본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 상기와 같이 이루어지는 본 발명은, 온도나 공정 변화에 관계없이 안정적으로 동작 하는 입출력센스앰프인에이블신호 생성장치를 구현하는데 그 목적이 있다.
The present invention is to solve the problems of the prior art as described above, the present invention made as described above, the object of the present invention is to implement an input / output sense amplifier enable signal generating device that operates stably regardless of temperature or process changes. have.

상기 목적을 달성하기 위한 본 발명은 입출력센스앰프 제어신호 생성장치에 있어서, 제1입출력센스앰프인에이블신호와 어드레스플래그신호 및 하기의 출력부에서 생성되는 궤환신호를 입력으로 받아들여 제2출력노드신호를 생성하여 상기 어드레스플래그신호의 입력을 제어하는 제어부; 및 상기 제2출력노드신호와 상기 제1입출력센스앰프인에이블신호에 응답하여 제2입출력센스앰프인에이블신호를 생성하는 출력부를 구비하여 이루어진다.According to an aspect of the present invention, there is provided an input / output sense amplifier control signal generating apparatus comprising: a first input / output sense amplifier enable signal, an address flag signal, and a feedback signal generated by an output unit as a second output node; A control unit generating a signal to control an input of the address flag signal; And an output unit configured to generate a second input / output sense amplifier enable signal in response to the second output node signal and the first input / output sense amplifier enable signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일실시예에 따른 입출력센스앰프 제어신호 생성 회로도이다.4 is a circuit diagram of an input / output sense amplifier control signal generation according to an embodiment of the present invention.

도 4를 참조하면, 상기 입출력센스앰프 제어신호 생성 회로는 제1입출력센스앰프인에이블신호(iosa0)와 어드레스플래그신호(a_flag) 및 하기의 출력부에서 생성되는 궤환신호(N44)를 입력으로 받아들여 제2출력노드신호(N42)를 생성하여 상기 어드레스플래그신호(a_flag)의 입력을 제어하는 제어부(41)와, 상기 제2출력노드신호(N42)와 상기 제1입출력센스앰프인에이블신호(iosa0)에 응답하여 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 출력부(43)로 이루어진다. Referring to FIG. 4, the input / output sense amplifier control signal generation circuit receives a first input / output sense amplifier enable signal iosa0, an address flag signal a_flag, and a feedback signal N44 generated by the following output unit as an input. A control unit 41 for generating a second output node signal N42 to control the input of the address flag signal a_flag, and the second output node signal N42 and the first input / output sense enable signal ( The output unit 43 generates a second input / output sense amplifier enable signal iosa1 in response to iosa0.                     

상기 제어부(41)는 상기 제1입출력센스앰프인에이블신호(iosa0)와 상기 어드레스플래그신호(a_flag)를 각각 게이트로 입력받아 소스-드레인 경로를 통해 공급전원과 제1출력노드(N41)사이의 경로를 열어주는 PMOS트랜지스터 PM41과 PM42와, 상기 어드레스플래그신호(a_flag)와 상기 궤환신호(N44)를 각각 게이트로 입력받아 소스-드레인 경로를 통해 접지전원과 상기 제1출력노드(N41)사이의 경로를 열어주는 NMOS트랜지스터 NM41과 NM42와, 상기 제1출력노드(N41) 신호를 반전 및 저장하는 래치부(42)로 이루어진다.The controller 41 receives the first input / output sense amplifier enable signal iosa0 and the address flag signal a_flag as a gate, respectively, between a power supply and a first output node N41 through a source-drain path. PMOS transistors PM41 and PM42 that open a path, and the address flag signal a_flag and the feedback signal N44 are respectively input to gates, and are connected between the ground power source and the first output node N41 through a source-drain path. NMOS transistors NM41 and NM42 for opening a path, and a latch unit 42 for inverting and storing the first output node N41 signal.

상기 래치부(42)는 상기 제1출력노드(N41)신호를 반전하여 상기 제2출력노드(N42)신호를 생성하는 제1인버터(INV41)와, 상기 제2출력노드(N42)신호를 반전하여 상기 제1출력노드(N41)신호를 생성하는 제2인버터(INV42)로 이루어진다.The latch unit 42 inverts the first inverter INV41 and the second output node N42 to invert the signal of the first output node N41 to generate the second output node N42. The second inverter INV42 generates the first output node N41 signal.

상기 출력부(43)는 상기 제2출력노드(N42)신호를 반전하여 제3출력노드신호(N43)를 생성하는 제3인버터(INV43)와, 상기 제1입출력센스앰프인에이블신호(iosa0)와 상기 제3출력노드(N43)신호에 응답하여 상기 궤환신호(N44)를 생성하는 NAND게이트 ND41과, 상기 궤환신호(N44)를 반전하여 상기 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 제4인버터(INV44)로 이루어진다.The output unit 43 may include a third inverter INV43 for inverting the second output node N42 signal to generate a third output node signal N43, and the first input / output sense amplifier enable signal iosa0. And a NAND gate ND41 for generating the feedback signal N44 in response to the third output node N43 signal, and the second input / output sense amplifier enable signal iosa1 by inverting the feedback signal N44. It consists of a fourth inverter (INV44).

도 5의 본 발명의 일실시예에 따른 입출력센스앰프 제어신호 생성 타이밍다이아그램과, 상술한 바와 같은 본 발명의 일실시예에 따른 그 구성을 참조하여 자세한 동작에 대하여 살펴본다.A detailed operation of the input / output sense amplifier control signal generation timing diagram of FIG. 5 and its configuration according to the embodiment of the present invention as described above will be described.

먼저, 상기 제어부(41)에서 상기 어드레스플래그신호(a_flag)와 상기 입출력 센스앰프인에이블신호(iosa0)의 타이밍을 맞추는 동작에 대해서 살펴본다.First, the operation of adjusting the timing of the address flag signal a_flag and the input / output sense amplifier enable signal iosa0 by the controller 41 will be described.

상기 어드레스플래그신호(a_flag)가 로직 "로우" 레벨로 떨어지고 상기 제1입출력센스앰프인에이블신호(iosa0)가 로직 "로우" 레벨로 되면 상기 제3출력노드신호(N43)가 로직 "하이" 레벨로 액티브되어, 상기 제1입출력센스앰프인에이블신호(iosa0)가 로직 "하이" 레벨로 액티브되면 상기 제2입출력센스앰프인에이블신호가 로직 "하이"레벨로 액티브된다.When the address flag signal a_flag falls to a logic "low" level and the first input / output sense amplifier enable signal iosa0 becomes a logic "low" level, the third output node signal N43 becomes a logic "high" level. When the first I / O sense enable signal iosa0 is activated to a logic "high" level, the second I / O sense enable signal is activated to a logic "high" level.

한편, 상기 제1입출력센스앰프인에이블신호(iosa0)가 로직 "로우" 레벨로 떨어지면 상기 궤환노드(N44) 신호가 로직 "하이" 레벨로 올라가고, 상기 궤환노드(N44)신호가 상기 NMOS트랜지스터 NM42로 궤환되어 상기 어드레스플래그신호(a_flag)가 로직 "하이" 레벨로 올라가면 상기 제3출력노드신호가 로직 "로우" 레벨로 떨어진다.On the other hand, when the first input / output sense amplifier enable signal iosa0 falls to a logic "low" level, the feedback node N44 rises to a logic "high" level, and the feedback node N44 signal reaches the NMOS transistor NM42. When the address flag signal a_flag is raised to a logic "high" level, the third output node signal drops to a logic "low" level.

상술한 바와 같이, 이전 단계의 제1입출력센스앰프인에이블신호(iosa0)에 의한 영향은 상기 래치부(42)를 통하여 그 오류 양상을 없앴을 있으며, 실제로 액티브된 펄스 폭은 궤환에 의해서 유지할 수 있다.As described above, the influence of the first input / output sense amplifier enable signal iosa0 of the previous step has been eliminated through the latch unit 42, and the pulse width actually activated can be maintained by feedback. have.

따라서, 인버터의 지연을 써서 타이밍을 맞추는 것이 아니라 온도나 공정 변화에 관계없이 일정하게 동작할 수 있는 회로이다.Therefore, instead of using the delay of the inverter to adjust the timing, the circuit can operate constantly regardless of temperature or process change.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명의 입출력센스앰프 제어신호 생성장치는 온도나 공정변화에 관계없이 동작의 안정성을 확보할 수 있으며, 고주파/저주파 모두에서 사용 가능하며 종래에 비해 제어의 용이성을 확보할 수 있는 효과가 있다.The input and output sense amplifier control signal generating device of the present invention as described above can ensure the stability of the operation regardless of temperature or process changes, can be used in both high and low frequencies, and can be easily controlled compared to the conventional It works.

Claims (4)

입출력센스앰프 제어신호 생성장치에 있어서, In the input / output sense amplifier control signal generator, 제1입출력센스앰프인에이블신호와 어드레스플래그신호 및 하기의 출력부에서 생성되는 궤환신호를 입력으로 받아들여 제2출력노드신호를 생성하여 상기 어드레스플래그신호의 입력을 제어하는 제어부; 및A control unit which receives a first input / output sense amplifier enable signal, an address flag signal, and a feedback signal generated by an output unit as an input, generates a second output node signal, and controls the input of the address flag signal; And 상기 제2출력노드신호와 상기 제1입출력센스앰프인에이블신호에 응답하여 제2입출력센스앰프인에이블신호를 생성하는 출력부An output unit configured to generate a second input / output sense amplifier enable signal in response to the second output node signal and the first input / output sense amplifier enable signal 를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.Input / output sense amplifier control signal generation device comprising a. 제1항에 있어서,The method of claim 1, 상기 제어부는,The control unit, 상기 제1입출력센스앰프인에이블신호와 상기 어드레스플래그신호를 각각 게이트로 입력받아 소스-드레인 경로를 통해 공급전원과 제1출력노드사이의 경로를 열어주는 제1 및 제2PMOS트랜지스터;First and second PMOS transistors receiving the first input / output sense enable signal and the address flag signal as gates to open a path between a supply power source and a first output node through a source-drain path; 상기 어드레스플래그신호와 상기 궤환신호를 각각 게이트로 입력받아 소스-드레인 경로를 통해 접지전원과 상기 제1출력노드사이의 경로를 열어주는 제1 및 제2NMOS트랜지스터; 및First and second NMOS transistors receiving the address flag signal and the feedback signal as gates to open a path between a ground power source and the first output node through a source-drain path; And 상기 제1출력노드신호를 반전 및 저장하는 래치부A latch unit for inverting and storing the first output node signal 를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.Input / output sense amplifier control signal generation device comprising a. 제2항에 있어서,The method of claim 2, 상기 래치부는,The latch unit, 상기 제1출력노드신호를 반전하여 상기 제2출력노드신호를 생성하는 제1인버터; 및A first inverter for inverting the first output node signal to generate the second output node signal; And 상기 제2출력노드신호를 반전하여 상기 제1출력노드신호를 생성하는 제2인버터A second inverter for inverting the second output node signal to generate the first output node signal 를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.Input / output sense amplifier control signal generation device comprising a. 제3항에 있어서,The method of claim 3, 상기 출력부는,The output unit, 상기 제2출력노드신호를 반전하여 제3출력노드신호를 생성하는 제3인버터;A third inverter for inverting the second output node signal to generate a third output node signal; 상기 제1입출력센스앰프인에이블신호와 상기 제3출력노드신호에 응답하여 상기 궤환신호를 생성하는 NAND게이트; 및A NAND gate generating the feedback signal in response to the first input / output sense amplifier enable signal and the third output node signal; And 상기 궤환신호를 반전하여 상기 제2입출력센스앰프인에이블신호를 생성하는 제4인버터A fourth inverter for inverting the feedback signal to generate the second input / output sense amplifier enable signal 를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.Input / output sense amplifier control signal generation device comprising a.
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