KR100622618B1 - 고속 데이터 레이트의 측대역 통신채널을 갖는 케이블 텔레비전의 리턴 링크 시스템 - Google Patents

Abstract

사용자와 헤드 엔드 시스템 사이에 전용의, 고속의, 양방향의, 포인트 투 포인트 접속(point to point connection)을 제공하는 케이블 텔레비전(CATV) 디지털 리턴 링크 시스템이 개시된다. CATV 디지털 리턴 링크 시스템은 광섬유 케이블의 네트워크를 통해 서로 연결되는 헤드 엔드 허브, 중간 허브들 및 리턴 경로 송신기들을 포함한다. 리턴 경로 송신기들은 로컬 CATV 서브트리(subtree)를 통해 상대적으로 많은 수의 사용자들에게 각각 연결된다. 케이블 모뎀에서부터의 신호들은 헤드 엔드로의 전송을 위해 로컬 CATV 서브트리를 통해 리턴 경로 송신기들로 전송된다. 다수의 사용자들은 리턴 경로 송신기에 개별적으로 그리고 직접적으로 연결된다. 이들 직접 연결된 사용자들로부터의 데이터는 서브트리에서의 RF 데이터와 연계되어 광섬유 네트워크를 통해 헤드 엔드로 전송된다. 이와 유사하게, 헤드 엔드로부터 이들 직접 연결된 사용자들로의 데이터는 디지털 리턴 링크 시스템을 사용하여 포워드 경로 방향으로 전송된다.

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Description

고속 데이터 레이트의 측대역 통신채널을 갖는 케이블 텔레비전의 리턴 링크 시스템{Cable Television Return Link System With High Data-Rate Side-Band Communication Channels}

본 출원은 2002년 1월 14일자로 출원된 상기 제목의 미국가출원번호 제60/348,775호의 우선권을 주장한다. 또한, 본 출원은 1999년 12월 13일 자로 출원된 미국가출원번호 제60/170,413호에 대한 우선권을 주장하는, 2000년 12월 12일자로 출원된 "케이블 텔레비전 시스템의 리턴 경로상에 데이터 전송을 위한 시스템 및 방법"이란 제목의 미국특허출원번호 제09/735,710호의 일부계속출원이다. 이들 특허출원은 참조문헌으로 본 명세서에 합체되어 있다.

본 발명은 주로 텔레비전의 다운스트림 전송 및 데이터 신호용으로 설계된 네트워크를 통한 업스트림 데이터 통신에 관한 것으로, 특히 하나 이상의 아날로그 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 광매체로 전송하며, 그런 후 정확하게 하나 이상의 아날로그 신호들로 재생하는 시스템 및 방법에 관한 것이다. 또한, 본 발명은 전송되기 전에 디지털로 변환된 아날로그 신호와 조합되는 디지털 보수(digital maintenance) 및 통신 신호(예를 들어, 이더넷(Ethernet) 신호)를 생성하는데 관한 것이다.

기본 CATV 시스템 구조. 케이블 텔레비전 시스템(CATV)은 초기에는 멀리 떨어져 있는 공동체들(communities)이 언덕에 수신기를 두고 동축케이블과 증폭기를 사용하여 수신된 신호를 신호 수신이 불량한 도시에 분배하도록 사용되었다. 이들 초기 시스템들은 신호를 안테나로부터 "헤드엔드(head end)"로 가져와서 이 지점으로부터 신호를 밖으로 분배하였다. 상기 목적은 공동체 도처에 텔레비전 채널을 분배하기 위한 것이었으므로, 시스템들은 일방향으로 설계되었고 가입자로부터 헤드엔드까지 다시 정보를 취할 수 있는 능력을 갖지는 않았다.

시간이 지나서, 기본 시스템 하부구조는 약간 신규한 구성요소들의 추가로 양방향 동작을 하도록 될 수 있음을 알게되었다. 양방향 CATV는 수년 동안 일부 지방에서 제작한 비디오 프로그래밍을 정규 텔레비전 채널과 호환가능한 반송파 주파수(carrier frequency)로 업컨버트(upconvert)될 수 있는 헤드엔드로 다시 보내는데 사용되었다.

오늘날 CATV 시스템에 대한 정의는 헤드엔드로부터 가입자로의 통상적인 방송방향을 "포워드 경로(forward path)"라 하고, 가입자로부터 다시 헤드엔드로의 방향을 "리턴 경로(return path)"라고 한다. 오늘날 존재하는 대부분의 리턴 경로 기술에 대한 좋은 개관은 도날드 라스킨(Donald Raskin) 및 딘 스톤백(Dean Stoneback)이 쓴 하이브리드 광섬유 동축 케이블용 리턴 시스템(Return System for Hybrid Fiber Coax Cable TV Networks)라는 제목의 책에 나와있으며, 상기 문헌은 배경정보로서 본 명세서에 참조문헌으로 합체되어 있다.

한가지 추가적인 새로운 것이 과거 10년 내내 CATV 산업 전체에 걸쳐 만연되었다. 그것은 단일모드 광섬유를 통해 동작하는 아날로그 광섬유 송신기 및 수신기의 도입이다. 이들 광링크들(optical links)은 대부분의 CATV 시스템의 본래 트리 (tree) 및 브랜치(branch) 구조를 깨뜨리고 광동축 혼합망(Hybrid Fiber/Coax)이라고 하는 구조로 대치하는데 사용되어왔다. 이러한 접근에서, 광섬유들은 시스템의 헤드엔드를 이웃한 노드(node)에 연결시키고, 그런 후 동축케이블은 이웃한 노드로부터 소규모 지역사회의 가정, 회사등으로 신호를 분배하는데 사용된다. 리턴 경로 광섬유는 일반적으로 포워드 경로 광섬유와 동일한 케이블에 위치되므로 리턴 신호는 포워드 경로와 동일한 이점을 가질 수 있다.

HFC는 여러가지 장점을 제공한다. 신호전송경로의 적어도 일부에 대한 광섬유의 사용은 결과적으로 생성된 시스템을 더욱 신뢰할 수 있게 하고 신호 품질을 향상시키게 한다. 하이브리드 시스템에서의 실패는 종종 종래 트리 및 브랜치 동축 시스템에서 보다 재난이 덜 한데, 이는 대부분의 실패가 하나의 서브트리(subtree)나 이웃에만 영향을 끼치기 때문이다.

CATV 리턴 경로는 가정, 회사 및 다른 사용자 위치로부터 헤드엔드로의 데이터 신호를 전송할 수 있는 능력으로 인해 과거 수년에 걸쳐 훨씬 더 중요해져왔고, 이에 의해 일반적인 전화모뎀으로 가능한 속도보다 훨씬 더 높은 데이터 속도로 인터넷 트래픽(Internet traffic)이 가정 안밖으로 흐르게 할 수 있다. 소위 이들 케이블 모뎀계열의 시스템에 대한 속도는 전화계열의 데이터 전송과 관련된 28.8Kb/s 내지 56Kb/s 속도와는 반대로 일반적으로 약 1Mb/s 이상이다. CATV 계열의 인터넷 접속은 일반적으로 시간에 기초한 사용요금이 아닌 월기준으로 판매되며, 따라서 사람들은 하루 24시간, 주 7일 인터넷 연결을 할 수 있다.

이러한 진보된 서비스의 출현으로, (포워드 경로를 사용하여) 도시 위원회 회의 비디오 신호를 전송하도록 설계된 물리적 CATV 장치를 사용하여, 수천명은 아니지만, 수백명의 사용자에게 (포워드 경로 및 리턴 경로 모두를 사용하여) 동시에 고속의 인터넷 접속을 제공하는데 있어 많은 문제들이 또한 발생한다. 이러한 문제들은 일반적으로 하기에 기술되는 리턴 경로 링크와 관련된다.

취합문제. 경제적으로, CATV 리턴 경로 기술에서 발생하는 주요 문제는 리턴 경로 신호가 취합되는 것을 필요로 한다는 것이며, 이는 많은 사용자들로부터 신호들이 조합된 신호들로 합해지는 것을 의미한다. 그런 후, 조합된 신호는 헤드엔드에서 장비에 의해 처리된다. 리턴 신호들은 합해지는데, 왜냐하면 다중 주파수의 무선주파수(RF) 포맷으로부터의 리턴 경로 신호를 인터넷용의 디지털 패킷으로의 처리는 케이블 모뎀 종단시스템(CMTS, cable modem termiation system)이라고 하는 고가의 디바이스(device)의 사용을 필요로 하기 때문이다. 이 장비는 리턴 신호들 중 하나만 또는 한쌍만을 처리하는 것을 토대로 현재 비용이 정당하게 될 수 없을 정도로 너무 비싸다. 많은 사용자들의 리턴 신호들을 취합함으로써, 고비용의 CMTS는 CTMS의 사용이 경제적으로 적절하도록 사용자들에게 충분히 퍼져있다.

취합은 광섬유의 효율적인 사용을 하게 하므로 또한 중요하다. 대부분의 HFC 시스템은 단지 각각의 이웃에 대해 작은 수의 광섬유만을 제공하고, 따라서, 이들 시스템들은 개개의 광섬유에 각각의 리턴 신호를 제공할 정도 충분한 광섬유를 갖지 못한다. 취합은 수많은 리턴 신호들이 하나의 광섬유에 의해 위치되고 전송되게 하며, 기존의 광섬유 장치의 효율적인 사용을 가능하게 한다.

개개의 사용자들의 리턴 신호로부터 여러가지 RF 레벨의 신호들을 단순히 조합함으로서 행해질 때, 취합은 시스템에 대해 신호 대 잡음(SNR)의 감쇄가 발생한다. SNR은 헤드엔드에 수신된 RF 신호가 오류없는(error free) 디지털 데이터로 신뢰가능하게 처리되도록 소정 레벨 이상으로 유지되어야만 한다.

진입문제. "진입(ingress)"으로 알려진 문제는 종종 많은 RF 신호들의 취합에 의해 더 악화되게 된다. 용어 "진입"은 잡음이 리턴 경로 신호에 들어가는 것을 말한다. 일반적으로 CATV 시스템의 리턴 경로에 들어가는 잡음신호는 예측불가능한 주파수 및 세기가 된다. 포워드 경로에서, 모든 신호들은 헤드엔드에서 발생하고 이러한 하나의 위치는 제어되며, 따라서 잡음이 들어가는 것을 최소화하기 위해 잘 관리될 수 있다. 한편, 리턴 경로는 많은 입력지점(일반적으로 가정 및 회사당 하나 이상)을 가지고, 리턴 경로는 지리적 영역으로부터 하나의 동축케이블상으로의 모든 입력들을 취합함으로써 동작된다. 예를 들어, 수백명의 사용자들이 하나의 동축케이블에 연결된 있는 시스템을 생각해보자. 사용자들 중 99명은 낮은 레벨의 결합된 잡음을 갖는 케이블 모뎀을 통해 유효한 인터넷 트래픽(즉, 리턴 경로 신호)을 제출할 수 있는 반면에, 한 사용자는 아마츄어 무선 송신기 또는 텔레비전 또는 개인용 컴퓨터와 결합된 잡음이 리턴 경로에 결합되게 초래하는 잘못된 배선(wiring)을 가질 수 있다. 이것이 진입이고 99명의 다른 모범적인 사용자들에 대해 데이터 손실을 발생시킬 수 있다.

합산 또는 취합처리가 또한 진입에 적용된다. 따라서 진입의 어느 한 지점 이 하나의 시스템 고장을 야기하는 지점일 필요는 없으며, 오히려 다수의 다른 가입자들이 시스템의 신호 대 잡음비(SNR)를 감쇄시키는 잡음의 일부분의 소스일 수 있다.

링크 감쇄(Link degradation) 문제. 아날로그 광섬유 리턴 경로 링크는 또 다른 문제를 겪게된다. 링크는 거리와 커넥터(connector) 문제로 감쇄된다. 이는 커넥터와 슬라이스(splice) 인터페이스에서의 불완전성 및 거리내내 광섬유에서의 후방산란에 기인한다. 커넥터와 접속 문제는 레이저 상대세기잡음(RIN; Relative Intensity Noise)에 감쇄를 야기하고, 후방산란을 포함한 이 모든 현상들은 수신기에 도착한 광이 광섬유를 따라 다른 거리로 이동하게 하며, 따라서 도착한 광들 중 일부는 송신된 RF 신호의 위상에서 벗어날 수 있다. 모든 경우에, 하이브리드 광섬유 동축 케이블 TV 네트워크용 리턴 시스템에서 언급한 바와 같이, 링크의 SNR은 거리에 따라 감쇄된다. 링크 감쇄는 또한 리턴 경로 링크가 이동하는 외부 환경과 관련된 상당한 온도 변화 뿐만 아니라, 예를 들어, 폴(poles)의 꼭대기에서 장비의 설치동안 설치자에 의해 리턴 경로 링크 장비의 거칠은 조작에 의해 발생할 수 있다.

도 1은 종래 아날로그 리턴 경로 광섬유 링크를 사용하는 종래 기술의 케이블 텔레비전 시스템(100)의 블록도이다. 도 1에서 시스템은 일반적으로 1999년 산업표준에 따르며, 상술한 진입 및 링크 감쇄문제에 취약하다. 시스템의 각 서브트리(102)는 인터넷 접속을 위한 가입자에 의해 사용된 케이블 모뎀(108)에 결합되는 동축케이블(106)로 구성된다. 동축케이블(106)은 또한 본 설명과는 무관한 셋톱박스와 다른 장비에 결합된다. 각 서브트리(102)의 동축케이블(106)은 적어도 하나의 포워드 경로 광섬유(110)와 적어도 하나의 리턴 경로 광섬유(112)에 결합된다. 추가적인 광케이블(미도시)이 텔레비전 프로그래밍의 포워드 경로 송신을 위해 사용될 수 있다. 광전자 트랜시버(opticalelectronic transiver)(114)는 동축케이블(106)을 광섬유(110,112)에 결합시키는 데이터 경로를 제공한다.

결합된 신호레벨을 갖는 RF 입력신호는 광전자 트랜시버(114)의 송신기 부분에 전송되며, 상기 광전자 트랜시버(114)는 차례로 어떻게 설정되는지에 따라 신호레벨을 증가시키거나 약하게 한다. 그런 후, 상기 입력신호는 진폭변조되고 레이저 다이오드(122)에 의해 진폭변조된 광신호로 변환된다. 패브리 패롯(FP) 레이저와 분산귀환방식(distributed feedback, DFB) 레이저 모두가 이 적용에 사용될 수 있다. DFB 레이저는 광분리기(optical isolator)와 결합하여 사용되고 FP 레이저를 통해 신호 대 잡음 비를 향상시켰으나, 상당한 비용이 든다. 다수의 리턴을 취합할 때 향상된 SNR이 더 양호한 시스템 성능을 허용하므로, DFB 레이저가 바람직하다.

레이저 다이오드(122)로부터의 레이저 출력광은 신호를, 일반적으로 헤드엔드 시스템(132)에 위치된, 광수신기(130)에 전달하는 단일 모드 광섬유(즉, 리턴 경로 광섬유(122))에 결합된다. 광수신기(130)는 진폭 변조된 광신호를 다시 RF 신호로 변환시킨다. 때때로 수동 출력 진폭조절장치가 광수신기에 의해 생성된 출력의 신호레벨을 조절하도록 제공된다. 헤드엔드 시스템(132)에 있는 케이블 모뎀 종단시스템(CMTS)(134)은 복원된 RF 신호를 수신하고 복조하여 가입자에 의해 전송된 리터 경로 데이터 신호를 복원한다.

도 2 및 도 3은 종래 기술의 리턴 경로 링크의 송신기(150) 및 수신기(170)를 도시한 것이다. 송신기(150)는 아날로그-디지털 변환기(ADC)(152)를 사용하여 동축케이블(106)로부터 수신된 RF 신호를 디지털화한다. ADC(152)는 국소적인, 저잡음 클럭 발생기(clock generator)(156)에 의해 생성된 수신기의 샘플클럭(sample clock)(153)의 각 주기동안 10비트 샘플값을 생성한다. ADC(152)로부터 나온 출력은 시리얼라이저(serializer)(154)에 의해 일련의 데이터 스트림으로 변환된다. 시리얼라이저(154)는 전송되는 데이터의 양을 25퍼센트 정도 증가시키는 표준 8B/10B 맵핑(mapping)(즉, 비트값 밸런스 맵핑)을 사용하여 데이터를 부호화한다. 이러한 부호화(encoding)는 샘플값의 10비트 한도(boundarie)에 한정되어 있는 것이 아니라, 오히려 100비트를 사용하여 부호화되는 각각 8개의 샘플 세트(80 비트)의 한도에 한정된다.

샘플클럭이 100MHz의 속도로 동작하면, 시리얼라이저(154)의 출력부분은 125MHz의 심볼 클럭(symbol clock)에 의해 구동되고, 데이터 비트들을 1.25Gb/s의 속도로 광섬유 송신기(158, 159)로 출력시킨다. 광섬유 송신기(158, 159)는 전기신호 1과 0비트를 광신호 1과 0비트로 변환시키고, 그런 후 상기 광신호는 광섬유(160)로 전송된다. 광섬유 송신기는 레이저 다이오드 드라이버(158)와 레이저 다이오드(159)를 포함한다.

광섬유(160)의 수신 단부에 있는 수신기(170)는 상기 광섬유(160)를 통해 전송된 광신호 1과 0비트를 수신하고 상기 광신호를 대응하는 전기신호 1과 0비트로 변환시키는 광섬유 수신기(172, 174)를 포함한다. 이 일련의 비트 스트림(bit stream)은 디시리얼라이저(deserializer) 회로(178)에 전해진다. 클럭 복원회로(176)는 들어오는 데이터로부터 1.25GHz 비트 클럭을 복원하고 또한 수신된 1.25GHz 비트 클럭과 함께 동기화되는 100MHz 클럭을 생성한다.

수신된 1.25GHz 비트 클럭은 디시리얼라이저 회로(178)에 의해 수신된 데이터에서 클럭하는데 사용되고, 100MHz 클럭은 헤드엔드 시스템의 노드(182)상에 있는 10비트 데이터 값을 아날로그 전압 신호로 변환시키는 디지털-아날로그 변환기(180)를 구동시키는데 사용된다. 이런 식으로, 동축 케이블(106)로부터의 RF 신호가 헤드엔드 시스템의 노드(182)상에서 재생된다.

본 발명의 한 실시예는 사용자와 헤드 엔드 시스템 사이에 전용의, 고속의, 양방향의, 포인트 투 포인트 연결을 제공하는 케이블 텔레비전(CATV) 디지털 리턴 링크 시스템이다. 특정의 한 실시예에 있어서, CATV 디지털 리턴 링크 시스템은 광섬유 케이블 네트워크를 통해 서로 연결되는 리턴 경로 송신기들, 중간 허브들 및 헤드 엔드 허브를 포함한다. 리턴 경로 송신기들은 각기 로컬 CATV 서브트리를 통해 상대적으로 많은 수의 사용자들에게 연결된다. 케이블 모뎀에서의 신호들은 헤드 엔드로의 전송을 위해 로컬 CARV 서브트리를 통해 리턴 경로 송신기들로 전송된다. 또한, 상대적으로 적은 수의 사용자들이 광섬유 케이블, CAT-5 케이블들 또는 무선 통신 채널을 통해 리턴 경로 송신기들로 개별적으로 그리고 직접 연결된다. 이들 직접 연결된 사용자들로부터의 데이터는 서브트리로부터의 RF 데이터와 연계되어 광섬유 케이블 네트워크를 통해 헤드 엔드로 전송된다. 이와 유사하게, 이들 직접 연결된 사용자로부터의 데이터는 디지털 리턴 링크 시스템을 사용하여 포워드 경로 방향으로 전송된다.

한 특정 실시예에서, 사용자와 헤드 엔드 시스템 리턴 경로 송신기 사이의 전용의, 고속의, 양방향의, 포인트 투 포인트 연결이 포인트 투 포인트 이더넷 접속으로서 구현된다. 본 실시예에 있어서, 리턴 경로 송신기는 사용자로부터의 신호들 및 데이터를 수신하도록 구성되는 RF 신호 수신기 및 이더넷 데이터 수신기를 포함한다. 구체적으로 말하자면, RF 신호 수신기는 로컬 서브트리로부터 디지털 데이터 샘플들의 스트림으로의 아날로그 RF 데이터 신호를 수신하고, 이더넷 데이터 수신기는 직접 연결을 통해 사용자들로부터 이더넷 데이터를 수신한다. 그 다음, 디지털 RF 데이터 샘플들 및 이더넷 데이터는 결합되어 RF 데이터 및 이더넷 데이터를 저장하기 위한 기정의된 포맷을 갖는 데이터 프레임의 스트림을 형성한다. 리턴 경로 송신기는 데이터 프레임들을 직렬화하는 광전자 송신기들 및 회로들을 더욱 포함하고, 이로부터의 광신호를 광섬유 네트워크를 통한 헤드 엔드로의 전송을 위해 생성시킨다. 리턴 경로 송신기는 광섬유 네트워크로부터의 다른 광신호를 수신하도록 구성된 광전자수신기 및 광신호로부터의 "다운스트림" 또는 "포워드 경로" 이더넷 데이터를 복원하도록 구성된 회로를 더욱 포함한다. 복원된 이더넷 데이터는 직접 연결된 사용자들로 전송된다.

본 발명의 다른 실시예에 있어서, 리턴 경로 송신기는 다중 서브트리들로부터 RF 신호들을 수신하고 다중 사용자들에게 다중 직접 연결을 제공하도록 구성된다. 본 실시예에서, 리턴 경로 송신기들은 RF 데이터를 (합산 또는 다른 것을 통 해) 결합하고, RF 데이터를 전송하기 위해 고정 길이 데이터 프레임들을 생성한다. 이더넷 데이터는 각 데이터 프레임의 소정 위치로 삽입된다. 일부 실시예에 있어서, 이더넷 데이터를 포함하는 데이터 프레임들은 RF 데이터를 포함하는 데이터 프레임들과 인터리브되고, 그 결과로 생기는 데이터 프레임들은 헤드 엔드로 전송될 광신호들로 직렬화되고 변경된다.

본 발명의 또다른 실시예에 있어서, RF 데이터를 포함하는 데이터 스트림 및 이더넷 데이터를 포함하는 데이터 스트림은 이들이 광신호로 변환되기 전에 결합되거나 인터리브되지 않는다. 오히려, RF 데이터를 포함하는 데이터 스트림 및 이더넷 데이터를 포함하는 데이터 스트림들은 헤드 엔드로의 전송을 위해 다른 파장의 광신호들로 변환된다.

본 발명에 따르면, CATV 리턴 링크 시스템의 헤드 엔드는 CATV 리턴 링크 시스템의 한 리턴 경로 송신기를 위해 각각 구성되는 다중 트랜시버 카드를 포함한다. RF 데이터 및 이더넷 데이터를 전송하는 광신호들은 트랜시버 카드들로 제공되고, 상기 트랜시버 카드들은 광신호들로부터 RF 데이터 및 이더넷 데이터를 복원한다. 트랜시버 카드들은 외부 소스(예컨대, 라우터, 스위치 또는 컴퓨터 시스템)로부터 이더넷 데이터를 또한 수신하고, 데이터를 리턴 경로 송신기로의 전송을 위한 광신호 신호들로 변환한다.

본 발명의 한 장점은 특정 지역에서 고속 데이터 연결을 요구하는 사용자들에게 개별 고속 연결을 제공할 수 있는 한편 상기 지역의 나머지 사용자들은 RF 리턴 경로에 의해 다루어질 수 있다는 것이다.

본 발명의 또다른 장점은 낮은 설치 비용이다. 미국의 대부분의 영역에서, 리턴 경로 송신기가 설치될 수 있는 노드와 사용자 간의 길이는 200m 이하이다. 따라서, 대부분의 경우에 있어서, 최대 200m의 광섬유/CAT-5 케이블이 사용자 및 리턴 경로 송신기 사이에 놓여질 필요가 있다.

본 발명의 또다른 장점은 리턴 경로 송신기들에서의 이더넷 데이터가 헤드 엔드로 깨끗하게 전송된다는 것이다. 그리하여, 리턴 링크 시스템에 의해 처리되어야할 분쟁 또는 다른 프로토콜 문제가 없다.

본 발명의 다른 태양 및 이점은, 첨부도면과 결부하여 취해질 때, 하기의 명세서와 특허청구범위으로부터 더욱 쉽게 이해된다.

도 1은 종래 기술의 아날로그 리턴 경로 링크 시스템의 블록도이다;

도 2 및 도 3은 각각 종래 기술의 디지털 리턴 경로 링크 시스템의 송신기와 수신기의 대한 블록도이다;

도 4a는 본 발명의 일 실시예에 따른 디지털 리턴 경로 링크 시스템의 듀얼 RF 채널 송신기의 블록도이다;

도 4b는 송신된 신호에서 스퓨리어스 하모닉스(spurious harmonics)를 감소시키기 위한 잡음 디더링(noise dithering)을 포함하는 듀얼 RF 채널 송신기의 일부를 도시한 것이다;

도 5는 본 발명의 일 실시예에 따른 디지털 리턴 경로 링크 시스템의 듀얼 RF 채널 송신기에서 송신기 신호 처리 로직의 블록도이다;

도 6a, 도 6b 및 도 6c는 데이터 프레임 사이의 보조 데이터를 삽입한 3가지 모드를 도시한 도면이다;

도 7은 본 발명의 일 실시예에 따른 디지털 리턴 경로 링크 시스템의 단일 RF 채널 송신기의 블록도이다;

도 8은 본 발명의 일 실시예에 따른 디지털 리턴 경로 링크 시스템의 단일 RF 채널 송신기에서 송신기 신호 처리 로직(signal processing logic)의 블록도이다;

도 9A는 본 발명의 일 실시예에 따른 디지털 리턴 경로 링크 시스템의 수신기의 블록도이다;

도 9B는 도 9A에 도시된 수신기의 일부분에 대한 또 다른 실시예의 블록도이다;

도 10은 본 발명의 일 실시예에 따른 디지털 리턴 경로 링크 시스템의 수신기에서 수신기 신호 처리 로직의 블록도이다;

도 11은 도 9 및 도 10의 수신기에서 디멀티플렉서(demultiplexor)에 대한 상태도이다;

도 12는 케이블 텔레비전 네트워크의 다중 서브트리의 리턴 경로 송신기 샘플클럭(sample clocks)을 동기화하는 시스템의 블록도이다;

도 13은 리턴 경로 허브의 블록도이다;

도 14는 복수의 서브트리 리턴 링크 송신기들이 직렬 연결(daisy chain)로 연결되어 있는 CATV 디지털 리턴 경로 링크 시스템의 블록도이다;

도 15는 각각의 서브트리 리턴 링크 송신기에 의해 리턴 링크 광섬유를 통해 송신된 데이터의 데이터 구조의 예를 도시한 것이다;

도 16은 도 14에 도시된 시스템의 서브트리 리턴 링크 송신기들 중 하나에 대한 블록도이다;

도 17은 도 16의 서브트리 리턴 링크 송신기의 수신기와 디멀티플렉서의 블록도이다;

도 18은 도 17의 디멀티플렉서에 사용된 직렬 연결의 수신기 디멀티플렉서의 실시예의 일부에 대한 블록도이다;

도 19는 도 18의 디멀티플렉서에서 디지털 데이터(이더넷(Ethernet)) ID 상태에 대한 상태도이다;

도 20은 도 16에 도시된 분기/결합(drop/add) 회로, 서브트리 리턴 링크 송신기의 멀티플렉서와 송신기의 실시예의 블록도이다;

도 21은 CATV 헤드엔드 시스템에서 RF 데이터 스트림을 한 세트의 비(non)-RF 데이터 스트림으로부터 분리하기 위한 허브의 블록도이다;

도 22는 케이블 텔레비전 네트워크의 다중 서브트리의 리턴 경로 송신기에 명령을 전송하는 시스템의 블록도이다;

도 23은, 헤드엔드 프로세서에 의해 전송된 명령과 같이, CATV 시스템의 헤드엔드로부터 수신된 데이터 스트림에 내장된 명령을 수신하는 추가 회로를 갖는 도 17의 디멀티플렉서의 또 다른 실시예의 블록도이다;

도 24는 본 발명의 또 다른 실시예에 따른 CATV 디지털 리턴 경로 링크 시스템을 도시한 블록도이다;

도 25A는 도 24의 리턴 경로 송신기의 한가지 구현을 도시한 블록도이다;

도 25B는 도 25A의 리턴 경로 송신기의 신호 처리 로직의 구현을 도시한 블록도이다;

도 26은 도 24의 디지털 CATV 리턴 경로 링크 시스템의 허브 구성요소들을 도시한 블록도이다;

도 27A는 도 24의 디지털 CATV 리턴 경로 링크 시스템의 헤드엔드 허브 구성요소들을 도시한 블록도이다;

도 27B는 도 27A의 헤드엔드 허브에서 트랜시버 카드(transceiver card)의 일 실시예에 대한 더 상세한 내용을 제공하는 도면이다;

도 28은 본 발명의 또 다른 실시예에 따른 CATV 디지털 리턴 경로 링크 시스템을 도시한 블록도이다;

도 29A는 도 28의 리턴 경로 송신기의 한가지 구현을 도시한 블록도이다;

도 29B는 도 29A의 리턴 경로 송신기의 신호 처리 로직에 대한 한가지 구현을 도시한 블록도이다;

도 30A는 도 27의 디지털 CATV 리턴 경로 링크 시스템의 헤드엔드 허브의 구성요소들을 도시한 블록도이다;

도 30B는 도 30A에 도시된 리턴 경로 수신기 디멀티플렉서의 일 실시예를 도시한 블록도이다;

도 31은 본 발명의 또 다른 실시예에 따른 CATV 디지털 리턴 경로 링크 시스템을 도시한 블록도이다;

도 32는 도 31의 이더넷 데이터 트랜시버의 한가지 구현을 도시한 블록도이다;

도 33은 도 32의 이더넷 데이터 트랜시버의 신호 처리 로직에 대한 한가지 구현을 도시한 블록도이다;

도 34a는 도 31의 디지털 CATV 리턴 경로 링크 시스템의 헤드엔드 허브에 대한 구성요소들을 도시한 블록도이다;

도 34b는 본 발명의 일 실시예에 따른 디지털 CATV 리턴 경로 링크 시스템의 헤드엔드에서 분리된 RF 및 이더넷 카드를 도시한 블록도이다;

도 34C는 RF 및 이더넷 데이터가 분리된 파장으로 전송되는 도 34b에 도시된 시스템의 또 다른 실시예이다;

도 35는 본 발명의 또 다른 실시예에 따른 CATV 디지털 리턴 경로 링크 시스템을 도시한 블록도이다;

도 36은 도 35의 디지털 CATV 리턴 경로 링크 시스템의 헤드엔드 허브에 대한 구성요소들을 도시한 블록도이다; 그리고

도 37은 리샘플러(resampler)를 사용하여 RF 신호를 재생하는 수신기를 도시한 것이다.

리턴 경로 듀얼 RF 신호 송신기

도 4a를 참조하면, 본 발명의 일 실시예에 따른 디지털 리턴 경로 링크의 듀얼(dual) RF 채널 송신기(200)가 도시되어 있다. 특히, 송신기(200)는 바람직하기로 2개의 분리된 동축케이블(106-1,106-2)로부터 2개의 무선주파수(RF)를 수신하도록 구성된다. 각각의 RF 신호는 가변이득 증폭기(variable gain amplifier)(203-1,203-2)에 의해 처리되고 한쌍의 아날로그-디지털 변환기(ADC)(202-1,202-1)에 의하여 디지털화된다. 하기에 더 상세히 설명한 바와 같이, 본 발명의 몇몇 실시예에서, 각각의 가변이득 증폭기(203)의 이득은 시스템의 헤드엔드로부터 수신된 명령을 통해 제어된다. 이들 명령들은 상기 명령들을 사용하여 증폭기(203)의 이득을 설정하고, 뿐만 아니라 송신기(200)의 다른 구성요소들의 모드를 설정하는 (도 5에 도시된) 제어로직 회로(227)에 의하여 수신된다.

본 명세서에 나타낸 모든 클럭 레이트(clock rates), 데이터 구조등은 본 발명의 소정의 특별한 실시예에 사용된 값들임을 독자들은 이해하여야 한다. 클럭 레이트, 데이터 구조등은 실시예의 성능요건 및 다른 요인들에 따라 본 발명의 일 실시예에서 다른 실시예에까지 광범위하게 가변될 수 있다.

부가적으로, 광전자 수신기가 아니라 광전자 송신기를 갖는 본 명세서에 개시된 실시예들은 트랜시버의 송신기 부분만이 이용되는 GBIC, SFF, DWDM, SFP 또는 다른 적절한 광전자 트랜시버와 같은 트랜시버를 사용하여 구현될 수 있다. 마찬가지로, 광전자 송신기가 아니라 광전자 수신기를 갖는 실시예들도 GBIC, SFF, DWDM, SFP 또는 다른 적절한 광전자 트랜시버의 수신기 부분을 사용하여 구현될 수 있다.

도 4a를 다시 참조하면, 리턴 경로 송신기(200)는 100MHz 샘플클럭신호(213)를 생성하는 샘플클럭 오실레이터(212)를 더 포함한다. 오실레이터(212)는 바람직하기로 ADC(202-1,202-2) 중 하나 또는 모두에 바로 인접하여 위치된다. 샘플클럭 오실레이터(212)는 매우 낮은 지터(jitter)를 가지며 들어오는 RF 신호를 디지털화하는데 사용된다. 샘플클럭신호는 임의의 추가 로직(logic)에 의해 조작되지 않도록 보장되게 주의해야 하는데, 이는 임의의 이러한 로직이 샘플클럭신호(213)에서 지터를 증가시킬 수 있기 때문이다.

도 4a에 예시된 실시예에서, 각각의 ADC(202-1,202-2)는 100MHz 샘플클럭에의해 클럭된 1볼트 차(差)의 입력범위를 갖는 아날로그 디바이스들로부터의 12비트 A/D 변환기이다. 바람직하기로는, ADC(202-1,202-2)로부터 나온 12비트 출력 중 단지 10비트만이 사용된다. 물론, 사용된 특정 ADC와 사용된 데이터 비트수는 본 발명의 실시마다 변할 수 있다.

도 4a를 참조하면, 그런 후 ADC(202-1,202-2)로부터의 출력은 신호 처리 로직 회로(204)로 보내지고, 상기 신호 처리 로직 회로(204)는 수신된 RF 신호를 처리하고 일련의 데이터 프레임을 출력한다. 일 실시예에서, 각각의 데이터 프레임은 80비트의 RF 데이터를 포함한다. 그러나, 프레임당 데이터 비트의 수는 설계 선택의 문제이므로, 다른 실시예에서는 다를 수 있다. 신호 처리 로직 회로(204)는 또한 데이터 프레임들 사이에 삽입되도록 보조 데이터 워드(ancillary data word)를 생성하고 현재 생성되고 있는 출력이 데이터 프레임의 일부분 또는 보조 데이터 스트림(ancillary data stream)의 일부분을 나타내도록 프레임 제어신호를 생성한다. 신호 처리 로직 회로(204)의 출력은 비트 밸런스 데이터 스트림을 생성하도록 8b/10b 데이터 변환을 또한 실행하는 시리얼라이저-디시리얼라이저(serilaizer-deserializer, SERDES)(206)(예를 들어, 텍사스 인스트루먼트 사의 TLK-2500 또는 TLK-2501)에 의해 직렬화된다. 그런 후 SERDES(206)의 출력은 디지털 변조된 광신호로서 광섬유(210)를 따라 디지털 송신기(208,209)에 의해 전송된다.

도 4a에 도시된 실시예에서, 심볼 클럭(symbol clock)(214)에 의해 생성된, 128MHz 심볼 클럭신호는 SERDES 회로(206)에서 레이저 다이오드 드라이버(208)로 비트들을 연속적으로 클럭하는데 사용되는 2.56Gb/s 클럭신호를 생성하도록 SERDES 회로(206)에 의해 곱해짐을 주목하라.

도 4b는, 예를 들어 도 4a에 도시된 리턴 링크용 2x 송신기(200)와 함께 사용하기 위한 의사랜덤(pseudorandom) 잡음 디더링 로직(noise dithering logic) (980)의 블록도를 도시한 것이다. 잡음 디더링 로직의 목적은, 신호의 잡음 전환(noisy transition)으로 인한, 아날로그-디지털 변환의 산물인 스퓨리어스 하모닉스(예를 들어, 간섭신호)를 줄이는 것이다. 이 실시예에서, RF 신호에 대한 신호처리의 일부로서, 2개의 의사랜덤 번호("RPN") 시퀀스(sequence)는 PRN 시퀀스 #1 발생기(948-1) 및 PRN 시퀀스 #2 발생기(948-2)에 의해 생성된다. 일 실시예에서, PRN 시퀀스 발생기는 (Altera 사의 적절한 FPGA와 같은) 신호 처리 로직(204)과 동일한 FPGA의 부분이지만, 다른 실시예에서 PRN 시퀀스 발생기는 분리된 FPGA상에 또는 하나 또는 2개의 특수목적의 집적회로에 포함될 수 있다. 또한, 도시된 예에서, PRN 시퀀스 발생기는 디지털 PRN 시퀀스 발생기로서 구현된다. 각각의 디지털적으로 생성된 PRN 시퀀스(988-1,988-2)는 (도 4b에서 동일한 FPGA의 일부로서 도시된) 아날로그 저역필터(986)에 의한 아날로그 "잡음"으로 유효하게 변환된다. 다른 실시예에서, PRN 시퀀스 발생기는 아날로그 PRN 시퀀스를 직접 생성할 수 있으며, 그런 후 상기 아날로그 PRN 시퀀스는 저역필터된다. 저역필터(986)는, 예를 들어, 가장 낮은 대상 주파수의 약 1/10보다 큰 모든 주파수를 컷오프(cut-off)한다.

각각의 생성된 PRN 시퀀스(988-1,988-2)는 덧셈 계수기(summer)(982-1,982-2)에 의하여 대응하는 RF 신호에 더해지는데, 그전에 상기 RF 신호는 가변이득 증폭기에 의하여 증폭된다. 그런 후, 각각의 조합된 아날로그 PF 및 PRN 잡음 신호는 A/D 변환기(202-1,202-2)에 의하여 디지털적으로 샘플화된다. 아날로그 PRN 시퀀스를 RF 신호에 더함으로써, RF 신호의 동적범위가 증가된다. RF 신호의 동적범위를 증가시킴으로써, 임계값 레벨에서 또는 임계값 레벨 부근의 신호로부터 불필요한 전환 횟수가 감소될 수 있으며, 이에 의해 스퓨리어스 하모닉스의 진폭이 감소된다. 달리 말하면, PRN 시퀀스 잡음의 진폭을 증가시키는 것은 스퓨리어스 하모닉스의 진폭을 감소시키는 것이다.

잡음 디더링 기술은 끼워진 잡음이 A/D 변환 후에 걸러지게 할 필요가 없는데, 왜냐하면 끼워진 잡음의 가장 높은 주파수는 임의의 대상 주파수의 단지 1/10이기 때문이며, 끼워진 잡음은 랜덤하고 일반적으로 시간내내 균일하게 분배되는 다중 주파수의 에너지를 제공하기 때문이다. 이러한 이유로, 디더링 처리의 분리된 스퓨리어스 산물 자체는 헤드엔드 시스템에서 신호 처리 장비(예를 들어, CMTS (134))에 대해 가시적이지 않다(도 9B).

도 4b에 도시된 듀얼 채널 RF 수신기로 인해, 다중 채널들이 처리되고 멀티플렉스된다. 2개의 채널에 대한 별개의 PRN 시퀀스 발생기(984-1,984-2)의 사용으로 인해 채널 사이의 크로스 토크(cross talk)가 최소화되는 것을 보장하는데 도움이 된다. 일 실시예에서, 크로스 토크는 소정 신호 아래로 60dB 이상이어야만 한다. 동일한 PRN 시퀀스가 양 채널에 사용되었다면, 크로스 토크에 대한 추가 경로는 별개의 A/D 변환기의 입력에 있게 되며, 크로스 토크에 대한 소정의 최대 레벨을 달성하기가 더욱 어렵게 된다.

도 5는 본 발명의 일 실시예에 따른 송신기(200)의 신호 처리 로직 회로(204)의 블록도이다. 한쌍의 래치(220-1,220-2)가 (도 4a에 도시된) ADC(202-1,202-2)로부터 2개의 디지털 무선주파수(RF) 아날로그 신호를 수신하도록 제공된다. 이들 2개 데이터 신호들은 이하 제 1 및 제 2 데이터 스트림으로 언급된다. ADC(202-1)로부터 나온 제 1 데이터 스트림은 제 1 래치(latch)(220-1)에 의해 수신되고, ADC(202-2)로부터 나온 제 2 데이터 스트림은 제 2 래치(220-2)에 의해 수신된다. 버퍼링되고 기설정된 크기(예를 들어, 80비트)의 프레임으로 변환된 후의 제 1 데이터 스트림을 프레임 A 데이터라고 하고, 버퍼링되고 및 프레임으로 변환된 후의 제 2 데이터 스트림을 프레임 B 데이터라고 한다.

본 발명의 일 실시예에서, 래치를 통해 흐르는 디지털 데이터 스트림(digitized data stream)은 톤 발생기(tone generator) 및 덧셈기 회로(adder circuit)(225-1,225-2)를 사용하여 한 세트의 "톤 신호(tone signal)"를 테이터 스트림의 상단에 더함으로써 디더링된다. 이 실시예에서, 상기 톤 발생기 및 덧셈기 회로(225)는 100KHz, 200KHz, 300KHz, 400KHz, 및 500KHz 주파수들로 5개의 톤 신호를 생성하고, 이들 톤 신호들의 저진폭 형태를 RF 데이터 스트림에 더한다. 톤 신호를 RF 데이터 스트림에 더하는 이유는 수신기에서 디지털-아날로그 변환기가 어떠한 데이터도 또는 거의 어떠한 데이터도 포함하지 않는 RF 데이터 스트림에 응답하여 스퓨리어스 신호를 생성하는 것을 방지하기 위한 것이다. 톤 신호를 RF 데이터에 더함으로써, 상기 톤 신호들은 데이터를 포함하는 주파수 대역 아래의 주파수들에 잘 있게 되고, 이러한 스퓨리어스 신호의 생성은 일반적으로 약 6dB 정도로 상당히 감소된다. 일부 실시예에서, 데이터를 포함하는 주파수 대역은 일반적으로 5MHz 내지 45MHz 또는 5MHz 내지 65MHz이다.

한쌍의 데이터-인(data-in) 멀티플렉서(221-1,221-2)가 래치된 데이터를 또한 처리하도록 제공된다. 각각의 데이터-인 멀티플렉서(221-1,221-2)는 ADC로부터의 10비트 데이터 스트림을 16비트 데이터 스트림으로 변환시키도록 구성된다. 바람직하기로, 각각의 멀티플렉서(221)는 8개의 10비트 입력 데이터 워드를 데이터 프레임을 함께 형성하는 5개의 16비트 출력 데이터 워드로 변환시킨다.

각각의 데이터-인 멀티플렉서(221-1,221-2)는 또한 테스트 신호 발생기(224)에 의해 생성된 한 세트의 테스트 데이터(바람직하게는 디지털 사인곡선의 신호)를 수신한다. 테스트 데이터는 송신기를 테스트하는데 사용된다. 데이터-인 멀티플렉서(221-1,221-2)는 제어 로직 회로(227)에 의해 생성된 선택(모드) 신호에 따라 디지털 RF 데이터 스트림 또는 테스트 데이터 중 어느 하나를 선택적으로 출력한다. 데이터-인 멀티플렉서(221-1,221-2)는 또한 각각의 80비트 데이터 프레임의 종료를 나타내기 위해 프레임 종료(EOF) 플래그 신호(flag signal)를 생성하도록 구성된다. 더 구체적으로, 데이터-인 멀티플렉서(221-1,221-2)는 데이터-인 멀티플렉서(221-1,221-2)에 의한 매 16비트 워드출력에 대해 1비트의 EOF 플래그를 출력한다. EOF 플래그는 마지막을 제외하고는 각 데이터 프레임의 모든 16비트 워드에 대해, 0과 같은, 제 1 값이고, 마지막 16비트 워드에 대해, EOF 플래그는, 1과 같은, 제 2 값이다.

그런 후 데이터-인 멀티플렉서(221-1,221-2)로부터의 16비트 데이터 워드는 한쌍의 데이터 메모리 디바이스(223-1,223-2)로 전송된다. 특히, 제 1 데이터 스트림으로부터 생성된 데이터 워드는 제 1 데이터-인 멀티플렉서(221-1)로부터 제 1 데이터 메모리 디바이스(223-1)로 전송되고, 제 2 데이터 스트림으로부터 생성된 데이터 워드는 제 2 데이터-인 멀티플렉서(221-2)로부터 제 2 데이터 메모리 디바이스(223-2)로 전송된다. 16비트 데이터 워드 뿐만 아니라, 제 1 메모리 디바이스(223-1)는 또한 각 워드에 대한 EOF 플래그를 저장한다. 몇몇 실시예에서, 제 1 데이터 스트림의 데이터 워드에 대한 EOF 플래그가 분리된 FIFO 메모리 디바이스에 저장될 수 있다.

도 5를 참조하면, 메모리 디바이스(223-1,223-2) 모두는 100MHz 샘플클럭을 사용하여 수신된 데이터 워드를 저장한다. 그러나, 데이터는 100MHz 샘플클럭의 매 8 클럭 싸이클 중 5개에만 메모리 디바이스(223)에 기록되는데 이는 데이터가 10비트 워드에서 16비트 워드로 데이터-인 멀티플렉서(221)에 의해 리포맷(reformat)되었기 때문이다. 메모리 디바이스(223)으로부터의 읽기는 128MHz 심볼 클럭을 사용하여 수행된다. 데이터 메모리 디바이스(223-1,223-2)는 선입선출(FIFO) 메모리 디바이스이고, 바람직하게는 하나 이상의 듀얼 포트 RAM을 사용하여 실행된다. 메모리 디바이스(223)로부터 데이터의 읽기와 쓰기는 제어로직 회로(227)에 의해 제어되며, 상기 제어로직 회로는 상태머신로직(state machine logic)을 사용하여 구현된다.

메모리 디바이스(223 및 229)로부터 SERDES(206)로 전송되는 16비트 워드 읽기는 2.0Gb/s의 레이트로 발생함이 주목된다. SERDES는 각각의 16비트 워드를 20비트 워드로 변환시킨 후에, 결과적으로 나타난 데이터 레이트는 2.50Gb/s이다. 후술되는 바와 같이, 그런 후 신호는 2.56Gb/s로 전송되고, 60Mb/s의 보조 데이터를 포함한다.

신호 처리 로직 회로(204)는 온도, 공급 전압 또는 다른 전압 및 송신기(200)의 다른 파라미터들을 감시하는 한 세트의 센서(226)를 더 포함한다. 센서에 의해 생성된 값들은 프로세서(228)에 의하여 읽혀지고, 상기 프로세서는 송신기(200)의 일련번호, 모델번호, 소프트웨어 및 하드웨어 개정판(revision), 제조일자 등과 같은 송신기 식별정보를 저장하는 내부 메모리 디바이스(230)를 또한 포함한다. 프로세서는 주기적으로, 본 명세서에서는 공통적으로 보수 데이터(maintenance data)라고 하는, 센서에 의해 생성된 값들과 송신기 식별정보를 FIFO 메모리 디바이스(229)에 전송한다. 일 실시예에서 보수 데이터는 40ms마다 한번씩 메모리 디바이스(229)로 전송된다.

신호 처리 로직(204)의 제어로직 회로(227)는 여러가지 메모리 디바이스에 대한 읽기 어드레스와 쓰기 어드레스들을 생성하도록 구성된다. 데이터 메모리 디바이스(223-1,223-2)에 대해, 제어로직 회로는 100MHz 샘플클럭의 매 8싸이클 중 5싸이클 동안 쓰기 어드레스를 생성하고 128MHz에서는 읽기 어드레스를 생성한다. 제어로직 회로(227)는 일측으로부터 하나의 데이터 프레임(즉, 5개의 16비트 워드)과 타측으로부터의 하나의 데이터 프레임 사이를 교번하며, 제 1 메모리 디바이스(223)로부터 데이터 읽기와 제 2 메모리 디바이스(223)로부터 데이터 읽기를 교번한다. 또한, 소정의 기준이 충족되면, 제어 로직 회로(227)는, 하기에 더 상세히 설명되는 바와 같이, 제 3 메모리 디바이스(229)로부터 보수 데이터를 읽는다(즉, 보수 데이터를 멀티플렉서(231)로 전송한다).

데이터는 데이터가 2개의 메모리 디바이스(223)에 저장된 결합된 레이트보다 더 빠른 레이트로 메모리 디바이스(223)로부터 읽혀짐을 주목하라. 데이터는 데이터가 저장된 레이트보다 더 빠른 레이트로 메모리 디바이스(223)로부터 읽혀지기 때문에, 제 3 메모리 디바이스(229)로부터의 보조 데이터는 2개의 메모리 디바이스(223)에 저장된 제 1 및 제 2 데이터 스트림을 "뒤쳐지게함(falling behind)"이 없이 데이터 프레임 사이에 삽입될 수 있다. 메모리 디바이스(229)에 어떠한 보수 데이터도 없거나, 또는 더 구체적으로 송신하려는 완전한 한 세트의 보수 데이터가 아직 없으면, 패딩 워드(padding word)(바람직하게는 아이들 상태(idle state))가 소정 시간에 프레임 사이에 삽입된다.

보조 데이터 워드가 데이터 프레임 사이에 삽입될 때, 읽기 어드레스를 생성하는 제어 로직 회로(227) 내부에 위치된 카운터(couter)가 정지되고, 이에 의해 데이터 메모리 디바이스(223-1,223-2)가 동일한 데이터 워드를 계속 출력하게 한다. 제어 로직 회로(227)는 또한 SERDES(206)(도 4)의 동작 모드를 설정하는 SERDES 제어 신호를 생성한다. 특히, SERDES는 (A) 데이터 워드상에 16비트를 20비트로의 변환을 실행하거나, (B) 아이들 워드(idle word)를 출력하거나, 또는 (C) 캐리어 워드(carrier word)를 출력하도록 상기 제어로직 회로(227)에 의해 명령된다.

이 실시예에서, 제어로직 회로(227)와 멀티플렉서(231)는 RF 데이터 메모리 디바이스(223-1)와 보수 데이터 메모리(229)의 채움 레벨(fullness level)을 감시하도록 구성된다. 특히, 메모리 디바이스(223-1)의 채움 레벨이 기설정된 임계값 이상이면, 제어로직 회로(227)와 멀티플렉서(231)는 제 1 모드에서 RF 데이터 메모리 디바이스(223-1,223-2)에 저장된 데이터를 출력하고, RF 데이터 메모리 디바이스(223-1)의 채움 레벨이 기설정된 임계값 미만이면, 제어 로직 회로(227)와 멀티플렉서(231)는 제2 인터리브(interleave) 모드에서 RF 데이터 메모리 디바이스(223-1,223-2)에 저장된 데이터와 메모리 디바이스(229)에 저장된 보수(즉, 비-RF) 데이터를 출력한다. 여러 개의 다른 출력모드들이 하기에 설명된다.

도 6a-6c는 데이터 프레임 사이에 보조 데이터 워드를 삽입하는 여러 가지 모드를 도시한 것이다. 이들 도면에서, 시간은 좌에서 우로 흐른다. 이는 좌측의 데이터 프레임이 우측의 데이터 프레임보다 시간적으로 더 일찍 출력된 것을 의미한다. 따라서, 각각의 시퀀스는 A 데이터 프레임에서 시작한다. 본 명세서에서, A 데이터 프레임은 제 1 데이터 스트림으로부터 생성된 데이터 프레임이고, B 데이터 프레임은 제 2 데이터 스트림으로부터 생성된 데이터 프레임이다.

도 6a를 참조하면, 어떠한 보조 데이터 스트림들도 데이터 프레임 사이에 삽입되지 않는 동안의 제 1 모드에서 A와 B 데이터 프레임들의 시퀀스가 생성되어 있다. 달리 말하면, 제 1 데이터 스트림으로터 (5개 워드 중) 제 1 데이터 프레임 다음에 제 2 데이터 스트림으로부터의 데이터 프레임에 후속되고, 상기 제 2 데이터 스트림 다음에 차례로 제 1 데이터 스트림으로부터의 다음 데이터 프레임이 후속되는 등이다. 제어 로직 회로(227)는 데이터 메모리 디바이스(223-1,223-2)에 저장된 데이터 양이, 가능한 한 빨리 저장된 데이터를 읽는 것을 필요로 하는, 기정의된 임계 채움 레벨 이상이면, 이 모드에서 동작한다.

더 구체적으로, 일 실시예에서, 제어로직 회로(227)에 의해 생성된 쓰기 어드레스가 그 초기값(즉, 0)으로 다시 순환할 때마다, 제어로직 회로(227)에 의해 생성된 읽기 어드레스가, 메모리 디바이스의 중간에서의 어드레스 값과 같은, 기정의된 값과 비교되고, "채움" 신호가 상기 비교를 기초로 생성된다. 쓰기 어드레스(쓰기 포인터(write point)라고 함)가 초기값에 있고 읽기 어드레스가 중간 값에 있으면, 메모리 디바이스는 반이 차있게 된다. 읽기 어드레스가 중간값 미만이면, 메모리 디바이스는 반 미만으로 차있고, 채움 신호는 제 1 값(예를 들어, 거짓(false))으로 설정되며, 읽기 어드레스가 중간값 이상이면, 메모리 디바이스는 적어도 반이 차있고, 채움 값은 제 2 값(예를 들어, 참(true))으로 설정된다. 채움 신호의 값은 쓰기 어드레스가, 채움 신호가 재평가될 때, 그 초기값으로 다시 순환될 때까지 불변인 채로 있다. 제어로직 회로에 의해 생성된 채움 신호가 제 2 값(참)이면, 송신기는 도 6a에 도시된 모드로 동작하며, 어떠한 보조 데이터도 포함하지 않고 단지 RF 데이터 프레임만을 송신한다. 그러나, 본 실시예에서는 약 2.5% 정도로, 데이터 송신레이트가 데이터 수신레이트보다 더 크므로, 채움 값이 종종 제 1 값과 같게되어, 아이들 데이터 또는 보조 데이터 중 어느 하나가 출력 데이터 스트림에 삽입될 수 있음을 나타낸다.

도 6b를 참조하면, 제 2 모드 동안, 4개의 아이들 워드가 B 프레임과 A 프레임 사이에 보조 데이터로서 삽입된다. 더 구체적으로, 제 2 데이터 스트림으로부터의 데이터 프레임 다음에 4개의 아이들 워드가 후속하고, 상기 아이들 워드 다음에 상기 제 1 데이터 스트림으로부터의 데이터 프레임이 후속한다. 이 다음에 차례로 제 2 데이터 스트림으로부터의 데이터 프레임이 후속하는 등이다. 제어 로직 회로(227)는 메모리 디바이스에 저장된 데이터 양이 임계 채움 레벨보다 아래에 있으나(즉, 채움 신호가 "거짓"값을 가지면) 메모리 디바이스(229)로부터 전송될려고 준비중인 어떠한 보수 데이터도 있지 않은 경우 이 모드에서 동작한다. 제어 로직 회로(227)는 A 프레임의 마지막 워드가 출력될 때마다 수신하는 EOF 프레임 비트에 의해 출력 데이터 프레임의 경계(boundaries)와 동기화된다. EOF 프레임 비트, 전류 채움 값, 메모리 디바이스(229)로부터 전송될려고 준비중인 보수 데이터가 있는지를 나타내는 신호를 사용하여, 제어 로직 회로는, 채움 값이 메모리 디바이스가 임계 채움 레벨 아래에 있음을 나타내는 값을 가지고 상기 메모리 디바이스(229)로부터 전송될려고 준비중인 어떠한 보수 데이터가 없을 때, 다음 B 프레임의 종료 다음에 4개의 아이들 워드를 삽입한다.

도 6c를 참조하면, 제 3 모드 동안, B 프레임과 A 프레임 사이에 4개의 워드가 삽입된다. 특히, 보조 데이터를 형성하는 4개의 워드는 하나의 아이들 워드, 하나의 캐리어 워드 및 2개의 보수 데이터 워드를 포함한다. 캐리어 워드는 2개의 보수 데이터 워드가 마지막 2개의 아이들 워드 대신에 전송된 것을 나타내는데 사용된다. 제어로직 회로(227)는 메모리 디바이스에 저장된 RF 데이터 양이 임계 채움 레벨보다 아래에 있고 전송될려고 준비중인 메모리 디바이스(229)에 보수 데이터가 있으면, 이 모드에서 동작한다. 예를 들어, 전송되는 보수 데이터의 양이 100 워드이면, 이 데이터 중 약 24 워드는 메모리 디바이스(223)가 임계 레벨보다 아래로 결정될 때마다 전송될 것이다. 이들 24 워드의 보수 데이터는, 메모리 디바이스(223)의 채움가 재평가된 후에, 각각의 12 연속 B 프레임 다음에, 한번에 2 워드씩 전송된다. 초당 기가비트의 데이터 레이트가 본 시스템에 사용되고 (아이들 및 캐리어 부가(overhead) 워드와 8b/10b 부호화 부가를 포함하여 대략 100 Kb/s의 대역폭을 차지한다), 매 40ms 마다 한번씩 보수 데이터의 새로운 패킷이 생성되며, 보수 데이터는 보조 데이터 "채널"에 이용가능한 60Mb/s 대역의 매우 작은 부분만을 차지한다(보조 데이터 채널의 60Mb/s 대역폭 중에, 50%가 채널에 데이터의 존재를 나타내기 위한 아이들 마크 및 캐리어 마크로 사용되고, 나머지 대역폭 중 20%는 8b/10b 부호화에 의해 차지되며, 대략 24Mb/s의 진정한 원래의 보조 데이터 대역폭이 된다. 이러한 24Mb/s의 이용가능 대역폭는 바람직한 실시예에서 보수 데이터 송신에 사용되는 40Kb/s의 원래 데이터 레이트에 비하면 매우, 매우 크다).

도 5를 참조하면, 보수 데이터와 함께 제 1 및 제 2 데이터 스트림으로부터 생성된 데이터 프레임들이 데이터-아웃(data-out) 멀티플렉서(231)로 전송된다. 데이터-아웃 멀티플렉서(231)의 동작은 제어로직 회로(227)에 의해 제어된다. 요약하면, 데이터-아웃 멀티플렉서(231)는 도 6a-6c와 연계하여 상술한 3가지 모드중 하나로 동작한다.

또한, 제어로직 회로(227)는 제어신호를 SERDES(206)(도 4)으로 전송하여 데이터 메모리 디바이스(223-1,223-2)와 아이들 워드로부터 데이터의 송신을 제어한다.

상술한 바와 같이, 데이터-아웃 멀티플렉서(231)의 출력은 16비트 폭의 입력을 갖는 링크 시리얼라이저 칩인 시리얼라이저/디시리얼라이저(SERDES) 회로(206)용으로 만들어 진다. 각각의 16비트 워드는 SERDES 회로(206)에 의해 20비트 심볼로 변환된다. SERDES 회로(206)의 시리얼라이저 기능만이 송신기(200)에 사용되는 반면에, 디시리얼라이저 기능은 수신기(250)에 사용된다. SERDES 회로(206)는 모든 가능한 8비트 심볼을 1과 0비트에 대해 "밸런스"되고 정확한 클럭과 데이터 복원을 위한 충분한 데이터 전환을 제공하는 10비트 심볼로 맵(map)시킨다. 또한, SERDES 회로(206)는 한번에 2개의 8비트 워드를 맵시키고, 따라서 한번에 16비트 데이터를 20비트 심볼로 변환시킨다. 링크 부호화 또는 8b/10b 부호화라고 하는 이러한 매핑(mapping)은 25퍼센트 부가(overhead)를 송신된 데이터 스트림에 추가한다. 따라서 데이터가 2.00Gb/s의 레이트로 링크에 넘겨지면, 링크는 적어도 2.5Gb/s의 레이트로 데이터를 전송해야만 한다. 본 발명의 일 실시예에서, 광링크는 2.56Gb/s로 동작한다. 여분의 대역폭이 링크에 의해 보조 데이터를 전송하도록 사용된다. 시리얼라이저 회로(206)로부터의 일련의 데이터는 전기신호 1 및 0 비트를 광신호 1 및 0 비트로 변환시키는 광섬유 송신기(208.209)로 들어간다. 이 광섬유 송신기는 레이저 다이오드 드라이버(208) 및 레이저 다이오드(209)를 포함한다. 이 장치는 레이저(209)에 이해 생성된 광을 변조하고 또한 온도와 변하는 공급전압에 대해 광을 안정적으로 유지시킨다.

리턴 경로의 단일 RF 신호 송신기

단일 RF 데이터 채널 RF 신호 송신기(200-1X)가 도 7 및 도 8에 도시되어 있다. 이러한 RF 신호 송신기 형태의 동작은 도 4 및 도 5에 대해 상술한 리턴 경로의 듀얼 RF 신호 송신기의 동작과 유사하다. 듀얼 채널 송신기(200)와는 다른 이러한 송신기(200-1X)의 태양이 이하에 기술된다.

물론, 먼저 하나의 RF 데이터 채널 송신기(200-1X)는 하나의 입력 증폭기(203), ADC(202), 데이터 래치(220) 및 톤 덧셈기(225)만을 사용한다. 단일 채널 송신기(200-1X)는 1.0Gb/s의 원래 데이터 레이트를 갖는 RF 데이터의 한 채널만을 가지며, (심볼 클럭 생성기(214-1X)에 의해 생성된) 심볼 클럭은 듀얼 채널 송신기의 심볼 클럭레이트의 절반인 64MHz 정도의 낮은 레이트를 사용할 수 있다. 일 실시예에서, 단일 채널 송신기(200-1X)는 80MHz의 심볼 클럭레이트를 사용하는데, 이는 바람직한 SERDES(206) 회로와 함께 사용할 수 있는 최소 클럭레이트이기 때문이다. 이 실시예에서, 추가 대역폭은 보조 채널에서의 사용에 유용하다. 편의상, 단일 채널 송신기는 64MHz 심볼 클럭으로 설명되나, 64MHz 이상의 클럭레이트도 동일하게 잘 작동함이 이해될 것이다.

도 8을 참조하면, 제어 로직 회로(227-1X)는 듀얼 채널 형태에서와는 약간 다른 A 프레임 EOF 신호를 사용한다. 특히, 데이터 메모리 디바이스의 채움 신호는 상기 메모리 디바이스(223)가 채움의 임계 레벨 미만임을 나타내는 "거짓"으로 평가되고, 보수 데이터 메모리(229)에 송신하려는 보수 데이터가 있으면, 아이들, 채널 및 보수 데이터 워드의 시퀀스(I C M M)가 A 프레임 다음에 삽입되어 A 프레임 데이터와 보수 데이터가 인터리브한다. 보수 데이터 메모리(229)에 송신하려는 어떠한 보수 데이터가 없고, 채움 신호가 "거짓"이면, 4개의 아이들 워드가 A 프레임 다음에 삽입된다. 채움 신호는 "참"이면, A 프레임은 아이들 워드 또는 보수 데이터에 의한 방해없이 전송된다.

리턴 경로 수신기

링크의 수신단에 있는 수신기(250)는 디지털 변조된 광을 수신하고, 데이터를 만들고 그런 후 상기 데이터를 한쌍의 디지털-아날로그(D/A) 변환기(270-1,270-2)로 보내는 일련의 디지털 신호 처리 회로들로 광을 처리한다. D/A 변환기(270-1,270-2)의 출력은 각 동축케이블(106-1,106-2)상의 RF 신호의 주파수영역과 시간영역 특징 모두를 가깝게 일치시키는 "재생된 RF 신호"이다. 수신기(250)의 듀얼 채널 형태가 먼저 설명된다; 수신기의 단일 채널 형태는 듀얼 및 단일 채널 형태 사이의 차이로 설명된다.

도 9 및 도 10을 참조하면, 광섬유(210)의 수신단에 있는 수신기(250)는 광섬유(210)를 통해 전송된 광신호 1 및 0 비트를 다시 적절한 전기신호 1 및 0 비트로 변환시키는 광수신기(252,254)를 포함한다. 이러한 일련이 비트 스트림은 시리얼라이저/디시리얼라이저(SERDES) 회로(256)(예를 들어, TLK-2500 또는 TLK-2501)의 디시리얼라이저 회로(258)로 보내진다. SERDES 회로(256)는 또한 들어오는 데이터로부터 2.56Gb/s 비트 클럭과 128MHz 심볼 클럭을 복원하는 클럭복원회로(260)를 포함한다. 디시리얼라이저(258)는 표준 또는 독점적인 10b/8b 또는 20b/16b 복화화(decoding) 중 어느 하나를 사용하여 20비트 워드의 수신된 데이터를 16비트 데이터 워드로 변환시킨다. 16비트 데이터 워드는 차례로, 복원된 심볼 클럭을 사용하여, 수신기 신호 처리 로직 회로(262)로 클럭된다. 디시리얼라이저(258)는 한 세트의 플래그 신호 뿐만 아니라 복호화된 데이터 값을 생성한다. 플래그 신호는 회로 심볼이 데이터 워드, 아이들 워드, 또는 캐리어 워드인지를 나타낸다. 보수 데이터 워드는 2개의 아이들 워드와 캐리어 워드 다음의 2개의 데이터 워드로서 신호 처리 로직(262)에 의해 식별된다.

수신기의 신호 처리 로직(262)는 바람직한 실시예에서 수신기의 듀얼 채널 형태에서 한 쌍의 수신기 데이터 메모리 디바이스(280-1, 280-2)를 포함하는, Altera 사(社)의 적절한 FPGA와 같은, 필드 프로그래머블 게이트 어레이(FPGA)와 단일 채널 형태의 하나의 이러한 데이터 메모리 디바이스를 사용하여 구현된다. 메모리 디바이스(280-1, 280-2)는 바람직하게는 하나 이상의 비동기식 듀얼 포트 RAM(랜덤 억세스 메모리, random access memory)에 의해 실행되는 FIFO 메모리 버퍼이다.

도 10 및 도 11을 참조하면, 수신기의 신호 처리 유닛(262)은 디시리얼라이저(258)로부터 디시리얼라이즈 데이터와 플래그 신호를 수신하는 디멀티플렉서(279)를 포함한다. 디멀티플렉서(279)는 A 프레임으로부터 데이터 워드를 메모리 디바이스(280-1)로 보내고, B 프레임으로부터 데이터 워드를 메모리 디바이스(280-2)로 보내며, 보수 데이터를 보수 데이터용 메모리 디바이스(281)로 보낸다. 데이터 워드로부터 아이들 워드로의 각각의 전송은 디멀티플렉서에서 상태 머신을 시작(아이들 1) 상태로 리셋하는데 사용되며, 이는 차례로 디멀티플렉서(279)가 각각의 RF 데이터 워드에 대한 프레임 비트의 종료를 정확하게 생성하도록 한다. 아이들 및 캐리어 워드는 메모리 디바이스들 중 어디에도 쓰여지지 않는다. 디멀티플렉서(279)는 또한 쓰기작동신호(write enable signal), 전송오류비트(transmission error bit) 및 프레임 종료 신호를 생성하도록 구성된다. 전송오류비트와 프레임 종료 신호는 각각의 데이터 워드에 대해 생성되고 상기 데이터 워드와 함께 저장을 위하여 메모리 디바이스(280)로 보내진다. 또 다른 실시예에서, 각 데이터 워드에 대한 전송오류비트와 프레임 종료 신호는 병렬 메모리 디바이스에 저장될 수 있다.

도 11은 수신기의 디멀티플렉서(279)에 대한 간단한 상태도를 도시한 것이다. 이 도면은 주요 상태들을 도시한 것이지만, 모든 오류상태를 도시한 것이 아니고, 또한 개개의 데이터 워드 상태들과 같은 상태들의 소정의 그룹으로 함께 묶어놓은 것이다. 따라서, 주 데이터(Maint Data) 상태는 보수 데이터 메모리 디바이스(281)에 2개의 데이터 워드의 저장을 처리한다. 더 구체적으로, 프레임 A 상태는 5개의 데이터 워드 시퀀스를 처리하고, 0으로 설정된 EOF와 함께 메모리 디바이스(280-1)에 4개를 저장하고, 1로 설정된 EOF와 함께 메모리 디바이스(280-1)에 마지막 데이터 워드를 저장한다. 프레임 B 상태는 동일하게 5개의 데이터 워드 시퀀스를 처리하고, 0으로 설정된 EOF와 함께 메모리 디바이스(280-2)에 4개를 저장하고, 1로 설정된 EOF와 함께 메모리 디바이스(280-2)에 마지막 데이터 워드를 저장한다. 데이터 워드로부터 아이들 워드로의 각각의 전환은, 상기 상태머신의 현재 상태에 무관하게, 상태머신을 아이들 1 상태로 다시 리셋시킨다(즉, 이는 프레임 B 상태에서 뿐만 아니라 발생한다). 그 결과, 수신기가 송신기와 함께 동기화되지 않으면(desynchronized), 예를 들어 수신기가 전송된 데이터 시퀀스에 있는 곳의 트랙을 해제하도록 하는 송신오류가 있다면, 데이터 워드에서 아이들 워드로의 전환은 디멀티플렉서를 다시 잘 정의된 상태로 리셋시키는데 사용된다.

도 10을 다시 참조하면, 수신기 제어로직 회로(283)는 수신기 신호 처리 유닛(262)에 위치된 여러가지 메모리 디바이스들에 대한 읽기 및 쓰기 어드레스를 생성한다. 데이터 메모리 디바이스(280-1,280-2)에 대해, 제어로직 회로(283)는 (메모리 디바이스(280-1, 280-2 및 280)에 16비트 데이터 워드를 쓰기 위한) 128MHz에서 쓰기 어드레스를 생성하고 (병렬로 각각의 데이터 메모리 디바이스(280-1, 280-2) 밖으로 16비트 데이터 워드를 읽기 위한) 100MHz에서 읽기 어드레스를 생성한다. 그러나, 데이터는 100MHz 샘플클럭의 매 8 클럭 싸이클 중에 단지 5개 싸이클상에만 메모리 디바이스(280-1,280-2)로부터 읽혀지므로 하나의 80비트 데이터 프레임은 100MHz 샘플클럭의 매 8 클럭 싸이클마다 한번 각각의 메모리 디바이스(280)로부터 전송된다.

클럭레이트 조절 회로(284)는 읽기 및 쓰기 어드레스를 감시함으로써 데이터의 과도한 양이 데이터 메모리 디바이스(280-1,280-2)에 저장되는지를 결정한다. 특히, 제어로직(283)에 의해 생성된 쓰기 어드레스가 초기값 부근에 걸쳐있을 때마다, 메모리 디바이스(280)의 채움는 현재 읽기 어드레스와 기정의된 임계값을 비교함으로써 결정된다. 읽기 어드레스가 메모리 디바이스(280)의 채움가 임계 채움 레벨(예를 들어, 절반)보다 큼을 나타내면, 클럭레이트 조절 회로(284)는 클럭 조절 신호(266)를 조절하여 (100MHz의 공칭레이트를 갖는) 메모리 읽기 클럭레이트를 감소시키고, 메모리 디바이스(280)가 임계 채움 레벨 이상이면, 클럭레이트 조절 장치(284)는 클럭 조절 신호(266)를 조절하여 메모리 읽기 클럭레이트를 증가시킨다. 클럭레이트 조절 회로(284)는 바람직하게는 쓰기 어드레스가 초기값 부근에 걸쳐 있을 때마다 이러한 결정을 하고, 그런 후, 이에 따라 클럭 조절 신호(266)를 조절한다.

100MHz VCXO(voltage controlled crystal oscillator, 전압제어 크리스탈 발진기)(264)는 송신기(200)의 100MHz 샘플클럭(213)에 고정된, 또한 읽기 클럭이라고 하는, 샘플클럭신호(265)를 생성하는데 사용된다. VCXO(264)는 100MHz의 중심 주파수를 갖도록 동조되고, 바람직하게는 그 주파수를 ±100만분의 100부(ppm) 만큼 변화시킴으로써(즉, 최저 99.99MHz에서 최고 100.01MHz까지) 클럭 조절 신호(266)에 반응하도록 동조된다.

수신기(250)에서 샘플클럭(265)의 레이트가 송신기(200)에서의 샘플클럭(213)의 레이트보다 더 빠르면, 수신기의 메모리 디바이스(280-1,280-2)는 절반 미만이 차게되고, 처음에는 간헐적이나 그런 후 일정하게 된다. 클럭레이트 조절 회로(284)가 메모리 디바이스(280-1,280-2)가 절반 미만(또는 더 일반적으로, 채움의 임계레벨 미만)이 차있다는 결정을 하면, 클럭 조절 신호(265)가 조절되고 100MHz 클럭레이트 아래로 소량만큼 느려지도록 VCXO(264)의 레이트조절 핀에 적용된다. VCXO(264)에 의해 생성된 샘플클럭(265)의 레이트는 송신기(200)의 샘플클럭(213)과 대략 밸런스를 이룰 때까지 조절된다.

수신기(250)와 송신기(200)의 샘플 클럭들(265,212) 사이의 실제적인 밸런스가 결코 발생할 수 없다면, 클럭레이트 조절 회로(284)의 클럭 트래킹 회로도(clock tracking circuitry)는 리턴 경로 링크 시스템이 동적으로 링크의 송신 및 수신종료 사이의 전체 주파수 트래킹 및 락킹(locking)을 달성하게 한다.

수신기의 샘플클럭(265)을 생성하기 위한, 로컬 크리스탈을 퇴거시킨(run off), VCXO(264)의 사용은 매우 낮은 지터(jitter) 샘플클럭의 발생을 가능하게 하는 반면에, 교정 전압의 사용은 샘플클럭의 레이트를 빠르게 하거나 느리게 한다.

수신기 신호 처리 로직(262)은 수신기(250)의 온도, 전압 및 다른 파리미터들을 감시하는 센서들(286)을 더 포함한다. 프로세서(282)는 수신기(250)의 일련번호, 모델번호, 소프트웨어 및 하드웨어 개정판(revision), 제조일자 등을 저장하는 내부 메모리 디바이스(288)를 포함한다. 프로세서(282)는 주기적으로, 메모리 디바이스(281)에 센서(286)로부터 수신된 센서 데이터와 상기 프로세서의 내부 메모리(288)에 저장된 수신기 식별 데이터를 포함하는 수신기 보수 데이터를 저장한다. 따라서 메모리 디바이스(281)는 송신기 보수 데이터 패킷과 수신기 보수 데이터 패킷 모두를 저장한다. 제어로직 회로(283)는 메모리 디바이스(281)에 저장된 송신기 및 수신기 모두로부터 보수 데이터를 읽어내고 상기 데이터를 RS-232 인터페이스와 같은, 통신 인터페이스(287)를 통해 수신기(250)의 주 제어기 또는 호스트 컴퓨터 중 어느 하나로 연속적으로 전송하도록 구성된다. 보수 데이터를 수신하는 디바이스는 상기 보수 데이터를 저장할 수 있고/있거나 보수 데이터를 분석할 수 있어 송신기 및 수신기가 적절하게 동작하는지를 결정한다.

수신기 신호 처리 로직(262)은 또한 한쌍의 디블로킹(deblocking) 멀티플렉서(285-1,285-2)를 포함한다. 디블로킹 멀티플렉서는 결합된 제어신호와 함께 메모리 디바이스(280-1,280-2)로부터 읽혀진 데이터를 수신하도록 구성된다. 디블로킹 멀티플렉서(285-1,285-2)는 한세트의 5개의 16비트 워드로부터의 각각 80비트 데이터 프레임을 8개의 10비트 워드로 변환시키도록 구성된다; 이 데이터 포맷 변환은 본 명세서에서 디블로킹 기능이라고 한다. 또한, 디블로킹 멀티플렉서(285-1,285-2)가 동기불능(out of sync)인 경우에 프레임 종료 플래그 신호를 사용하여 디블로킹 기능을 리셋시킨다. 이는 수신기(250)에게 매우 충분한 오류회복공정을 제공한다. 임의의 디블로킹 오류는 다음 프레임 종료가 수신될때 자동적으로 고정진다. 어떤 이유로 디블로킹 회로도가 데이터 스트림과의 "동기불능"을 가지면, 상기 회로도는 하나의 80비트(5개의 16비트) 프레임 길이내에서 자동적으로 복원된다: 예를 들어, 현재 데이터 프레임의 5번째 16비트 워드에 있지 않는 EOF 신호를 수신할 때, 디블로킹 멀티플렉서(285)는 현재 프레임에 있는 데이터를 폐기할 수 있고 그런 후 메모리 디바이스(280)로부터의 다음 데이터 워드를 다음 데이터 프레임의 첫번째 16비트 워드로 처리함에 의한 처리을 재시작 할 수 있다.

또한, 메모리 디바이스(280-1,280-2)로부터 읽혀진 데이터 워드가 설정된 송신오류비트를 가지면, 디블로킹 멀티플렉서(285-1,285-2)는 불량 수신된 값 대신에 메모리 디바이스(280-1,280-2)로부터 읽혀진 마지막 바로 앞의 양호한 값을 대치한다. 대부분의 경우, 이는 잘못 전송된 실제 데이터와 동일하거나 거의 가깝게된다. 이는 수신기(250)에게 데이터 스트림으로부터의 신호전송오류를 디지털적으로 걸러내는 기회를 제공한다.

디블로킹 멀티플렉서(285-1,285-2)는 테스트 모드로 동작될 수 있고, 메모리 디바이스(280-1,280-2)로부터 나온 RF 샘플 데이터 대신에 테스트 발생기 회로(289)에 의해 생성된 테스트 데이터를 전송한다.

리턴 경로 수신기의 단일 채널 형태는, 하기를 제외하고는, 도 9 및 도 10에도시된 형태와 본질적으로 동일한 형태이다. 단지 하나의 메모리 디바이스(280)와 하나의 디블로킹 멀티플렉서(285)만이 필요하다. 따라서, 수신된 RF 데이터는 디멀티플렉서(279)에 의해 하나의 메모리 디바이스(280)에만 전송되고, 보수 데이터는 메모리 디바이스(281)에 전송된다. 또한, 단일 채널 수신기의 샘플클럭은 128MHz 대신에 64MHz에서 동작한다.

CATV 디지털 리턴 경로 클럭 생성 및 보수에 대한 설명

상술한 바와 같이, 디지털 CATV 리턴 경로 시스템은, 매우 낮은 지터와 함께, A/D 및 D/A 샘플링 클럭이 동일한 주파수에 있는 것을 필요로 한다. 또한, 종래 기술의 시스템에서, A/D 클럭의 주파수는 신호를 재구성하기 위해 샘플화된 데이터와 함께 통신 링크를 통해 전송되어야만 한다. 어느 한 샘플링 클럭상의 지터는 복원된 아날로그 신호에 잡음을 야기한다.

본 발명에서, 도 4에 도시된 송신기(200)에서, 저잡음 오실레이터(212)는 A/D 변환기(202)로부터의 데이터를 FIFO 버퍼(223-1,223-2)로 클럭하는데 사용되는 샘플클럭을 생성하는데 사용된다. 별개의 오실레이터(214)가 송신기용 심볼 클럭을 생성하는데 사용된다. 심볼 클럭 발생기(214)의 주파수가 샘플클럭 주파수와는 별개이도록, 통신 링크를 통한 송신레이트는 A/D 변환기(202-1,202-2)에 의해 생성된 데이터 레이트보다 더 높아야만 한다. 송신기의 신호 처리 로직(204)은, FIFO 버퍼(223-1,223-2)에 충분한 데이터가 있을 때, FIFO 버퍼(223-1,223-2)로부터의 데이터를 광섬유(210)를 통해 전송하고, 그렇지 않으면 광섬유(210)를 통해 전송된 데이터는 다른 특징들로 채워진다.

수신기(250)는 통신링크(210)로부터 데이터를 수신하고 심볼 클럭신호(274)를 복원한다. 수신기(250)는 수신된 심볼들이 데이터이고 패드 특징들임을 인식한다. RF 데이터 샘플들인 데이터 심볼들은 심볼 클럭신호(274)를 사용하여 수신 FIFO버퍼(280-1,280-2)(도 10)에 위치된다. RF 데이터 샘플들은 샘플클럭레이트로 FIFO버퍼(280-1,280-2)로부터 D/A 변환기(270-1,270-2)로 전송된다. D/A 변환기(270-1,270-2)에 의해 생성된 재생 RF 신호는 이들 RF 신호들에 부호화된 본래의 메세지를 발생시킨 가입자를 결정하도록 상기 RF 신호를 처리하는 케이블 모뎀 종단 시스템(CMTS, cable modem termination system)(134)에 의해 처리된다. CMTS(134)의 구성에 따라, 2개의 재생 RF 신호는 CMTS(134)의 입력포트상에 합계될 수 있고, 또는 상기 2개의 재생 RF 신호는 CMTS(134)의 여러 입력포트들로 보내질 수 있다.

도 9B에 도시된 또 다른 실시예에서, FIFO 버퍼(280-1,280-2)에서의 디지털 RF 데이터 샘플들은 덧셈 계수기(267)에 의해 수학적으로 합산되고, 그 최종 합산은 샘플클럭레이트로 단일의 D/A 변환기(270)으로 전송된다. D/A 변환기(270)는 2개이 서브트리에 샘플로 된 2개의 RF 신호들의 합인 아날로그, 재생 RF 신호를 생성한다. 또 다른 관점으로, 아날로그 신호는 서로 중첩된 제 1 및 제 2 RF 신호의 재생 형태를 포함한다. 재생 RF 신호는 처리를 위해 CMTS(134)로 전송된다.

샘플클럭(265)은 VCXO(264)에 의해 재생된다. VCXO(264) 주파수는 FIFO버퍼(280-1,280-2)로부터 취해진 데이터 레이트를 상기 데이터가 FIFO버퍼(280-1,280-2)에 위치될 때와 동일한 레이트로 유지시키도록 작은 범위에 걸쳐 천천히 조절된다. VCXO(264) 주파수의 제어는 FIFO버퍼(280-1,280-2)에 있는 데이터의 양에 기초하여 수행된다. FIFO버퍼(280-1,280-2)가 절반(또는 임의의 다른 적절한 임계 레벨) 이상 차면, VCXO(264) 주파수가 증가되고 더 빨리 데이터를 꺼낸다. FIFO버퍼(280-1,280-2)가 절반 미만으로 차면, VCXO(264) 주파수가 감소되고 더 천천히 데이터를 꺼낸다.

따라서, 본 발명은 도 2 및 도 3에 도시된 종래 기술의 시스템보다 더 낮은 샘플클럭시간 지터를 갖는데, 이는 수신기의 샘플클럭이 심볼 클럭의 복원와 관련된 잡음에 의해 오염되지 않기 때문이다.

더 구체적으로, 종래 기술의 시스템에서, 링크의 송신기 단부(150)(도2)에서 곱해진 클럭으로부터 유도된 복원된 클럭들은 비트 셀 시간의 10-20% 이상의 지터를 가지게 된다. 링크 레이트가 1/25Gb/s이면, (800ps의 비트 셀 시간으로) 수신된 샘플클럭이 100ps 이상의 지터를 가지는 것이 드물지 않게된다. 지터의 상기 레벨 을 갖는 샘플클럭이 수신기의 D/A변환기를 클럭하는데 사용되면, 복원된 RF 신호의 충실도(fidelity)는 이상적인 8비트 A/D 및 D/A 변환 시스템의 충실도를 초과할 수 없게된다.

그러나, CATV 시스템의 리턴 링크는 일반적으로 종래 아날로그 계열의 레이저 리턴 경로 링크의 성능과 일치하도록 데이터의 전체 10비트에 가까운 것을 필요로 한다. 수신기(250)에서 VCXO의 사용을 포함한, 본 발명의 주파수 고정방법은 수신기의 샘플클럭이 5 내지 50MHz 사이의 신호에 대해 20-30ps의 지터 레벨로 생성되게 한다.

본 발명에 따른 디지털 리턴 경로의 사용은 많은 이점을 갖는다. 예를 들어, 리턴 경로 링크의 길이는 성능에 손상을 주지않고도 매우 길 수 있는데, 왜냐하면 디지털 링크 성능은 대개 링크 거리에 따라 변하지 않기 때문이다. 디지털 광섬유링크는 모든 실용적인 목적을 위해 "무오류(error free)"로 동작하도록 상기 링크용의 충분한 SNR이 있도록 설계될 수 있다. 10^-15 미만의 링크 오류율은 드물지 않다. 이로 인해, 리턴 경로 링크 시스템은 광섬유가 짧게는 1미터에서 길게는 30km 이상까지 거리에 따른 성능감소를 보이지 않는다.

링크 성능은 일반적으로 불량한 접합(splice), 커넥터(connector), 디바이스 온도 또는 통상적인 전압 편위(voltage excursion)에 따라 변하지 않는다. 다시 한번, 이들 변화를 갖는 링크의 특징들이 측정될 수 있으나, 심지어 이들 변화들을 가지더라도, 상기 변화들이 아날로그 측정에 영향을 끼치기는 하지만, SNR은 대개 무오류 디지털 성능이 여전히 가능한 범위에 유지될 수 있다. 따라서, 본 발명의 리턴 경로 RF 링크는 구성요소 변화를 통해서도 일정한 SNR로 동작된다.

또한, 디지털 리턴 경로는 "완벽한 조건"하에서 아날로그 리턴 경로와 동일한 성능을 나타내므로, 디지털 리턴 경로는 진입(ingress)에 대해 더 큰 면역을 제공할 수 있는데, 왜냐하면 길이, 접합 및 온도변화와 같은 링크 감쇄(link degradation)에 일반적으로 할당되는 마진(margin)이 이제 진입처리(handling ingress)에 할당될 수 있고, 통상적으로 리턴 경로 링크 시스템을 클리핑(clipping)하게 구동하는 진입에도 불구하고 시스템이 동작하도록 하기 때문이다.

다중 서브트리로부터 리턴 경로 데이터의 조합

도 12 및 도 13은 2개 이상의 서브트리(300)로부터 리턴 경로 데이터 스트림이 광섬유(210)를 통해 수신되고, 시분할 다중화(TDM)를 사용하여 허브(330)에 조합되고 그런 후 광섬유(360)를 통해 전송되는 본 발명의 실시예를 도시한 것이다. 시스템의 각 서브트리용 송신기는, 이 실시예에서 (ADC(202)를 클럭킹하는) 송신기용 샘플클럭이 분리된 저잡음의 정밀 VCXO(전압제어 크리스탈 발진기)(212-A)에 의해 생성되는 것을 제외하고는, 상술한 바와 같이 동일하다. 또한, 여러가지 서브트리로부터의 데이터 스트림이 용이하게 조합되도록 하기 위해, 모든 서브트리에 있는 VCXO((212-A)의 클럭레이트는 각 서브트리의 송신기에 포함된 오실레이터 로크로직(oscillator lock logic)(308)에 의한 파일롯 톤(pilot tone)에 의해 제어된다. 모든 VCXO((212-A)의 레이트는 동일한 값으로 강제되고, 이들 클럭의 위상들은 조정되지 않음(및 조정될 필요가 없음)이 주목된다.

일 실시예에서, 파일럿 톤은 기정의된 타겟 샘플클럭레이트의 약 40%로 실행되는 클럭이다. 예를 들어, 파일럿 톤은 표적(target) 샘플클럭레이트가 100MHz이면 40MHz 클럭신호일 수 있다. 각각의 서브트리(300)에 대한 오실레이터 로크로직(308)은 국소적으로 생성된 샘플클럭을 수신하고 샘플클럭레이트가 정확하게 파일럿 클럭레이트의 2.5배임을 보장하는 교정전압을 생성한다. 파일럿 톤에 대한 VCXO((212-A)의 로킹(locking)은 각각의 서브트리부터의 펄스를 카운트하고 (펄스폭 변조 및 저역 필터링을 사용하여) VCXO에 인가되는 적절한 전압을 생성함으로써 수행된다. 다른 실시예에서, 다른 샘플링 클럭레이트, 파일럿 톤 클럭레이트 및 샘플 대 파일럿의 클럭레이트 비가 사용될 수 있다.

도 12는 파일럿 톤을 CATV 시스템의 서브트리에 분배하는 장치를 도시한 것이다. 헤드엔드 시스템(310)에서, 포워드 링크신호는 텔레비전 신호피드(signal feeds)(312), 디지털 신호피드(314)(예를 들어, 브라우저를 사용하는 가입자가 보기 위한 인터넷 서비스 사업자로부터의 데이터) 및 파일럿 톤 발생기(316)에 의해 생성된다. 상기 발생기(316)에 의해 생성된 파일럿 톤은 바람직하게는 헤드엔드 송신기(318)에 의한 CATV 시스템의 포워드 경로를 통해 전송된 텔레비전 및 다른 신호들에 추가되는 사인곡선 신호이다. 각각의 서브트리(300)에서, 노치 필터(notch filter)(304)는 상기 파일럿 톤들을 포워드 경로상의 다른 신호들과 분리시키는데 사용되고, 증폭기(306)는 추출된 사인곡선의 파일럿 톤을 파일럿 클럭 신호로 변환시키는데 사용된다. 파일럿 클럭신호는 그 동작이 상술되어 있는 서브트리의 송신기의 오실레이터 로크로직(308)에 의해 수신된다.

도 13에 도시된 바와 같이, 본 명세서에서 허브(hub)(330)라고 하는 리턴 경로 송신기 장치는 광섬유(210)를 통해 2개 이상의 서브트리로부터 데이터를 수신한다. 허브(330)는 각각의 서브트리로부터의 신호를 전기적으로 저장되거나 버퍼된 데이터 프레임으로 변환시키는 디지털 수신기(332)를 포함하고, 그런 후 상기 수신기는 데이터 프레임을 시분할 멀티플렉서나 파장분할 멀티플렉서(334)로 보낸다. 허브(330)는 또한 또 다른 서비스나 소스(314)로부터 데이터를 수신할 수 있다. 예를 들어, 다른 소스(314)는 헤드엔드 시스템이 데이터 송신오류를 검출할 수 있도록 테스트 패턴을 생성하는 시스템일 수 있다.

멀티플렉서(334)에서 신호 처리 로직은 바람직하게는 각 서브트리로부터 데이터를 저장하는 분리된 FIFO 버퍼 뿐만 아니라 다른 소스(314)로부터 데이터를 저장하는 FIFO를 포함한다. 모든 서브트리들에 대한 FIFO 버퍼는, 각각의 프레임 송신주기의 시작에서, 항상 동일한 채움 레벨을 갖는다. 서브트리용 FIFO 버퍼가 절반 이상 찰 때마다, 각각의 서브트리 FIFO로부터의 데이터 프레임이 리턴 경로 링크를 통해 전송된다. 시분할 다중화가 사용되면, 조합된 데이터 신호가 하나의 레이저 다이오드 드라이버(336)와 레이저 다이오드(338)를 사용하여 전송된다. 파장분할 다중화가 사용되면, 다수의 레이저 다이오드 드라이버와 레이저 다이오드들이 사용된다.

서브트리용 FIFO 버퍼가 절반 미만으로 찰 때마다, 다른 서비스(314)용의 FIFO로부터 나온 하나 이상의 데이터 프레임이 리턴 경로 링크를 통해 전송되고, 다른 서비스(314)용의 FIFO에 있는 데이터가 불충분하면, 다른 서비스에 할당된 프레임이 패드 심볼로 채워진다. 다른 서브스(314)로부터의 데이터에 대한 이용가능한 대역폭은 허브의 출력 전송레이트와 상기 허브에 결합된 서브트리로부터의 데이터 스트림의 조합된 입력 데이터레이트 사이의 차(差)에 따른다.

이 실시예에서, 모든 서브트리의 리턴 경로 송신기들은 본질적으로 동일한 샘플링 클럭 주파수를 갖는다. 이는 시스템이 상기 시스템 전체에 걸쳐 중간지점들에 수집되는 리턴 경로 신호들 사이에 간섭성(coherence)을 갖게 할 수 있고, 이는 차례로 리턴 경로 신호에 대한 저비용의 취합을 가능하게 한다.

서브트리의 샘플클럭이 파일럿 톤에 의해 제어되지 않고, 따라서 서로 약간씩 변하게 되는 TDM 구현에서, 멀티플렉서(334)의 신호 처리 로직은 수신된 데이터 스트림의 클럭레이트와 허브의 심볼 전송 클럭의 클럭레이트 사이의 차를 보상하기 위해, 필요에 따라, 들어오는 데이터 스트림으로부터 패드 특징들을 추가하거나 제거한다. 각 데이터 스트림에서 패드 특징들에 의해 차지한 대역폭이 최악의 경우 허브의 나가는 심볼 클럭과 들어오는 데이터 스트림의 클럭레이트 사이의 클럭레이트에서의 불일치를 초과하는 한, 어떠한 데이터도 시분할 다중화를 사용하여 손실되지 않게된다. 예를 들어, 멀티플렉서(304)의 신호 처리 로직은 다른 서브트리용의 RF 데이터 FIFO버퍼가 다음 데이터 프레임의 전송을 위한 충분한 데이터를 포함하나, 특별한 서브트리에 대한 FIFO버퍼가 충분한 데이터를 포함하지 못하면 특별한 서브트리에 대한 데이터 프레임 대신에 패드 심볼을 삽입할 수 있다.

상술한 바와 같이, 허브는 파장분할 멀티플렉서(WDM)를 사용할 수 있다. 일 실시예에서, WDM은 2이상의 각각의 광파장에 2이상의 데이터 스트림을 전송하는 조 악한 파장분할 멀티플렉서이다. "조악한(coarse)" 파장분할 멀티플렉서라고 한 것은 2개 광신호의 광파장이 서로 적어도 10㎚ (바람직하게는 적어도 20㎚) 떨어져 있음을 말한다. 일 실시예에서, 각각의 광섬유(360)는 1310㎚에서 첫번째 2.56 Gb/s 데이터 스트림과, 1550㎚에서 두번째 2.56 Gb/s 데이터 스트림을 운반한다.

도 4, 도 7 및 도 13에 도시된 노드 및 허브 서브시스템을 사용한 리턴 경로 데이터 스트림의 통합은 디지털 리턴 스트림이 지류(tributaries)로부터 형성되게 하고 그런 후 헤드엔드에서 다시 갈라지게 한다. 더욱이, 각각의 개별 리턴은 상술한 VCXO 및 FIFO방법을 사용하여 헤드엔드에 수신된 마스터 A/D 클럭을 가질 수 있다.

제 2 트래픽 취합방법

종래 기술의 시스템에서, 리턴 경로는 아날로그 RF 조합 기술을 사용하여 일반적으로 취합(aggreation)되나, 이는 신호에서 어떠한 증가없이 링크 잡음을 증가시키게 야기한다. 상술한 바와 같이, 시분할 다중화를 사용한 디지털 취합은 신호 감쇄없이 하나의 광섬유를 통해 다수 데이터의 동시 전송을 가능하게 한다.

모든 리턴 경로 클럭을 하나의 기준 주파수로 동기화시킴으로써 다수 스트림의 간단한 디지털 취합이 가능해지는데, 이는 각각의 스트림으로부터 데이터가 다른 데이터들과 간섭하기 때문이다. 예를 들어, 2개의 리턴 경로 데이터 스트림은 데이터의 간단한 추가에 의해 조합될 수 있다. 이는 RF 조합을 실행하는 것과 동일하나, 신호들이 디지털 영역에서 다시 아날로그 영역으로부터 취해지는 것을 필요로 하지 않는다. 이 조합방법은 2이상의 서브트리가, 허브와 같은 CATV 시스템의 중간지점에서, 충족되는 노드에서 실행될 수 있거나, 상기 신호들이 헤드엔드 시스템에서 CMTS에 의해 처리되기 전에 헤드엔드에서 실행될 수 있다. 모든 경우에, 상기 방법들은 동일하며 이 기능을 수행할 수 있는 능력은 이론적인 논의(즉, 통상적인 신호 대 잡음 감쇄)로부터 발생할 수 있는 것을 넘어서 신호 무결성에서의 어떠한 추가 손실도 발생하지 않음을 의미한다. 아날로그 광섬유 방법을 사용하여서는 얻을 수 없는 SNR 레벨을 갖는 디지털 리턴을 사용한 CATV 시스템을 설계할 수 있기 때문에, 따라서 디지털 조합의 상당한 레벨들이 실행될 수 있을 정도로 깨끗한 신호들로 시작할 수 있다. 이는 시스템이 비용절감 및 변화하는 시스템 부하(load)하에서 신호 그루밍(signal grooming)과 같은 다른 목적들을 충족시킬 수 있게 한다.

도 2 및 도 3에 도시된 리턴 링크 시스템은 송신기와 수신기 사이에 합성기(synthesizer)를 필요로 하는 반면에, 본 발명은 수신기에만 합성기를 사용하고, 이로 인해 비용을 줄이고 리턴 경로 링크의 신뢰도를 증가시킨다.

합산 RF 송신기 과 큰 대역폭의 비-RF 데이터 채널의 사용한 리턴 링크 시스템의 직렬 연결 형태

이제 본 발명의 "직렬 연결(daisy chain)" 실시예로 주의를 돌린다. 하기에서, 직렬 연결 실시예는 기능이 앞선 실시예에서와 동일한 구성요소들을 사용할 때마다, 이들 구성요소들은 직렬 연결 실시예(들)의 도면 및 설명에서 동일한 참조번호로 표시되고, 또한 이러한 구성요소들의 기능 및 동작은 직렬 연결 실시예(들)에서 그 기능 및 동작을 이해하는데 필요한 정도로만 설명된다.

도 14는 복수의 서브트리 리턴 링크 송신기(402)가 직렬 연결에 연결되어 있고, 뿐만 아니라 RF 데이터용의 디지털 리턴 경로 링크를 제공하는 한 세트의 큰 대역폭 디지털 채널을 더 제공하는 CATV 디지털 리턴 경로 링크 시스템(400)을 도시한 것이다. 더 구체적으로, 도시된 실시예에서 CATV 시스템의 8개 서브트리까지의 리턴 링크들이 "합산(summing) RF 송신기 "(402)에 의해 제공되며, 상기 서브트리 RF 송신기의 수는 다른 실시예에서 더 많거나 더 적을 수 있다. 각각의 합산 RF 송신기(402)는 이전 노드 뿐만 아니라 로컬 서브트리로부터 RF 데이터 신호로부터 데이터 스트림을 수신한다. 합산 RF 송신기(402)는 수신된 데이터 스트림에서의 RF 데이터와 로컬 서브트리 J로부터의 데이터를 합하고(여기서, J는 로컬 서브트리를 식별하는 지표이다), 발생한 데이터 스트림을 광디지털 신호로 변환시키며, 그리고 상기 발생한 광디지털 신호를 광섬유(404-J)를 통해 시스템의 다음 노드로 전송한다.

직렬 연결에서 제 1 합산 RF 송신기(402)는 헤드엔드 시스템에서 한 세트의 라우터(406)로부터 광섬유(404-0)를 통해(또는 대안으로 주 광섬유 및 케이블 포워드 경로를 통해) 데이터 스트림을 수신한다. 이 데이터 스트림은 아래에 더 상세히 설명된다. 직렬 연결에서 마지막 합산 RF 송신기(402)는 그 출력 데이터 스트림을 헤드엔드 시스템의 허브(408)로 전송한다. 직렬 연결용 마스터 클럭(master clock)은 제 1 합산 RF 송신기의 클럭에 의해, 또는 헤드엔드 자체로부터 제공될 수 있다. 또는, 시스템은 마스터 클럭이 체인에서 합산 RF 송신기 중 어느 하나에 의해 제공되도록 구성될 수 있다.

다수의 서브트리로부터 RF 데이터를 합산함으로써, RF 신호는 서로 중첩되 고, 결과적으로 발생한 데이터 스트림은 이들 RF 신호의 합(또한 중첩(supperposition)이라고 함)을 나타낸다.

RF 데이터를 헤드엔드 시스템에 전송하는 것 뿐만 아니라, 각각의 합산 RF 송신기(402)는 또한, 한 세트의 큰 대역폭 데이터 채널을 수신하고, 전송하고 노선을 정한다. 일 실시예에서, 각각의 합산 RF 송신기(402)는, 예를 들어 이더넷 채널로서 구현되는 각각의 100Mb/s 데이터 채널을 가진다. 각각의 RF 송신기에 의해 수신된 데이터 스트림은 각 서브트리에 대한 100Mb/s 데이터 채널을 포함한다. RF 송신기는 상기 데이터 채널에 데이터를 로컬 노드에 있는 라우터나 다른 디바이스(미도시)로 보내고, 또한 일련의 데이터 스트림을 이 데이터 채널에 삽입한다. 따라서, 로컬 노드에 대하여 채널에 수신된 데이터는 로컬버스(local bus)상에서 "분기되고(dropped)", 로컬 노드에 의해 제공된 데이터는 채널에 "결합된다(added)". 대부분의 실시예들에서, 각각의 서브트리에 대한 비-RF 데이터 스트림은 적어도 5Mb/s의 대역폭을 갖는 양방향의(full-duplex) 데이터 채널임이 예상된다. 다른 실시예들에서, 비-RF 데이터 스트림은, 각각의 서브트리로부터 헤드엔드 시스템으로의 리턴 경로 방향으로만 데이터를 전송하는, 단방향의(half-duplex) 데이터 채널로서 실행될 수 있다.

각각의 서브트리 리턴 링크 송신기(402)에 대한 보조 데이터 채널은, 예를 들어, 양방향의 10Mb/s 또는 100Mb/s 이더넷 채널일 수 있고, 리턴 링크 송신기(402)로의 연결은 광섬유, 케이블 또는 무선 연결에 의해 이루어질 수 있다.

대역폭 할당 및 데이터 스트림 구조

도 14에 도시된 실시예에 있어서, 광섬유(404)를 통해 송신되는 데이터 스트림은 약 2.56 Gb/s로 송신되고, 상기 대역폭은 다음과 같이 할당된다: 1.20 Gb/s는 결합된 합산된 신호로서 모든 서브트리들로부터의 RF 데이터를 송신하는데 사용된다; 800 Mb/s는 8개의 100 Mb/s 이더넷 데이터 채널들을 위해 사용되고, 한 채널은 8개의 서브트리 노드들 중 각 하나를 위해 사용된다; RF 데이터 및 이더넷 데이터 스트림들은 결합되고 8b/10b 부호화되어, 2.5 Gb/s의 결합 데이터 스트림을 만들어낸다; 24 Mb/s(부호화 및 부가 비트들을 포함한 60 Mb/s)까지의 보수 데이터 채널은 보수 데이터를 RF 송신기에서 헤드 엔드 시스템으로 송신하기 위해 사용된다.

도 14를 계속 참조하면, 24 Mb/s 보수 데이터 채널은 헤드 엔드 시스템(또는 RF 송신기들 및 헤드 엔드 시스템 사이에 있는 중간 허브)에서의 명령들을 RF 송신기들로 송신하기 위해서도 사용된다. 임의로 지정된 RF 송신기로 헤드 엔드 시스템(또는 허브)에 의해 송신될 수 있는 명령들의 예에는, 서브트리로부터의 RF 데이터 샘플을 보수 데이터 채널을 통해 송신하는 명령, 로컬 서브트리로부터의 RF 데이터 송신을 중단하는 명령(예컨대, 상기 트리에서의 과도한 진입으로 인해서), RF 입력 증폭기 이득이 증가 또는 감소시키는 명령이 있다.

도 15는 리턴 링크 광섬유(404)를 통해 서브트리 리턴 링크 송신기들(402) 중 임의의 하나에 의해 전송되는 데이터의 데이터 구조를 나타낸다. 송신기에 의해 발생된 데이터 스트림은 RF 데이터 샘플을 나타내는 제 1 부분과 데이터 채널들 중 하나로부터의 비-RF 데이터(non-RF data)인 제 2 부분을 갖는 16 비트 데이터 워드들의 시퀀스를 포함한다. 한 실시예에 있어서, 각 데이터 워드의 12 비트는 하나의 RF 데이터 샘플을 나타내고, 4비트는 데이터 채널로부터의 비-RF 데이터이다. 데이터 채널들의 수가 N(예컨대, 8)일 때, 데이터가 각 데이터 워드에 포함되는 데이터 채널은 순환 순서 방식(round robin fashion)으로 순환되어, 16 비트 데이터 워드 채널 중의 4 비트 데이터 서브 채널의 균등한 몫을 각 데이터 채널에 제공한다. 환언하면, 비-RF 데이터 채널들은 시분할 다중화되어 16 비트 데이터 워드 채널 중의 4 비트 데이터 서브 채널을 점유한다.

도 15에서 도시된 바와 같이, 각 16 비트 데이터 워드는 표준 또는 전용 8b/10b 또는 16b/20b 변환을 사용하여 비트 밸런스된 20 비트 워드로 변환된다. 또한, 본 명세서에서 앞서 설명된 실시예에서와 같이, 보수 데이터가 시스템의 광섬유(404)를 통해 전송된 전체 데이터 스트림을 산출하기 위해 이용 가능할 때, 20 비트 부호화 데이터 워드는 아이들 또는 보수 데이터로 채워진다.

포워드 경로(다운 스트림) 광섬유(404-0)를 통해 송신된 데이터 스트림은 도 15에 도시된 것과 동일한 포맷을 갖는다. 그러나, 각 데이터 워드 내의 RF 데이터는 톤 덧셈기(225)에 의해 발생되는 바와 같이 전술한 타입의 하나 이상의 저 진폭 디더링 "톤"을 운반하도록 설정되거나, 0과 같은 고정 값으로 설정된다(도 5 및 이와 관련된 설명을 보라). 더욱이, 포워드 경로(404-0)를 통해 송신된 데이터 스트림은 일반적으로 어떤 보수 데이터도 포함하지 않을 것이고, 따라서 RF 데이터 워드는 아이들로 채워질 것이다. 따라서, 앞서 지적된 바와 같이, 일부 실시예에서 RF 데이터 워드는 아이들 및 명령 데이터 모두로 채워진다. 예를 들면, 명령 데이터는 2개의 명령 데이터 워드에 앞서 2개의 캐리어 워드를 전송함으로써 데이터 프레임들 간에 송신될 수 있다. 명령 데이터 워드들은 누적되는 경우 하나 이상의 명령들을 나타낸다. 각 명령은 어느 RF 송신기(들)가 명령의 수신처인지를 식별하는 수신처 부분과 취해져야할 동작 또는 식별된 RF 송신기(들)에서 설정될 모드를 지정하는 명령 부분을 포함한다.

도 14에 도시된 리턴 링크 시스템의 한 실시예에서, 각 데이터 프레임은 16 데이터 워드를 포함한다. 각 데이터 프레임의 제 1 데이터 워드는 제 1 비-RF 데이터 채널을 위한 데이터를 포함하고, 각 데이터 프레임의 마지막 워드는 비-RF 데이터 채널들 중 마지막 채널을 위한 데이터를 포함한다. 아이들, 보수 데이터 및 명령들은 1X 및 2X 리턴 링크 송신기들을 위해 전술된 것과 동일한 방법을 사용하여 데이터 프레임들 사이에 삽입된다. 아이들에서 데이터 워드로의 각 전이는 데이터 프레임의 시작을 나타내고, 상기 전이는 각 합산 리턴 링크 송신기(402)를 이전 노드에서 수신된 데이터 스트림과 동기시키기 위해 사용된다.

도 15는 광섬유의 대역폭이 어떻게 할당될 수 있는지와 전송되는 데이터 스트림이 어떻게 구조화될 수 있는지에 대한 한 실시예를 나타냄을 이해해야 한다. 본 기술분야의 당업자에 의해 이해되는 바와 같이, 상기 대역폭이 RF 및 비-RF 데이터 사이에 할당되는 방법은 본질적으로 무제한으로 많이 있고, 데이터 스트림이 구조될 수 있는 방법 또한 본질적으로 무제한으로 많이 있다. 본 발명의 많은 태양은 임의의 특정 대역폭 할당 및 데이터 스트림 구조와 독립적이다.

직렬 연결/합산 서브트리 리턴 링크 송신기

도 16은 서브 트리 합산 송신기(402)의 블록 다이어그램을 나타낸다. 전술된 실시예에서와 같이, RF 송신기(402)는 수신된 RF 신호의 신호 레벨을 조정하기 위한 가변 이득 증폭기(203), 및 샘플 클럭에 의해 결정된 레이트에서 아날로그 RF 신호를 샘플하기 위한 아날로그-디지털 변환기(202)를 포함한다. 본 실시예에서, ADC(202)에 의해 발생되는 전체 12 비트가 사용된다. 톤 덧셈기(225)가 전술한 바와 같이 저 진폭 디더링 톤(low amplitude dithering tone)들의 세트를 RF 데이터 신호에 부가하기 위해 선택적으로 사용될 수 있다.

송신기(402)는 또한 수신기(424)를 통해 이전 노드로부터 디지털 데이터 스트림을 수신한다. 상기 데이터 스트림은 로컬 서브트리로부터의 RF 데이터와 병렬로 수신된다. 수신된 데이터는 시스템의 제로 또는 하나 이상의 다른 서브트리들로부터의 디지털 RF 데이터를 포함한다. 수신된 데이터 스트림은 N(예를 들면, 8) 비-RF 데이터 채널들로부터의 데이터 및 보수 데이터 채널로부터의 보수 데이터를 포함한다. 수신된 데이터 스트림 내의 다양한 데이터 채널들은 디멀티플렉서(426)에 의해 인식되고 배포된다. 디멀티플렉서(426)는 또한 수신된 데이터 스트림으로부터 샘플 클럭을 복원하고 상기 샘플 클럭은 이전 노드에서 수신된 데이터 스트림의 데이터 레이트와 동기되는 레이트에서 로컬 트리로부터의 RF 데이터를 발생시키기 위해 ADC(202)를 구동하도록 사용된다.

디멀티플렉서(426)에서부터의 한 출력은 RF 데이터 스트림이고, 양호한 실시예에서 12 비트 RF 데이터 샘플들을 포함한다. 상기 RF 데이터 스트림은 합산기(430)에 의해 로컬 서브트리를 위한 RF 데이터와 합산되어 합산 RF 데이터 신호를 노드(432) 상에 발생시킨다.

디멀티플렉서(426)로부터의 또다른 출력은 비-RF 데이터 스트림이고, N(예컨대, 8) 시분할 다중화 데이터 스트림을 포함한다. N 데이터 스트림들 중 단 하나 만이 특정 로컬 서브트리에 속하고, 분기/결합(Drop/Add) 회로(434)는 비-RF 데이터 스트림의 하나의 TDM 시간 슬롯에서 비-RF 데이터 스트림을 추출하고 새로운 비-RF 데이터 스트림을 비-RF 데이터 스트림의 동일한 TDM 시간 슬롯으로 삽입하기 위해 사용된다.

디멀티플렉서(426)로부터의 더욱 또다른 출력(도 16에 도시되지 않음)은 수신 데이터 스트림 내에 포함되는 (있다면) 보수 데이터 스트림이다. 다른 실시예에서, 디멀티플렉서(426)로부터의 다른 출력(도 16에 도시되지 않음)은 수신된 데이터 스트림 내에 포함되는 명령 데이터 스트림이다. 디멀티플렉서(426)의 이들 태양들은 다른 도면들을 참조로 이하에서 설명된다.

전술한 실시예에서와 같이, RF 송신기(402)는 송신기(402)의 온도, 전압 및 다른 파라미터들을 모니터하기 위한 센서들(226)의 세트를 포함할 수 있다. 센서에 의해 발생된 값들은 프로세서(420)에 의해 판독되는데, 상기 프로세서(420)는 또한 송신기(402)의 시리얼 번호, 모델 번호, 소프트웨어 및 하드웨어 수정본, 제조일자와 같은 송신기 식별 정보를 저장하기 위한 내부 메모리 디바이스(230)를 포함한다. 프로세서는 주기적으로 센서에 의해 발생된 값들(포괄적으로 보수(補修) 데이터로 호칭됨)을 송신기 식별 정보로서 FIFO 메모리 디바이스(229)(도 20에 도시됨)로 보낸다. 본 실시예에서 보수데이터는 메모리 디바이스(229)로 매 40ms 마다 한번씩 보내진다.

또한, RF 송신기(402)는 로컬 서브트리로부터의 RF 데이터 샘플들의 스트림을 보수 데이터 스트림으로 삽입하기 위한 RF 데이터 샘플러(422)를 포함한다. 한 실시예에서, RF 데이터 샘플러(422)는 헤드 엔드 시스템에서 송신된 명령에 의해 활성화된다. 다른 실시예에서, 프로세서(420)는 분 당 한번씩과 같이 주지적으로 RF 데이터 샘플러(422)를 활성화하도록 프로그래밍된다. 활성화될 때, RF 데이터 샘플러(422)는, 프로세서(402)와 연계되어, (보수 데이터 스트림을 통해) 샘플링된 RF 데이터를 수신하는 컴퓨터 또는 다른 디바이스를 인에이블하게 하는 로컬 서브트리로부터의 RF 데이터의 충분한 수의 샘플들을 발생시켜서, 예컨대 로컬 서브트리에서 과잉 진입이 있는지를 결정하기 위해 상기 데이터의 푸리에(Fourier) 분석을 행한다.

도 17은 도 16의 서브트리 리턴 링크의 수신기(424) 및 디멀티플렉서(426)의 한 실시예를 도시한다. 수신기(424)는 도 9A는 전술한 바와 같이 동작하는 클럭 복원 회로(260), 디시리얼라이저 회로(258) 및 광섬유 수신기(252, 254)를 포함한다. 직렬 연결 수신기 디멀티플렉서(450)는 디시리얼라이저 회로(258)에 의해 복원된 데이터 및 플래그들을 수신하고, FIFO로 사용되는 메모리 디바이스들(452) 내의 임시 저장을 위해 상기 데이터를 식별하고 역다중화시킨다. 12 비트 RF 데이터 값들은, 각 수신된 RF 데이터 워드용 EOF 플래그 및 전송 에러 플래그와 함께, 메모리(452-1)에 저장된다; 4비트 비-RF 데이터 값들 및 1 비트 콘텐츠 선택 플래그는 메모리(452-2)에 저장된다; 그리고 수신된 데이터 스트림 내의 보수 데이터는 메모리(452-3)에 저장된다.

디멀티플렉서(426)는 샘플 클럭을 발생시키는 VCXO(Voltage Controlled Crystal Oscillator) 및 도 10을 참조로 전술한 것과 동일한 방식으로 동작하는 클럭 스피드 조정 회로(284)를 포함한다. 제어 로직 회로(454)는 모든 RF 데이터를 한 메모리(452-1)에 저장하고 비-RF 데이터 채널들의 세트로부터의 비-RF 데이터를 다른 메모리(452-2) 내에 저장하는 것을 제외하고는 도 10의 제어 로직 회로(283)과 유사하게 동작한다. 또한, 상기 제어 로직 회로(454)는 직렬 연결 합산 RF 송신기(402) 내에서의 다양한 회로들의 동작을 제어하는 한 세트의 모드 신호들을 발생시키고, 또한 가변 이득 증폭기(203)를 위한 이득 설정을 발생시킬 수 있다.

도 18은 도 17, 도 18 및 도 20에서 "Eth Sel"로 라벨링된 1 비트 로컬 콘텐츠 선택 플래그를 발생시키는 도 17의 직렬 연결 수신기 디멀티플렉서(450)의 일부를 도시한다. 도시된 바와 같이, 복원된 데이터 및 플러그들은 "연결 로직(wired logic)"를 사용하여(즉, 데이터 및 플래그 버스들의 다양한 비트 라인들을 라우팅하여) 결합되고 분리되어, 14 비트 "데이터 + 송신 에러 +EOF" 버스(460) 및 4 비트 "이더넷 데이터" 버스(461)를 형성한다.

채널 ID 상태 머신(466)은 어떤 비-RF 데이터 채널이 현재 처리되고 있는지를 놓치지 않는다. 도 19에 도시된 바와 같이, 수신된 데이터 스트림 내에서 아이들에서 데이터 워드로의 전이가 있을 때마다, 상태 머신은 초기화되어서 순환 TDM 시간 슬롯 카운터(cyclical TDM time slot counter)에 의해 발생된 값을 초기 값(예컨대, 1)으로 설정한다. 일단 상태 머신이 초기화되면, 이는 자동적으로 새로운 RF 데이터 워드가 직렬 연결 수신기 디멀티플렉서(450)에 의해 수신할 때마다 순환 RDM 타임 슬롯 카운터를 증가시킨다. 또한, 도 18 및 도 19에서 도시된 바와 같이, 순환 TDM 타임 슬롯 카운터에 의해 발생된 값이 로컬 노드용 채널 ID의 ID 또는 인덱스와 일치할 때마다 "Eth Sel" 신호는 제 1 값(예컨대, 1)으로 설정되고 그렇지 않으면 반대값(예컨대, 0)으로 설정된다. Eth 데이터 및 Eth Sel 신호들은 다함께 5 비트 채널 마크 데이터 신호(462)를 형성한다.

본 기술분야의 당업자에 의해 이해되는 바와 같이, 비-RF 데이터 채널의 TDM 타임 슬롯들이 서브트리 리턴 링크 송신기들에 의해 마킹되고 식별될 수 있는 다른 많은 방법이 있고, 이들 방법들 중 (모두가 아니더라도) 다수가 본 발명의 아키텍처 및 동작과 조화를 이룰 것이다.

도 20은 도 16에서 도시된 서브트리 리턴 링크 송신기(402)의 분기/결합 회로(434), 멀티플렉서(436), 및 송신기(438)의 실시예를 도시한다. 분기/결합 회로(434)는 Eth Sel 신호가 인에이블될 때(예컨대, "1"로 설정됨) 래치(470)를 통해 Eth 데이터 버스 상의 데이터를 착신 로컬 이더넷 채널로 송신하고, Eth Sel이 인에이블될 때 멀티플렉서(471)를 통해 발신 로컬 이더넷 채널에서 수신된 데이터를 비-RF 데이터 스트림으로 삽입시킨다. Eth Sel 신호가 인에이블되지 않을 때의 타임 슬롯 동안에, 비-RF 데이터 스트림은 변하지 않은 멀티플렉서(471)에 의해 통과된다.

도 16의 멀티플렉서(436)는 RF 데이터 및 비-RF 데이터의 메모리 디바이스(474-1)로의 기록을 제어하기 위해 제어 로직 회로(472)를 사용하여 한 실시예에서 구현된다. 제어 신호(472)는 또한 로컬 발생 보수 데이터를 메모리 디바이스(229)로 기록한다. 더욱이, 제어 회로(472)는 도 10의 제어 로직 회로(283)를 위해 전술한 것과 유사한 방법으로 메모리 디바이스들(474-1, 452-3(이전 노드로부터의 보수 데이터) 및 229(로컬 발생 보수 데이터))로부터 데이터를 판독하는 프로세스를 제어한다. 특히, 메모리(474)의 채움가 임계 레벨 이상일 때마다 메모리(474) 내의 데이터 워드는 데이터 아웃 멀티플렉서(474)를 통한 전송을 위해 판독된다. 메모리(474)의 채움가 임계 레벨 이상이 아닐 때, 보수 데이터 메모리(452-3, 229) 모두가 전송을 위해 준비된 보수 데이터 세트를 포함하지 않는다면, 4개의 아이들 워드들의 세트가 데이터 프레임들 사이에 삽입된다. 메모리(474)의 채움가 임계 레벨 이상이 아니라면, 보수 데이터 메모리(452-3 또는 229) 중 하나는 전송을 위해 준비된 보수 데이터의 세트를 포함하고, 보수 데이터의 아이들 워드, 캐리어 워드 및 2개의 워드들이 멀티플렉서(476)를 통해 메모리(474)에서 데이터 프레임들 사이에 전송된다. 일단 보수 데이터 메모리(452-3 또는 229) 중 하나로부터의 보수 데이터 세트의 전송이 시작되면, 상기 메모리 내의 보수 데이터의 전송은 보수 데이터의 세트가 완전히 전송될 때까지 데이터 프레임들 간의 이용가능한 슬롯들 동안(즉, 메모리(474)의 채움가 임계 레벨 이상이 아닌 동안)에 계속된다.

시리얼라이저(206) 및 레이저 다이오드 드라이버(208) 및 레이저(209)로 구성된 송신기(438)는 도 7과 관련하여 전술된 바와 같이 동작한다.

헤드 엔드 시스템의 허브(408)의 실시예가 도 21에 도시된다. 허브는 시스템 내의 마지막 서브트리 리턴 링크 송신기로부터의 리턴 데이터 스트림을 수신하기 위한 수신기(424), 및 RF 데이터 스트림, 비-RF 데이터 스트림 및 보수 데이터를 서로로부터 분리하기 위한 디멀티플렉서(478)를 포함한다. 수신기(424)는 도 17에 도시되어 있고, 서브트리 리턴 링크 송신기에서의 수신기(424)와 동일한 방식으로 동작한다. 디멀티플렉서(478)는 RF 데이터 스트림을 헤드 엔드에 있는 CMTS(134)로 라우팅하고, 각기 데이터를 대응 라우터(406)와 교환하는 트랜시버들 세트(479)로 비-RF 데이터 스트림들을 라우팅하고, 보수 데이터를 분석을 위해 헤드 엔드에 있는 프로세서(482)로 라우팅한다. 각 트랜시버(479)는 비-RF 데이터 스트림들 중 하나를 대응 라우터로 전송하고, 라우터로부터의 비-RF 데이터 스트림을 수신한다. 라우터(406)는 10Mb/s 또는 100Mb/s 이더넷 라우터와 같은 일반적 데이터 네트워크 라우터일 수 있다. 케이블 모뎀 종단 시스템(CMTS)은 다중 개별 서브트리 RF 신호들(multiple distinct subtree RF signals)의 합산 샘플들을 나타내는 RF 데이터 스트림을 수신하고, 이로부터 각 서브트리 RF 신호들 내에 부호화된 디지털 메시지들을 복원한다. CMTS(134)는 많은 케이블 텔레비전 시스템에서 리턴 경로 신호들을 처리하기 위해 다년간 사용된 제품이므로, 그 구조 및 동작은 본 명세서에서 설명하지 않는다.

명령 다운 스트림을 서브트리 리턴 링크 송신기로 송신하기

본 발명의 일부 실시예에 있어서, 서브 트리 링크 송신기들의 동작을 제어하기 위해 명령들이 헤드 엔드 시스템에 의해 또는 중간 허브에 의해 송신된다. 서브 트리 리턴 링크 송신기의 헤드 엔드 제어의 필요성은 잠재적으로 전술된 모든 실시예에 적용된다. 예를 들면, 헤드 엔드 시스템에 의해 송신된 명령들은, 증폭기들(203)의 이득을 설정할 뿐만 아니라 송신기(200)의 다른 컴포넌트들의 모드를 설정 하기 위한 명령들을 사용하는 제어 로직 회로(227)(도 5에 도시됨)에 의해 수신된다.

도 22는 케이블 텔레비전 네트워크의 메인 포워드 링크를 통해 다중 서브트리들의 리턴 경로 송신기들로 명령들을 송신하기 위한 시스템을 도시한다. 본 실시예에서, 헤드 엔드 시스템(480)은 헤드 엔드 송신기(318)를 통해 메인 포워드 링크로 명령 데이터 패킷들을 주입하는 프로세서(482)(일반적으로 컴퓨터임)를 포함한다. 텔레비전 신호들 및 데이터 공급과 함께 명령들이 시스템 내의 각 서브트리의 포워드 경로 수신기(302)에 의해 수신된다. 명령 패킷들은 바람직하게는 시스템에서 다른 신호들에 의해 사용되지 않는 캐리어 주파수에서 송신되고, 따라서 노치 필터(484)가 명령 패킷들을 추출하기 위해 사용되고, 증폭기(486)가 서브트리 리턴 링크 송신기의 제어 로직 회로(454)에 의해 수신되고 해석될 수 있는 데이터 신호로 추출된 신호를 변환시키기 위해 사용된다.

도 23은 CATV 시스템의 헤드 엔드에서 수신된 데이터 스트림 내에 내장되는 헤드 엔드 프로세서에 의해 송신된 명령들과 같은 명령들을 수신하기 위한 별도의 회로를 갖는 도 17의 디멀티플렉서의 다른 실시예를 도시한다. 본 실시예에서, 24Mb/s 보수 데이터 채널은 헤드 엔드 시스템에서부터의(또는 RF 송신기들과 헤드 엔드 시스템 사이의 중간 허브로부터의) 명령들을 도 14에서 도시된 다운링크 이더넷 채널(404-0)을 통해 RF 송신기로 송신하기 위해 사용된다. 헤드 엔드 시스템(또는 허브)에 의해 임의 지정된 RF 송신기로 송신될 수 있는 명령들의 예에는, 보수 데이터 채널을 통해 서브트리로부터의 RF 데이터의 샘플들을 송신하기 위한 명령, 로컬 서브트리로부터의 RF 데이터를 송신하는 것을 중지(예컨대, 상기 서브트리 내에서의 과잉 진입으로 인해서)하기 위한 명령, 및 RF 입력 증폭기의 이득을 증가 또는 감소시키기 위한 명령이 있다. 명령 데이터는 바람직하게는 2개의 명령 데이터 워드에 앞서 2개의 캐리어 워드들을 전송함으로써 데이터 프레임들 간에 전송된다. 명령 데이터 워드들은 누적되면 하나 이상의 명령들을 나타낸다. 각 명령은 어느 RF 송신기(들)가 명령의 수신처인지를 식별하는 수신처 부분 및 식별된 RF 송신기(들) 내에서 설정될 모드 또는 취해질 액션들을 지시하는 명령 부분을 포함한다. 수신처 부분은 특정 노드를 식별하는 인덱스 값으로서, 또는 명령의 수신처로서 하나 이상의 노드들을 식별하는 비트 맵으로서 구현될 수 있다. 명령 부분은 종래의 "op 코드 + 오퍼랜드" 포맷 또는 임의의 다른 적절한 포맷을 사용하여 구현될 수 있다.

디멀티플렉서(500)는 보수 데이터 스트림에 내장된 명령들을 인식하고 이들을 메모리 디바이스(506) 내에 저장하는 수신기 디멀티플렉서(502)를 포함한다. 명령이 이것이 수신된 서브트리 리턴 링크 수신기로만 향해진다면, 이것은 디멀티플렉서(500) 내의 제어 로직 회로(504)에 의해 처리되고 다음의 서브트리 노드로 전달되지 않는다. 명령이 이것이 수신된 서브트리 리턴 링크 수신기로 향해지지 않는다면, 또는 이것이 부가적 서브트리 리턴 링크 송신기들에게도 향해지지 않는다면, 명령은 도 20에 도시된 데이터 아웃 멀티플렉서(476)를 통해 다음의 서브트리 노드로 전달된다.

자동 이득 제어 및 진입 검출 및 제어

헤드 엔드 시스템에서부터의 명령들을 서브트리 리턴 링크 송신기들로 보낼 수 있는 능력을 갖는 전술된 임의의 실시예에 있어서, 헤드 엔드 시스템은 각 리턴 링크 송신기들의 입력 증폭기 이득 설정을 다음과 같이 최적화할 수 있다. 먼저, 헤드 엔드 시스템은 서브트리로부터의 RF 데이터 신호를 모니터한다. 2X 및 1X 리턴 링크 송신기에 있어서, 각 서브트리로부터의 RF 데이터 신호는 개별 신호로서 헤드엔드에서 수신되고, 따라서 RF 데이터 신호에서의 에너지 레벨은 헤드 엔드에서 프로세서에 의해 분석될 수 있다. 직렬 연결 실시예에서, 각 서브트리 리턴 링크 송신기는 보수 데이터 채널을 통해 RF 데이터 샘플을 헤드 엔드로 전송하도록 지시될 수 있다.

한 실시예에서, 다수의 임계 레벨들이 정의되어, 각 서브트리 리턴 링크 송신기용 RF 입력 증폭기(203)(도 4)의 이득을 조정하는 방법을 결정하기 위해 사용된다. 특정 서브트리용 RF 데이터 신호에서의 에너지 레벨이 제 1 문턱 이하이면, 예컨대 6dB만큼 입력 증폭기 이득을 높이도록 조정하는 명령이 서브트리 리턴 링크 송신기로 전송되어 RF 데이터 신호의 전력을 높인다. 이는 시스템 내의 어떤 장비도 변경할 필요없이 서브트리를 위한 신호 대 잡음 비를 향상시키는 영향을 갖는다. 특정 서브트리용 RF 데이터 신호에서의 에너지 레벨이 제 2 문턱 이상이면(이는 데이터 클리핑이 일어날 수 있음을 나타냄), 예컨대 3dB 또는 6dB만큼 RF 입력 증폭기의 이득을 낮추도록 조정하는 명령이 서브트리 리턴 링크 송신기로 전송되어 RF 데이터 신호의 전력을 낮추고 데이터 클리핑을 막는다. 각 서브트리 리턴 링크 식별기에는 헤드 엔드 시스템이 전송한 명령에 반응하여, 적어도 3개의 개별 이득 레벨로 바람직하게는 5개의 개별 이득 레벨로 입력 증폭기 이득을 설정하는 능력이 제공된다.

RF 전력을 모니터하는 것에 부가하여, 한 실시예에서 헤드 엔드 시스템의 프로세서는 각 서브트리로부터 수신된 RF 데이터의 푸리에 분석을 주기적으로 행하고 자동적으로 진입 문제를 검출하도록 구성된다. 진입 문제가 검출되면, 시스템 조작자에게 알려진다. 그러면, 시스템 조작자는 RF 데이터의 헤드 엔드로의 전송을 중지하거나 RF 입력 증폭기 이득을 조정하여 진입 문제의 충격을 줄이기 위한 명령을 헤드 엔드 시스템을 통해 서브트리 리턴 링크 송신기로 보낼 수 있다. 일부 실시예에서, 헤드 엔드 시스템의 프로세서가 검출한 진입 문제가 너무 심하면, 헤드 엔드로의 RF 데이터의 전송을 막는 명령 또는 RF 입력 증폭기의 이득을 조정하는 명령이 진입 문제를 갖는 서브트리를 위한 리턴 링크 송신기에게 자동적으로 보내어짐과 동시에 시스템 조작자에게 보고될 수 있다.

RF 채널 및 광대역폭 비-RF 데이터 채널을 갖는 리턴 링크 시스템

이제, 본 발명의 다른 실시예를 도시하는 블록 다이어그램인 도 24를 주목하라. 도 24는 다수의 리턴 경로 송신기들(611)이 다수의 허브들(621) 및 헤드 엔드 시스템(631)에 연결된 CATV 디지털 리턴 경로 링크 시스템(600)를 도시한다. 본 실시예에서, 각 리턴 경로 수신기(611)는 로컬 서브트리 J(여기서 J는 로컬 서브트리를 식별하는 인덱스임)로부터의 리턴 경로 RF 데이터를 수신하고, 수신된 데이터 스트림을 광 디지털 신호로 변환하고, 광섬유(602-J)를 통해 광 디지털 신호를 허브(621)로 전달한다. 각 허브(621)는 다중 리턴 경로 송신기들(611)로부터의 다중 광 디지털 신호들을 수신하고, 광섬유 케이블(606)을 통해 헤드 엔드 허브(631)로 광 디지털 신호들을 송신한다. 또한 각 허브(621)는 헤드 엔드 허브(631)로부터 광신호들을 수신하고, 이들 광신호들을 리턴 경로 송신기들(611)로 전송한다.

RF 데이터를 헤드 엔드(예컨대, 허브들(621) 또는 헤드 엔드 허브(631))로 RF 데이터를 송신하기 위한 RF 데이터 채널을 구비하는 것에 부가하여, 리턴 링크 시스템(600)은 송신기(611) 당 제한된 수의 사용자들을 위해 RF 데이터 채널로부터 분리된 다중 전용 고속 비-RF 데이터 채널들(즉, 디지털 데이터 채널들)을 제공한다. 즉, 리턴 링크 시스템(600)은 송신기(611)와 헤드 엔드 허브(631) 사이에 다중 고속 데이터 레이트 "측파대(side-band)" 데이터 채널들을 제공한다. 본 명세서에서 설명된 본 발명의 일부 실시예에서, 다중 비 RF 데이터 채널들은 100baseT 이더넷 채널들로서 구현된다. 그러나, 시스템(600)에서의 비-RF 데이터 채널들의 수, 비-RF 데이터 채널들의 데이터 레이트, 및/또는 구현되는 데이터 채널들의 타입들은 본 발명의 다른 실시예들에서 다를 수 있다는 것을 이해해야 한다. 예를 들면, 1Gb/s의 대역폭이 리턴 경로 내의 디지털 이더넷 데이터 채널들에 할당되어 8b/10b 변환 이전에 800 Mb/s 데이터에 대응된다면, 리턴 링크 송신기는 전체 데이터 대역폭이 800Mb/s를 초과하지 않는 한 예컨대 멀티포트 이더넷 라우터에 의해 10baseT 및 100baseT 이더넷 채널들의 임의 조합에 결합될 수 있다. 더욱 일반적으로 말하자면, 디지털 이더넷 데이터 채널들에 할당되는 대역폭이 D라면, A 10baseT 채널들 및 B 100baseT 채널들은 10A 및 100B가 D를 넘지 않는 한 리턴 링크에 결합될 수 있다.

다른 실시예에 있어서, 비-RF 데이터 채널들은 리턴 경로 방향("업스트림(upstream)")으로만 데이터를 전달하기 위한 단방향 데이터 채널들로서 구현될 수 있다.

도 25A는 본 발명의 한 실시예에 따른 리턴 경로 송신기(611)의 일부 컴포넌트들을 도시하는 블록 다이어그램이다. 도시한 바와 같이, 리턴 경로 송신기(611)는 무선 주파수(RF) 신호를 동축 케이블로부터 수신하도록 구성된다. RF 신호는 가변 이득 증폭기(203)에 의해 처리되고, 아날로그-디지털 컨버터(ADC)(202)에 의해 디지털화된다. 본 명세서의 다른 부분에서 설명된 본 발명의 일부 실시예에서와 같이, 각 가변 이득 증폭기(203)의 이득은 헤드 엔드에서 수신된 명령들을 통해 제어될 수 있다. 이들 명령들은 증폭기(203)의 이득을 설정하기 위해서 뿐만 아니라 송신기(611)의 다른 컴포넌트들의 모드를 설정하기 위해 송신기(611)의 로직 회로들에 의해 사용될 수 있다. 전술한 샘플 클럭 발생기들 및 심벌 클럭 발생기들과 같은 리턴 회로 송신기(611)의 다른 회로들은 설명되지 않는다.

도 25A를 계속 참조하면, ADC(202)로부터의 출력은 신호 처리 로직(613)에 전달된다. 그 다음, 신호 처리 로직(613)은 디지털 RF 신호들을 처리하고 데이터 프레임들의 시퀀스를 출력한다. 한 실시예에 있어서, 각 데이터 프레임은 80 비트의 RF 데이터를 포함한다. 그러나, 프레임 당 데이터 비트의 수는 설계시의 선택의 문제이고 따라서 다른 실시예에서는 다를 수 있다.

디지털 RF 신호들을 처리하는 것에 부가하여, 신호 처리 로직(613)은 이더넷 트랜시버들(619)로부터 이더넷 데이터를 수신하고 처리한다. 한 실시예에 있어서, 신호 처리 로직(613)은 이더넷 데이터를 헤드 엔드로 디지털 RF 데이터와 함께 전송될 데이터 프레임 속으로 삽입한다. 간략함을 위해, 헤드 엔드 허브(631)로 전송될 이더넷 데이터는 리턴 경로 이더넷 데이터 또는 "업스트림(upstream)" 이더넷 데이터로 언급된다.

신호 처리 로직(613)은 데이터 프레임들 사이에 삽입될 보조 데이터 워드들과 현재 이것이 발생시키고 있는 출력이 데이터 프레임의 일부인지 또는 보조 데이터 스트림의 일부인지를 나타내는 프레임 제어 신호를 발생시키는 보조 데이터를 발생시킨다. 보조 데이터 워드는 본 실시예에서 송신기(611)의 상태 정보(예컨대, 보수 데이터)를 포함한다.

신호 처리 로직(613)에 의해 발생된 데이터 프레임 및 보조 데이터 워드들은 SERDES(616)의 시리얼라이저 회로에 의해 비트 밸러스된 데이터 스트림으로 직렬화되어 8b/10b 변환된다. 시리얼라이저 회로의 출력은 광전자 송신기(615a)에 의해 디지털 변조 광신호로 변환된다. WDM 광 멀티플렉서/디멀티플렉서(617)는 광섬유(602)를 통해 헤드 엔드 쪽으로 디지털 변조 광신호 "업스트림"을 전송한다.

본 발명의 다른 실시예에 있어서, WDM 광 mux/demux(617)가 사용되지 않고, 대신에 2개의 별도의 광섬유들이 허브 쪽으로의 또는 허브로부터의 업스트림 및 다운스트림을 위해 각각 사용된다.

계속 도 25A를 참조하면, WDM 광 mux/demux(617)는 광섬유(602)로부터의 "다운스트림" 광신호들을 수신한다. 광 mux/demux(617)는 "다운스트림" 광신호들을 광전자 수신기(615b)로 전송하고, 상기 광전자 수신기는 광신호들을 전기 신호들로 변환한다. 필요하다면, 전기 신호들은 SERDES(616)의 디시리얼라이저 회로에 의해 역직렬화 데이터 스트림으로 역직렬화되고 10b/8b 변환된다. 신호 처리 로직(613)은 SERDES(616)에서 역직렬화 데이터 스트림을 수신하고, 역직렬화 데이터 스트림을 처리하고, 여기에서 "다운스트림" 이더넷 데이터를 복원하고, "다운스트림" 이더넷 데이터를 이더넷 트랜시버(619)로 출력한다. 본 명세서에 있어서, 리턴 링크 시스템(600)에서 포워드 경로 방향으로 전달되는 데이터는 포워드 경로 데이터로 호칭되고, 리턴 링크 시스템(600)에서 포워드 경로 방향으로 전달되는 이더넷 데이터는 포워드 경로 이더넷 데이터로 호칭된다. 일부 실시예에 있어서, 리턴 경로 송신기(611)를 제어하기 위한 명령들(예컨대, 가변 이득 증폭기의 이득을 제어하기 위한 명령들)은 디지털 리턴 링크 시스템(600)에 의해 전송된다. 이들 실시예에서, 명령들은 포워드 경로 데이터로부터 복원될 수 있다.

리턴 경로 데이터(리턴 경로 RF 데이터 및 리턴 경로 이더넷 데이터를 포함)는 제 1 파장(예컨대, 1590nm)에서의 광신호들에 의해 전송된다는 것을 주목해야 한다. 포워드 경로 데이터(포워드 경로 이더넷 데이터 포함)는 제 2 파장(예컨대, 1310)에서의 광신호들 상에서 전송된다. 리턴 링크 시스템(600)에서의 다른 파장들의 사용은 실질적으로 간섭 없이 리턴 경로 송신기들(611) 및 허브(621) 간에 동일한 광섬유(602)를 따라 다중의 광신호들이 통신될 수 있도록 한다. 리턴 경로 데이터 및 포워드 경로 데이터는 수동 광 멀티플렉서/디멀티플렉서에 의해 동일한 광섬유 케이블 상에서 다중화되고 역다중화된다.

이제, 본 발명의 일 실시예에 따른 신호 처리 로직(613)을 도시하는 블록다이어그램인 도 25b를 주목하라. 신호 처리 로직(613)의 동작들은 도 8의 신호 처리 로직(204-1X)과 유사하다. 본 실시예에 있어서, 신호 처리 로직(613)은 신호 처리 로직(613) 및 이더넷 트랜시버(619) 사이에 I/O 기능을 제공하도록 구성되는 이더넷 I/O 블록(522), 리턴 패스 이더넷 데이터 스트림을 형성하기 위해 다중 이더넷 채널들로부터의 리턴 패스 이더넷 데이터를 "먹싱(muxing)"하기 위한 리턴 패스 이더넷 데이터 멀티플렉서(521)를 포함한다. 그 다음, 리턴 패스 이더넷 데이터 스트림은 버퍼링을 위해 메모리 디바이스(524)로 전달된다. 제어 로직 회로(626) 및 데이터 아웃 멀티플렉서(528)는 예컨대 도 15에 도시된 것과 유사한 방식으로 리턴 경로 이더넷 데이터 스트림 및 디지털 리턴 경로 RF 데이터 스트림을 결합하여, 리턴 경로에서의 전송을 위해 보수 데이터와 결합된 데이터와 함께 결합 데이터를 인터리브한다. 일부 실시예에서, RF 데이터 및 리턴 경로 이더넷 데이터는, 리턴 경로 상에서, 보수 데이터와 함께, 인터리브된 별도의 데이터 프레임들에서 전송될 수 있다.

도 25B는 포워드 경로 데이터 디멀티플렉서(520)를 도시하는데, 상기 포워드 경로 데이터 디멀티플렉서(520)는 SERDES(616)의 디시리얼라이저 회로로부터 복원된 데이터 및 플래그들을 수신하고, 상기 데이터를 식별하고 역다중화한다. 포워드 경로 이더넷 데이터로 식별되는 데이터는 이더넷 I/O 블록(522)으로 전달된다. 본 실시예에서 포워드 경로 데이터 디멀티플렉서(520)는 디시리얼라이저 회로에 의해 복원된 데이터 및 플래그들로부터의 명령들을 식별할 수 있다. 따라서 복원된 명령들은 리턴 경로 송신기(611)의 어떤 동작들을 제어하기 위해 사용될 수 있다. 도 25A - 25B에서 도시된 특정 실시예에 있어서 리턴 경로 송신기(611)는 포워드 경로 RF 데이터를 수신하도록 구성되지 않았다는 것을 주목해야 한다. 포워드 경로 RF 데이터는 포워드 경로 링크 시스템(도시되지 않음)을 통해 일반적으로 전송될 수 있다.

도 26은 본 발명의 다른 한 실시예를 발전시키기 위한 허브(621)의 컴포넌트들을 도시하는 블록 다이어그램이다. 도시된 바와 같이, 허브(621)의 컴포넌트들은, 양 방향 모드에서 동작하는 복수의 WDM(Wavelength Division Multiplex) 광 멀티플렉서/디멀티플렉서(623) 및 40 채널 DWDM(Dense Wavelength Division Multiplex) 광 멀티플렉서/디멀티플렉서(625)를 포함한다. 각 WDM 광 mux/demux(623)는 광섬유 케이블(624)을 통해 DWDM 광 mux/demux(625)에 연결된다. DWDM 광 mux/demux(625)는 DWDM을 사용하여 개별 WDM mux/demux(623)로부터의 모든 파장들을 다중화하고, 그 다음 DWDM 신호들을 광섬유케이블(606)을 통해 헤드 유닛으로 전송한다.

이제 CATV 디지털 리턴 경로 링크 시스템(600)의 헤드 엔드 허브(631)에 주목하라. 헤드 엔드 허브(631)의 일부가 본 발명의 한 실시예에 따라 도 27A에 도시되어 있다. 헤드 엔드 허브(631)는 광섬유 케이블(606)을 통해 허브(621)의 DWDM 광 mux/demux(625)와의 통신을 위한 DWDM 광 mux/demux(633)를 포함한다. 동작에 있어서, DWDM 광 mux/demux(633)는 광섬유 케이블(606)에서 리턴 경로 광신호들을 수신하고, 각 개별 파장에서의 신호들을 복원하고, 이들을 적당한 트랜시버 카드(635)로 제공한다. DWDM 광 mux/demux(633)는 트랜시버 카드(635)로부터 포워드 링 크 광 신호들을 더욱 수신하고, 이들을 광섬유 케이블(606)을 통해 허브(621)로 송신한다.

도 27B를 참조하면, 각 트랜시버 카드(635)는 광전자 송신기(641), 광전자 수신기(642), 포워드 경로 데이터 멀티플렉서(643), 리턴 경로 수신기 디멀티플렉서(644), 이더넷 I/O 블록(645) 및 아날로그 리턴 D/A 컨버터(646)를 포함한다. 광전자 수신기(642)에 의해 수신된 광신호들은 전자 신호로 변환되고, 상기 전자 신호는 리턴 경로 수신기 디멀티플렉서(644)에 의해 디지털 RF 데이터 및 이더넷 데이터를 포함하는 데이터 프레임들의 스트림으로 역직렬화된다. 또한, 적절한 10b/8b 변환이 수행되고, 보조 데이터 워드들이 리턴 경로 수신기 디멀티플렉서(644)에 의해 리턴 경로 데이터로부터 복원된다. 그 다음, 디지털 RF 데이터는 아날로그 리턴 D/A 컨버터(646)로 전달되고, 아날로그 RF 신호들로 변환된다. 본 실시예에 있어서, 아날로그 RF 신호들은 헤드 엔드 시스템의 CMTS로 제공된다. 광 신호들로부터 복원된 이더넷 데이터는 이더넷 I/O 블록(645) 및 헤드 엔드 허브(631)에 결합된 이더넷 스위치 또는 라우터로 전달된다. 보수 데이터는 헤드 엔드 허브(631)의 상태 분석 로직(도시되지 않음)에 제공된다.

한 실시예에 있어서, 리턴 경로 수신기 디멀티플렉서(644)는 도 17 - 18의 디멀티플렉서(426)와 실질적으로 유사하다. 그리고, 이더넷 채널들은 도 19에 도시된 것과 유사한 채널 상태 머신에 의해 선택될 수 있다. 예를 들면, 리턴 경로 수신기 디멀티플렉서(644)는 아날로그 신호가 송신기(611)에서 샘플링된 레이트에 해당하는 샘플 클럭을 발생시키는 회로를 포함한다. 리턴 경로 수신기 디멀티플렉서 (644)는 상기 샘플 클럭 레이트를 사용하여 데이터 프레임들의 시퀀스에 의해 나타내지는 RF 신호의 샘플들의 시퀀스를 재생시킨다. 그러나, 리턴 경로 수신기 디멀티플렉서(644) 및 디멀티플렉서(426)간의 한 차이점은 리턴 경로 수신기 디멀티플렉서(644)는 직렬 연결 방식으로 리턴 경로 수신기들(611)에 연결되지 않는다는 것이다.

도 27A를 다시 참조하면, 포워드 경로 이더넷 데이터는 이더넷 I/O 블록(645)를 통해 시스템(600)으로 들어간다. 그 다음, 포워드 경로 이더넷 데이터는 포워드 경로 이더넷 데이터 멀티플렉서(643)로 전달된다. 한 실시예에 있어서, 포워드 경로 이더넷 데이터 멀티플렉서(643)는 다중 이더넷 데이터 채널들로부터의 데이터를 인터리브하여 포워드 경로 이더넷 데이터 스트림을 발생시킨다. 본 실시예에서, 명령들 또는 제어 정보는 포워드 경로 이더넷 데이터 스트림과 결합되거나 인터리브될 수 있다. 그 결과 생기는 데이터는 광전자 송신기(641)로 전달되어, 리턴 경로 송신기(611)로의 전송을 위해 광신호로 변환된다.

이제, 본 발명의 다른 실시예들에 대해 주목한다. 도 28을 참조하면, 복수의 리턴 경로 송신기들(711)이 복수의 허브들(621) 및 헤드 엔드 시스템(631)에 결합되는 CATV 디지털 리턴 경로 링크 시스템(700)이 도시되어 있다. 리턴 경로 송신기들(611)과는 달리, 각 리턴 경로 송신기(711)는 다중 서브트리들로부터 리턴 경로 RF 데이터를 수신하고, 수신된 데이터 스트림을 광 디지털 신호로 변환하고, 광섬유(602)를 통해 광 디지털 신호를 허브(621)로 전송한다. 각 허브(621)는 다중 리턴 경로 송신기들(711)로부터 다중 광 디지털 신호들을 수신하고, DWDM 테크닉을 사용하여 광신호들을 광다중화하고, 광 디지털 신호를 광섬유 케이블(606)을 통해 헤드 엔드 허브(631)로 전송한다. 각 허브(621)는 또한 헤드 엔드 허브(631)로부터 광신호들을 수신하고, 이들 신호들을 DWDM 테크닉을 사용하여 광다중화하고, 이들 광신호들을 리턴 경로 송신기들(611)로 전송한다. 리턴 링크 시스템(600)과 유사하게, 리턴 링크 시스템(700)은 RF 데이터 채널과 분리된 다중 비-RF 데이터 채널들을 갖는다. 전술된 본 발명의 다른 실시예들에서와 같이, 리턴 링크 시스템(700)의 비-RF 데이터 채널들은 100baseT 이더넷 채널로서 구현된다.

도 29A는 본 발명의 한 실시예에 따른 리턴 경로 송신기(711)의 일부 컴포넌트들을 나타내는 블록 다이어그램이다. 도시된 바와 같이, 리턴 경로 송신기(711)는 2개의 동축 케이블로부터 무선 주파수(RF) 신호들을 수신하도록 구성된다. RF 신호들은 가변 이득 증폭기들(203)에 의해 증폭되고, 아날로그-디지털 변환기(202)에 의해 디지털화된다. 본 명세서의 다른 부분에서 설명된 본 발명의 일부 실시예에서와 같이, 각 가변 이득 증폭기(203)의 이득은 헤드 엔드로부터 수신된 명령들을 통해 제어될 수 있다.

계속 도 29A를 참조하면, ADC(202)로부터의 출력이 신호 처리 로직(713)으로 전달된다. 신호 처리 로직(713)에 의해 실행되는 동작들은 도 25A - 25B의 신호 처리 로직(613)에 의해 실행되는 동작들과 거의 유사하다. 그러나, 한가지 다른 점은 신호 처리 로직(713)이 하나 이상의 RF 소스들로부터의 디지털 RF 데이터를 결합한다는 것이다. SERDES(616), 광전자 송신기(615a), 광전자 수신기(615b) 및 WDM 광 mux/demux(617)에 의해 행해지는 동작들은 전술한 실시예들과 유사하다.

도 29B는 리턴 경로 송신기(711)의 신호 처리 로직(713)을 도시하는 블록 다이어그램이다. 신호 처리 로직(713)의 일부 동작들은 도 25B의 신호 처리 로직(613)의 동작들과 유사하다. 본 실시예에 있어서, 신호 처리 로직(713)은 RF 신호들의 다중 스트림들을 수신하고 저장하기 위한 회로로써 보충된다. 특히, 제어 로직 회로(726) 및 데이터 아웃 멀티플렉서(528)는 예컨대 도 15에 도시된 방법과 유사한 방법으로 다중 디지털 리턴 경로 RF 데이터 스트림들 및 리턴 경로 이더넷 데이터 스트림을 결합하고, 그 다음 리턴 경로 상에서의 전송을 위해 결합된 데이터를 보수 데이터와 인터리브시킨다. 일부 실시예에서, RF 데이터 및 발신 이더넷 데이터는 인터리브되는 별도의 데이터 프레임들 내에서 리턴 경로 상에서 보수 데이터와 함께 전송될 수 있다. 다른 실시예에 있어서, 2개의 RF 소스들로부터의 디지털 RF 데이터는 이더넷 데이터가 데이터 프레임들 내에 삽입되기 전에 디지털적으로 합산될 수 있다.

도 30A는 리턴 링크 시스템(700)의 헤드 엔드 허브(731)를 나타내는 블록 다이어그램이다. 헤드 엔드 허브(731)의 동작들은 헤드 엔드 허브(631)의 동작들과 유사하다. 도 30B는 도 30A에 도시된 리턴 경로 수신기 디멀티플렉서(744)를 더 자세히 나타내는 블록 다이어그램이다. 한 실시예에 있어서, 리턴 경로 수신기 디멀티플렉서(744)는 실질적으로 도 17-18의 디멀티플렉서(426)와 유사하다; 그리고, 이더넷 채널들은 도 19에서 도시된 것과 유사한 채널 상태 머신에 의해 선택될 수 있다. 그러나, 리턴 경로 수신기 디멀티플렉서(744) 및 디멀티플렉서(426) 간의 한 다른 점은 리턴 경로 수신기 디멀티플렉서(744)는 직렬 연결 방식으로 리턴 경로 송신기들(611)에 결합되지 않는다는 것이다. 또다른 다른 점은 리턴 경로 수신기 디멀티플렉서(744)는 RF 데이터의 다중 스트림들을 저장하기 위한 다중 메모리 디바이스들을 갖는다는 것이다. 즉, 트랜시버 카드들(735)은 리턴 경로 송신기들(711)에 의해 결합된 RF 데이터 및 이더넷 데이터를 복원하도록 구성된다. 또한, 트랜시버 카드들(735)은 헤드 엔드 허브(631)에 결합된 이더넷 스위치 또는 라우터로부터 이더넷 데이터를 수신하고 리턴 경로 송신기들(711)로 전송될 데이터 프레임들을 발생하도록 구성된다.

일부 실시예에 있어서, 트랜시버 카드들(735)은 리턴 경로("업스트림") 데이터로부터 리턴 경로 송신기들(711)에 의해 발생된 보수 데이터를 복원하도록 구성된다. 더욱이, 헤드 엔드 허브(731)는 보수 데이터에 반응하여 리턴 경로 송신기들(711)을 제어하기 위한 명령들을 수신하기 위해 제어 시스템(예컨대, 프로세서(482))에 결합된다. 이들 실시예에서, 명령들을 포함하는 보조 데이터 워드들이 트랜시버 카드들(735)에 의해 발생되고, 리턴 경로 송신기들(711)로의 전송을 위한 데이터 프레임들 내에 삽입된다.

도 31은 본 발명의 또다른 실시예에 따른 CATV 디지털 리턴 링크 시스템(800)의 블록 다이어그램이다. 본 실시예에서, 서브트리에서 수신된 RF 데이터는 리턴 경로 송신기(200-1X)(도 7 - 8)에 의해 헤드 엔드로 전송되기 위한 광신호로 변환된다. 그러나, 리턴 경로 송신기(200-1X)는 이더넷 데이터를 전달하지 않는다. 오히려, 이더넷 데이터는 별도의 이더넷 데이터 링크 트랜시버(812)에 의해 다루어 지는데, 상기 트랜시버(812)는 3 채널 WDM 광 mux/demux(817) 및 허브(821)를 통해 헤드 엔드 허브(831)에서 광신호들을 수신하고 광신호들을 헤드 엔드 허브(831)로 송신한다(이들 3 채널들은 전송 및 리턴 경로 이더넷 데이터를 위한 채널들과 리턴 경로 RF 데이터를 위한 한 채널을 포함한다). 허브(821)는, 3 채널 WDM 광 mux/demux는 또한 WDM 광 mux/demux(817)로부터 신호를 수신하기 위해 사용된다는 것을 제외하고는, 허브(621)와 유사하다는 것을 주목하라.

도 32는 리턴 경로 송신기(200-1X), 이더넷 데이터 링크 트랜시버(812), 3 채널 WDM 광 mux/demux(817)를 도시하는 블록 다이어그램이다. 도시되는 실시예에서, 이더넷 데이터 링크 트랜시버(812)는 광전자 트랜시버(815), SERDES(616), 신호 처리 로직(813), 및 이더넷 트랜시버(619)를 포함한다. 동작에 있어서, 이더넷 데이터 링크 트랜시버(812)는 "업스트림" 또는 "리턴 경로" 이더넷 데이터를 이더넷 트랜시버들(619)(예컨대, 표준 100baseT 트랜시버들)로부터 수신하고, 업스트림 이더넷 데이터를 처리하고, 업스트림 이더넷 데이터를 포함하는 광신호들을 3 채널 WDM 광 mux/demux(817)로 출력한다. 또한, 이더넷 데이터 링크 트랜시버(812)는 3 채널 WDM 광 mux/demux(817)로부터 "다운스트림" 또는 "포워드 경로" 데이터를 수신하고, 다운스트림 데이터를 처리하여 헤드 엔드로부터 전송된 이더넷 데이터를 복원하고, 이더넷 데이터를 이더넷 트랜시버들(619)로 출력한다. 리턴 링크 시스템(800)에 있어서, 명령들이 헤드 엔드 허브(831)로부터 리턴 경로 송신기(200-1X)로 이더넷 데이터 링크 트랜시버(812)를 통해 보내질 수 있다. 따라서, 본 발명의 한 실시예에 있어서, 이더넷 데이터 링크 트랜시버(812)의 기능들은 "다운스트림" 또는 "포워드 경로" 데이터를 복원하는 것과 복원된 명령들을 리턴 경로 송신기(200-1X)로 전송하는 것을 포함한다.

신호 처리 로직(813)의 한 구현예가 도 33에 도시되어 있다. 신호 처리 로직(813)의 동작들은 신호 처리 로직(613) 및 신호 처리 로직(713)의 것과 유사하다. 그러나, 본 실시예의 신호 처리 로직(813)은 RF 신호들을 수신하지 않는다. 따라서, 제어 로직 회로(826) 및 데이터 아웃 멀티플렉서(528)는 리턴 경로 상에서의 전송을 위해 리턴 경로 이더넷 데이터를 보수 데이터와 결합하거나 인터리브한다.

이제, CATV 리턴 링크 시스템(800)의 헤드 엔드 허브(831)의 구현예에 주목하라. 이의 예가 도 34a에 도시되어 있다. 헤드 엔드 허브(831)의 동작들은 헤드 엔드 허브들(631 및 731)과 유사하다. 한가지 다른 점은 RF 데이터 및 이더넷 데이터가 별도로 다루어진다는 것이다. 도시된 바와 같이, 트랜시버 카드들(835) 각각은 광신호들을 수신하고 이로부터 RF 데이터 및 보수 데이터를 복원하기 위한 리턴 링크(250-1X)(도 9A)용 수신기를 포함한다. 트랜시버 카드들(835) 각각은 이더넷 데이터 및 일부 경우의 경우 리턴 링크 시스템(800)의 리턴 경로 송신기들을 제어하기 위한 명령들을 다루기 위한 광전자 트랜시버(841), 이더넷 Mux/Demux(843) 및 이더넷 I/O 블록(645)을 포함한다.

도 34b에 도시된 다른 실시예에 있어서, RF 데이터 및 이더넷 데이터는 별도의 트랜시버 카드들 즉 RF 수신기 카드(835-A) 및 이더넷 사이드카(sidecar)(835-B)에 의해 별도로 다루어진다. 리턴 경로 신호는 광섬유케이블(606)을 통해 허브(821)로부터 수신되고, DWDM 광 mux/demux(633)에 의해 역다중화되고, RF 수신기 카드(835-A)의 광전자 수신기(990-1)의 수신기 부분에 제공된다. 선택적으로, 업스트림 및 다운스트림 신호들이 이전에 역다중화되었거나 별도의 광섬유 케이블이 업스트림 및 다운스트림 신호들을 위해 사용된다면 신호들은 광전자 트랜시버(990-1)의 수신기 부분으로 직접 라우팅될 것이다. 한 실시예에서, 광전자 트랜시버(990-1)는 SFF 트랜시버이다.

광전자 수신기(990-1)에서 수신된 광신호들은 리턴 링크를 통해 수신된 전 범위의 신호들이고, 이들의 일부는 RF 데이터 또는 보수 데이터와는 관련성이 없다. 따라서, 리턴 링크(250-1X)용 수신기가 수신 신호로부터 RF 데이터 및/또는 보수 데이터를 추출하는 동안에 광전자 트랜시버(990-2)의 송신기 부분은 광신호들의 전체 세트를 이더넷 사이드카(835-B)로 재전송하고, 거기서 상기 전체 세트는 광전자 트랜시버(990-2)의 수신기 부분에 의해 수신된다. 한 실시예에서, 광전자 트랜시버(990-2)는 표준 수신 능력 및 DWDM 송신 능력을 갖는 GBIC이다.

이더넷 사이드카(835-B)의 부분으로서, 이더넷 데이터 Mux/Demux(843) 및 이더넷 I/O 회로(645)는 수신된 광신호로부터 이더넷 데이터 및 일부 경우 리턴 링크 시스템의 리턴 경로 송신기들을 제어하기 위한 명령들을 복원하기 위해 협력한다. 이더넷 데이터 Mux/Demux(843), 이더넷 I/O 회로(645), 및 광전자 트랜시버(990-2)의 송신기 부분은 또한 직접 또는 DWDM 광 mux/demux(633)을 통해 다른 허브들(821)로 다시 이더넷 데이터 및/또는 명령들을 전송하기 위해 협력한다.

RF 데이터 및 이더넷 데이터를 처리하기 위해 별도의 카드를 사용하는 한 장점은 이더넷 사이드카(835-B)가 RF 수신기 카드(835-A)로부터의 임의의 적절한 거리에 위치할 수 있어서 RF 및 이더넷 처리을 위한 별도의 위치 즉 별도의 빌딩을 가능하게 한다는 것이다. 또한, 이더넷 사이드카(835-B)는 이더넷 서버와 같은 자립형 이더넷 유닛으로서 동작할 수 있다. 신호 처리용 2개의 별도 카드를 사용하는 비용을 줄이기 위해, RF 카드(835-A) 및 이더넷 사이드카(835-B)의 FPGA들은 동일한 FPGA 코드를 사용할 수 있고, 각 FPGA는 적절한 타입의 데이터를 추출하기 위해 설정될 수 있다.

도 34C는 RF 및 이더넷 데이터가 별도의 파장으로 전송되는 실시예를 나타낸다. 본 실시예에서, DWDM 광 mux/demux(633)에서 허브(821)로부터 수신된 리턴 경로 신호는 별도의 RF 및 이더넷 신호들에 대응하는 별도의 파장들로 역다중화된다. RF 신호들은 RF 수신기 카드(835-A)의 광전자 수신기(992)로 제공된다. 별도로, 리턴 경로 이더넷 신호는 이더넷 사이드카(835-B)의 광전자 트랜시버(990)의 수신기 부분에 제공된다. 포워드 경로 이더넷 데이터는 광전자 트랜시버의 송신기 부분에 의해 DWDM 광 mux/demux(633)으로 다시 전달되고, 여기서 리턴 경로 이더넷 신호는 광섬유(606) 상에 다중화된다. 본 실시예는 RF 수신기 카드(835-A)의 광전자 수신기(992)용 송신기를 사용할 필요가 없다는 점에서 특히 유리하다. 또한, 다중 별도 RF 및 이더넷 채널들은 다중 파장들이 광섬유(606) 상으로 다중화하고 역다중화함으로써 사용될 수 있다.

도 35는 본 발명의 또다른 실시예에 따른 리턴 링크 시스템(900)의 블록 다이어그램이다. 리턴 링크 시스템(900)은 도 34의 리턴 링크 시스템(800)과 유사하 다. 한 다른 점은 RF 리턴 링크 송신기들(200)은 다중 RF 신호들 및 보수 데이터를 결합하거나 인터리브하여, 결합된 신호들을 광신호들로 변환하도록 구성되는데, RF 리턴 링크 송신기들(200-1X)과 연계되어 또는 그 대신으로 사용된다는 것이다.

도 36은 리턴 링크 시스템(900)의 헤드 엔드 허브(931)의 한 구현의 블록 다이어그램이다. 헤드 엔드 허브(931)는, 트랜시버 카드들(935)의 각각이 광신호들을 수신하고 이들로부터 다중 RF 신호들 및 보수 데이터를 복원하기 위한 리턴 링크용 수신기(250)를 포함하는 것을 제외하고는, 헤드 엔드 허브(831)와 유사하다. 트랜시버 카드들(935) 각각은 이더넷 데이터 및 일부 경우 리턴 링크 시스템(800)의 리턴 경로 송신기들을 제어하기 위한 명령들을 다루기 위한 광전자 트랜시버(841), 이더넷 Mux/Demux(843) 및 이더넷 I/O 블록(645)을 더욱 포함한다.

명확히 도시되지는 않았지만, 헤드 엔드 허브(931)의 다른 실시예에 있어서, 이더넷 및 RF 처리은 도 34b에서 도시된 실시예와 유사하게 별도 카드들 간에 분리될 수 있다. 이러한 방식으로, RF 처리 및 이더넷 처리은 별도의 빌딩에서와 같이 별도로 그리고 서로 떨어져서 일어날 수 있다. 더욱이, 다양한 RF 서브트리들(예컨대, 서브트리-1 및 서브트리-2)을 위한 처리은 다른 RF 서브트리 처리(예컨대, 서브트리-3 및 서브트리-4)으로부터 별도의 위치에서 일어날 수 있고, 상기 다른 RF 서브트리 처리은 이더넷 처리과 별도로 일어날 수 있다. 다양한 RF 및 이더넷 채널들/서브트리들의 처리의 분리는 여러 처리 스테이션들 주위의 신호를 직렬 연결하고, 각 스테이션 간의 전체 범위의 신호를 재전송함으로써 구현될 수 있다. 또는 선택적으로 도 34C에서 도시된 실시예에서와 같이, 별도의 파장들이 RF 데이터, 이더넷 데이터, 및/또는 이들의 임의 조합을 운반할 수 있다. 본 실시예에서, 수신된 신호는 처리 카드들 간에 재전송되지 않지만, DWDM 광 mux/demux에 의해 별도 파장들로 분리되어서 적절히 전달된다.

본 발명에 따른 CATV 리턴 경로 링크 시스템의 실시예들이 설명되었다. 이들 실시예들은 이미 설치된 많은 CATV 리턴 링크 시스템들의 기존의 하이브리드 광섬유 동축 케이블 기반을 사용할 수 있다. 따라서, 많은 경우에 있어서 송신기 및 사용자 사이에 짧은 거리의 광섬유 케이블 또는 트위스트 페어 케이블의을 설치하는 비용을 일반적으로 포함하는 초기 설치 비용이 사용자들 또는 시스템 조작자에 의해 조속히 회복될 수 있다.

다른 실시예들

본 발명의 많은 실시예들이 데이터 레이트, 비트 길이, 다른 데이터 구조 등과 같은 다양한 파라미터들을 변경할 뿐만 아니라 전술된 다양한 실시예들을 특징들을 결합함으로써 달성될 수 있다. 예를 들면, "직렬 연결" 실시예(도 14 -20에서 도시됨)는 1X 및 2X 서브트리 송신기들을 위해 사용될 수 있다.

도 37은 송신기의 샘플 클럭과 동기되지 않고 클럭 레이트가 RF 데이터 버터 메모리(544)의 채움에 따라 동조되지 않는 DAC 클럭 발생기(542)를 사용하는 헤드 엔드 시스템에서의 수신기와 같은 수신기(540)의 다른 실시예를 도시한다. 수신기의 다른 실시예들에 대해 전술한 바와 같이, 데이터 및 플래그들은 착신 디지털 광신호들로부터 복원되고, 수신기 디멀티플렉서(546)는 버퍼 메모리(544) 내에 RF 데이터 스트림을 저장한다. 제어 로직 회로(548)는 RF 데이터를 메모리(544)에 저장하기 위한 기록 어드레스를 발생시키고, 또한 메모리(544)로부터 RF 데이터를 판독하기 위한 판독 어드레스를 발생시킨다. 또한 제어 로직 회로(548)는 현재의 판독 및 기록 어드레스를 기초로 메모리 깊이 신호(memory depth signal)을 발생시킨다.

리샘플러(resampler)(552)는 전술한 디블록킹 회로들과 유사한 디블록킹 회로(550)를 통해 메모리(544)로부터의 RF 샘플들을 수신한다. 리샘플러(55d2)의 목적은 DAC 클럭의 다음 주기에 해당하는 시간 포인트에서 원천/샘플 RF 신호의 값을 나타내는 수신 RF 데이터 값들의 세트에 기초한 보간값(interpolated value)을 발생시키는 것이다. 보간값은 재생 RF 신호를 발생시키는 DAC(553)으로 제공된다. DAC 클럭 레이트는 송신기에서의 샘플 클럭과 동일하지 않다. 클럭 레이트에서의 차이는, DAC 클럭이 샘플 클럭과 가깝지만 정확히 같지는 않도록 설정되는 경우에서는 작을 것이다. 또는, 클럭 레이트에서의 차이는, DAC 클럭 레이트가 샘플 레이트의 약 2배인 레이트와 같이 송신기 샘플 클럭보다 높은 레이트로 설정되는 경우에서는 클 것이다. 리샘플러(552)는 규칙 발생기(554)에 의해 발생된 보간 계수들 세트에 의해 나타내어질 수 있는 "규칙"에 따라 데이터 보간을 실행할 수 있다. 규칙 발생기(554)는 메모리 깊이 신호 및 (덧셈기(588)에 의해 산출된) 기정의된 채움 레벨 사이의 차이를 필터링하는 루프 필터(556)에 의해 발생되는 루프 필터 신호에 따라 시간에 대한 규칙을 업데이트한다. 루프 필터(556), 규칙 발생기(554) 및 리샘플러(552)는 사실상 송신기와의 샘플링 클럭 동기인 것을 디지털 영역에서 실행한다. 그러나, DAC 클럭의 클럭 레이트를 실제로 조정하지는 않는다. 본 실시예의 수신기의 중요한 특성은 RF 신호가 극히 적은 지터(jitter)를 갖으면서 정확히 재생될 수 있다는 것이다. 왜냐하면, 로컬 DAC 클럭이 광섬유 디지털 신호 수신기(도 37에 도시되지 않음)에 의해 복원되는 클럭에서의 지터에 의해 영향을 받지 않기 때문이다. 또한, DAC 클럭 발생기(542)는 다른 수신기 실시예에서 사용된 VCXO보다 훨씬 저가인 오실레이터 컴포넌트일 수 있다. 왜냐하면, DAC 클럭은 송신기 샘플 레이트에 정확히 동조될 필요가 없기 때문이다.

본 명세서에서 설명된 일부 실시예에서 사용된 것 이외의 많은 다른 특정 주파수 값들이 본 발명을 구현하는 시스템에서 사용될 수 있다. 이와 유사하게, 본 명세서에서 설명된 다른 데이터 포맷, 다른 회로 구성 및 다른 SERDES 회로들이 사용될 수 있다.

본 실시예들은 이더넷 데이터 채널을 사용하는 것처럼 설명되었으나, 다른 실시예에서 RF 데이터 채널과 함께 전송되는 데이터 채널들은 ATM, SONET, 파이버 채널 또는 다른 타입의 데이터 채널일 수 있다.

본 발명은 약간의 특정 실시예들을 참조하여 설명되었지만, 설명은 본 발명을 설명하는 것이고 본 발명을 제한하는 것으로 해석되어서는 아니된다. 다양한 변형이 첨부된 청구의 범위에서 정의된 본 발명의 사상 및 범주를 벗어남 없이 본 기술분야의 당업자에게 가능할 것이다.

상기 내용 중에 포함되어 있음.

Claims (20)

1. 아날로그 RF 데이터를 수신하여 디지털 RF 데이터 샘플로 변환하도록 구성되고 디지털 RF 데이터 샘플을 포함하는 제 1 데이터 스트림을 출력하도록 더욱 구성되는 RF 신호 수신기;

   리턴 경로 송신기 외부의 디바이스로부터 제 1 이더넷 데이터를 수신하도록 구성되고 제 2 데이터 스트림 내에 제 1 이더넷 데이터를 출력하도록 구성되는 이더넷 데이터 수신기;

   제 1 데이터 스트림 및 제 2 데이터 스트림을 수신하고 처리하여 상기 제 1 이더넷 데이터 및 디지털 RF 데이터 샘플 모두를 포함하는 제 3 데이터 스트림을 출력하기 위하여, 상기 RF 신호 수신기 및 이더넷 데이터 수신기에 결합되는 제 1 신호 처리 로직 회로;

   광섬유를 통한 헤드 엔드 시스템으로의 전송을 위해 상기 제 3 데이터 스트림을 제 1 광 데이터 신호로 변환하도록 구성되는 광 송신기;

   광섬유를 통해 제 2 광 데이터 신호를 수신하도록 구성되고, 상기 제 2 광 데이터 신호를 제 4 데이터 스트림으로 변환하도록 구성되는 광 수신기;

   광 수신기에 결합되고, 상기 제 2 광 데이터 신호로부터 제 2 이더넷 데이터를 복원하도록 구성되는 제 2 신호 처리 로직 회로; 및

   상기 제 2 신호 처리 로직 회로에 결합되어 상기 제 2 이더넷 데이터를 외부 디바이스로 전송하도록 구성되는 이더넷 데이터 송신기를 포함하는

   헤드 엔드 시스템으로 전달될 아날로그 신호를 발생시키는 로컬 시스템과 연계되어 사용되는 리턴 경로(return path) 송신기.
2. 제 1 항에 있어서,

   상기 제 1 신호 처리 로직 회로는 결합된 데이터 스트림으로 이더넷 데이터 및 디지털 RF 데이터 샘플들을 포함하는 데이터 프레임들을 출력하도록 구성되는 것을 특징으로 하는 리턴 경로 송신기.
3. 제 1 항에 있어서, 상기 제 1 신호 처리 로직 회로는

   상기 제 1 데이터 스트림을 버퍼링하도록 구성되는 제 1 메모리 디바이스;

   상기 제 2 데이터 스트림을 버퍼링하도록 구성되는 제 2 메모리 디바이스;

   상기 제 1 메모리 디바이스의 채움 레벨(fullness level)을 모니터하여 채움 레벨에 기초한 제어 신호들을 발생시키는 제어 회로; 및

   상기 제 3 데이터 스트림을 출력하는 멀티플렉서(multiplexor)를 포함하고,

   상기 멀티플렉서는 상기 제어 신호들에 반응하여, 상기 제 1 메모리 디바이스의 채움 레벨이 기정의된 임계 레벨보다 클 때, 제 1 모드에서 제 1 메모리 디바이스에 저장된 데이터를 제 3 데이터 프레임으로 출력하고, 상기 제 1 메모리 디바이스의 채움 레벨이 기정의된 문턱보다 작을 때 제 2 인터리브 모드에서 제 1 메모리 디바이스에 저장된 데이터 및 제 2 메모리 디바이스에 저장된 데이터를 제 3 데이터 스트림으로 출력하는 것을 특징으로 하는 리턴 경로 송신기.
4. 제 1 항에 있어서,

   상기 멀티플렉서에 결합되는 보조 채널 회로를 더 포함하고,

   상기 보조 채널 회로는 리턴 경로 송신기의 동작 상태를 나타내는 보수(補修) 데이터(maintenance data)를 발생시키도록 구성되고 보수 데이터를 포함하는 제 5 데이터 스트림을 발생시키도록 더욱 구성되며, 상기 멀티플렉서는 제 3 데이터 스트림 내에 상기 보수 데이터를 포함하도록 구성되는 것을 특징으로 하는 리턴 경로 송신기.
5. 제 4 항에 있어서,

   상기 보조 채널 회로는 온도 및 공급 전압으로 구성되는 그룹에서 선택된 동작 파라미터를 측정하기 위한 적어도 하나의 센서를 포함하는 것을 특징으로 하는 리턴 경로 송신기.
6. 제 1 항에 있어서,

   제 2 신호 처리 로직 회로는 제 2 광 데이터 신호로부터 RF 신호 수신기용 제어 정보를 복원하고, 상기 제어 정보를 RF 신호 수신기에 제공하도록 구성되는 회로를 포함하는 것을 특징으로 하는 리턴 경로 송신기.
7. 디지털 입력 신호를 수신하고, 상기 수신된 디지털 입력 신호로부터 관련 제 1 데이터 레이트를 갖는 제 1 데이터 스트림 및 상기 제 1 데이터 레이트와 다른 관련 제 2 데이터 레이트를 갖는 제 2 데이터 스트림을 복원하며, 상기 제 1 데이터 스트림은 데이터 프레임들의 시퀀스를 포함하고, 각 데이터 프레임은 RF 신호의 샘플들의 시퀀스를 나타내는 RF 데이터 및 이더넷 데이터를 포함하는, 신호 수신기;

   상기 제 1 데이터 스트림의 RF 데이터를 저장하도록 구성된 제 1 메모리 디바이스;

   상기 제 1 데이터 스트림의 이더넷 데이터를 저장하도록 구성된 제 2 메모리 디바이스;

   상기 제 2 데이터 스트림을 저장하도록 구성된 제 3 메모리 디바이스;

   상기 디지털 입력 신호를 수신하고, 상기 제 1 데이터 스트림 내의 RF 데이터를 식별하여 상기 RF 데이터를 상기 제 1 메모리 디바이스에 저장하며, 상기 제 1 데이터 스트림 내의 이더넷 데이터를 식별하여 상기 이더넷 데이터를 상기 제 2 메모리 디바이스에 저장하고, 상기 디지털 입력 신호로부터 제 2 데이터 스트림을 포함하는 데이터를 식별하고, 제 2 데이터 스트림을 제 3 메모리 디바이스에 저장하는 디멀티플렉서;

   관련 샘플 클럭 레이트를 갖는 로컬 샘플 클럭을 발생시키는 클럭 발생기;

   상기 제 1 데이터 스트림을 포함하는 데이터 프레임들의 시퀀스에 의해 나타나는 RF 신호 샘플들의 시퀀스를 재생시키기 위하여 상기 샘플 클럭 레이트에 대응되는 레이트로 제 1 메모리 디바이스의 데이터를 판독하는 제 1 신호 처리 로직 회로;

   샘플 클럭 레이트에서의 샘플들의 재생 시퀀스를 재생 버전의 RF 신호를 포함하는 아날로그 신호로 변환시키는 디지털-아날로그 변환기; 및

   상기 제 2 메모리 디바이스의 이더넷 데이터를 판독하여 트랜시버 카드 외부 디바이스로 이더넷 데이터를 전송하는 제 2 신호 처리 로직 회로를 포함하는,

   케이블 텔레비전 시스템(CATV)의 헤드 엔드 시스템에서 사용되는 트랜시버 카드.
8. 제 7 항에 있어서,

   상기 외부 디바이스는 데이터 처리기인 것을 특징으로 하는 트랜시버 카드.
9. 제 7 항에 있어서,

   상기 외부 디바이스는 제 2 데이터 스트림 내의 데이터 패킷들을 라우팅하기 위한 네트워크 라우터에 결합되는 것을 특징으로 하는 트랜시버 카드.
10. 제 7 항에 있어서,

    상기 제 3 데이터 스트림은 트랜시버 카드의 동작 상태를 나타내는 보수 데이터를 포함하는 것을 특징으로 하는 트랜시버 카드.
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