KR100606920B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 포켓 이온 주입 시 발생하는 데미지를 최소화 할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판에 포켓 이온 주입 마스크를 형성하고, 상기 반도체 기판에 이온 주입하여 제 1 도전형 포켓 이온 주입 영역을 형성하는 단계; 상기 포켓 이온 주입용 마스크를 제거하고, 상기 반도체 기판에 제 1 형 웰을 형성하는 단계; 상기 반도체 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 반도체 기판에 LDD 영역을 형성하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하고 상기 스페이서 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것이다.The present invention relates to a method of manufacturing a semiconductor device that can minimize the damage generated during pocket ion implantation, forming a pocket ion implantation mask on the semiconductor substrate, and ion implanted into the semiconductor substrate to form a first conductivity type pocket ion implantation region Forming a; Removing the pocket ion implantation mask and forming a first type well on the semiconductor substrate; Forming a gate electrode on the semiconductor substrate; Forming an LDD region in the semiconductor substrate on both sides of the gate electrode; Forming a spacer on sidewalls of the gate electrode and forming a source / drain region on the semiconductor substrate on both sides of the spacer.
포켓 이온 주입, 트랜지스터, 반도체 소자Pocket Ion Implantation, Transistors, Semiconductor Devices
Description
도 1a 내지 1e는 종래의 반도체 소자 공정 단면도1A to 1E are cross-sectional views of a conventional semiconductor device process
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 공정 단면도.2A to 2E are cross-sectional views of a semiconductor device in accordance with an embodiment of the present invention.
도면의 주요 부분에 대한 설명Description of the main parts of the drawing
11 : 에피층 12 : 포켓 이온 주입용 마스크11
13 : 포켓 이온 주입 영역 14 : 게이트 절연막13 pocket
15 : 게이트 전극 16 : LDD 영역15
17 : 스페이서 18 : 소오스/드레인 영역17
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 포켓 이온 주입 시 발생하는 데미지를 최소화 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of minimizing damage generated during pocket ion implantation.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)로 구분된다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal, and is generally a charge coupled device (CCD) and CMOS metal (Complementary Metal Oxide Silicon) image. It is divided into Image Sensor.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다. In the charge coupled device (CCD), a plurality of photo diodes (PDs) for converting a signal of light into an electrical signal are arranged in a matrix form, and the photo diodes in each vertical direction arranged in the matrix form. A plurality of vertical charge coupled device (VCCD) formed between the plurality of vertical charge coupled devices (VCCD) for vertically transferring charges generated in each photodiode, and horizontally transferring charges transferred by the respective vertical charge transfer regions; A horizontal charge coupled device (HCCD) for transmitting to the sensor and a sense amplifier (Sense Amplifier) for outputting an electrical signal by sensing the charge transmitted in the horizontal direction.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다. 또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.However, such a CCD has a disadvantage in that the driving method is complicated, the power consumption is large, and the manufacturing process is complicated because a multi-step photo process is required. In addition, the charge coupling device has a disadvantage in that it is difficult to integrate a control circuit, a signal processing circuit, an analog / digital converter (A / D converter), and the like into a charge coupling device chip, which makes it difficult to miniaturize a product.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.Recently, CMOS image sensors have attracted attention as next generation image sensors for overcoming the disadvantages of the charge coupled device. The CMOS image sensor uses CMOS technology that uses a control circuit, a signal processing circuit, and the like as peripheral circuits to form MOS transistors corresponding to the number of unit pixels on a semiconductor substrate, thereby forming the MOS transistors of each unit pixel. The device adopts a switching method that sequentially detects output. That is, the CMOS image sensor implements an image by sequentially detecting an electrical signal of each unit pixel by a switching method by forming a photodiode and a MOS transistor in the unit pixel.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.The CMOS image sensor has advantages, such as a low power consumption, a simple manufacturing process according to a few photoprocess steps, by using CMOS manufacturing technology. In addition, since the CMOS image sensor can integrate a control circuit, a signal processing circuit, an analog / digital conversion circuit, and the like into the CMOS image sensor chip, the CMOS image sensor has an advantage of easy miniaturization. Therefore, the CMOS image sensor is currently widely used in various application parts such as a digital still camera, a digital video camera, and the like.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. 한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.On the other hand, CMOS image sensors are classified into 3T type, 4T type, and 5T type according to the number of transistors. The 3T type consists of one photodiode and three transistors, and the 4T type consists of one photodiode and four transistors. On the other hand, CMOS image sensors are classified into 3T type, 4T type, and 5T type according to the number of transistors. The 3T type consists of one photodiode and three transistors, and the 4T type consists of one photodiode and four transistors.
이와 같이 씨모스 이미지 센서에서는 트랜지스터가 많이 사용된다.As described above, transistors are frequently used in CMOS image sensors.
종래의 트랜지스터 제조 방법을 설명하면 다음과 같다.A conventional transistor manufacturing method is as follows.
도 1a 내지 1d는 종래의 반도체 소자 즉 트랜지스터의 공정 단면도이다.1A to 1D are cross-sectional views of a conventional semiconductor device, that is, a transistor.
도 1a에 도시한 바와 같이, 반도체 기판(도시되지 않음)에 에피층(epitaxel layer)(1)을 형성한다. 그리고, 액티브 영역(active area)과 소자 분리 영역(field area)을 정의하는 마스크를 이용하여 노광하고 현상하여 상기 소자 분리 영역의 상기 에피층(1)을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 패터닝하여 상기 소자 분리 영역에 소자 분리막(도시되지 않음)을 형성한다.As shown in Fig. 1A, an
그리고 액티브 영역에 마스크 및 이온 주입 공정으로 불순물 이온을 주입하고 확산을 위한 열처리 공정을 실시하여 웰(well)(도시하지 않음)을 형성한다. 이 때, 이온 주입의 조건은 각 소자의 특성에 따라 불순물 이온의 종류, 주입 에너지 및 농도를 다르게 할 수 있다.In addition, a well (not shown) is formed by implanting impurity ions into the active region through a mask and an ion implantation process and performing a heat treatment process for diffusion. At this time, the ion implantation conditions may vary the type, implantation energy and concentration of impurity ions according to the characteristics of each device.
설명의 편의를 위해 P형 웰을 형성하고 상기 p형 웰내에 n형 MOS 트랜지스터를 형성하는 경우를 설명하면 다음과 같다.For convenience of description, a case of forming a P-type well and forming an n-type MOS transistor in the p-type well will be described below.
즉, 15∼150KeV의 에너지로, 불순물 이온(B+, In+ 등)을 1E11∼5E13 ions/cm2의 농도로 상기 에피층(1)에 1차 이온 주입한다. 그리고, 80∼300KeV의 에너지로, 불순물 이온(B+, In+ 등)을 1E11∼5E13 ions/cm2의 농도로 상기 에피층(1)에 2차 이온 주입하고, 200∼1500KeV의 에너지로, 불순물 이온(B+, In+ 등)을 1E11∼5E13 ions/cm2의 농도로 상기 에피층(1)에 3차 이온 주입한다. 이와 같이 에피층에 이온 주입한 후, 1050℃ 이상으로 고온에서 열처리하여 p형 웰을 형성한다.That is, impurity ions (B + , In +, etc.) are implanted into the
만약 n형 웰을 형성할 경우에는 상기 불순물 이온을 B+ 또는 In+ 대신에 P+ 또 는 As+ 등을 사용한다.If an n-type well is formed, the impurity ions may be P + or As + instead of B + or In + .
도 1b에 도시한 바와 같이, 상기 웰이 형성된 에피층(1) 전면에 게이트 절연막 및 도전층을 증착하고 사진 식각 공정으로 상기 도전층 및 게이트 절연막을 선택적으로 제거하여 게이트 전극(3) 및 게이트 절연막(2)을 형성한다.As shown in FIG. 1B, a gate insulating film and a conductive layer are deposited on the
도 1c에 도시한 바와 같이, 반도체 소자의 사이즈가 작아짐에 따른 숏 채널효과(short channel effect)를 방지하기 위하여, 상기 게이트 전극(3)이 형성된 상기 에피층(1)상에 감광막 패턴(8)을 형성하고, p형 불순물 이온(B+, In+ 등)을 틸트 이온 주입하여 상기 게이트 전극(3)의 모서리 부분 하측의 상기 에피층(1)에 포켓 불순물 영역(5)을 형성한다. 20-60도 정도의 임계각으로 이온 주입한다.As illustrated in FIG. 1C, the photoresist pattern 8 is formed on the
이 때, 상기 포켓 이온 주입 조건은, 10∼150KeV의 에너지로, 불순물 이온(B+, In+ 등)을 1E11∼5E13 ions/cm2의 농도로 한다.At this time, the pocket ion implantation conditions are impurity ions (B + , In +, etc.) at an energy of 10 to 150 KeV and have a concentration of 1E11 to 5E13 ions / cm 2 .
도 1d에 도시한 바와 같이, 상기 감광막 패턴(8)을 제거하고, 상기 게이트 전극(3)을 마스크로 이용하여 상기 게이트 전극(3) 양측의 에피층(1)에 n형 불순물 이온을 주입하여 게이트 전극(3) 양측의 에피층(1)에 LDD 영역(4)을 형성한다.As shown in FIG. 1D, the photosensitive film pattern 8 is removed, and n-type impurity ions are implanted into the
이 때, 상기 LDD 이온 주입 조건은, 1∼100KeV의 에너지로, n형 불순물 이온(P+, As+ 등)을 1E11∼5E14 ions/cm2의 농도로 한다.At this time, the LDD ion implantation conditions are 1 to 100 KeV, and the n-type impurity ions (P + , As +, etc.) are 1E11 to 5E14 ions / cm 2 .
도 1e에 도시한 바와 같이, 상기 게이트 전극(3)을 포함한 기판 전면에 절연막을 증착하고 이방성 식각하여 상기 게이트 전극(3) 측벽에 스페이서(6)을 형성한 다. 그리고 상기 게이트 전극(3) 및 스페이서(6)를 마스크로 이용하여 상기 게이트 전극(3) 양측의 상기 에피층(1)에 고농도 n형 불순물 이온을 주입하고 열처리하여 소오스/드레인 영역(7)을 형성한다. As shown in FIG. 1E, an insulating film is deposited on the entire surface of the substrate including the
이 때, 상기 소오스/드레인 이온 주입 조건은, 1∼250KeV의 에너지로, n형 불순물 이온(P+, As+ 등)을 1E18∼5E20 ions/cm2의 농도로 하고, 상기 열처리 공정은 1000~1050℃ 이하의 비교적 저온에서 처리한다.At this time, the source / drain ion implantation conditions are the energy of 1 to 250 KeV, n-type impurity ions (P + , As + etc.) to a concentration of 1E18 to 5E20 ions / cm 2 , and the heat treatment step is 1000 ~ Treatment is carried out at relatively low temperatures of up to 1050 ° C.
그러나, 이와 같은 종래의 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional method of manufacturing a semiconductor device has the following problems.
첫째, 상기 포켓 불순물 영역 형성 시, 게이트 전극 하측 안쪽에 포켓 불순물 영역을 형성하므로 틸트 이온 주입이 적어도 20 내지 60도 정도의 높은 임계각으로 이온 주입하여야 한다. 따라서, 수직 이온 주입에 비해 액티브 영역에 발생하는 데미지가 크게 발생한다.First, when forming the pocket impurity region, since the pocket impurity region is formed inside the lower side of the gate electrode, the tilt ion implantation should be ion implanted at a high critical angle of at least 20 to 60 degrees. Therefore, the damage that occurs in the active region is greater than that of the vertical ion implantation.
둘째, 상기 포켓 이온 주입 후, 후속 공정에서 열처리 하는 공정이 상기 소오스/드레인 영역 공정에서만 진행되므로 상기 액티브 영역에 발생된 데미지를 복구하는데 한계가 있으며, 상기 게이트 전극의 모서리에서 발생하는 정션 누설 전류(Junction leakage current)가 증가하게 된다. Second, since the heat treatment in a subsequent process after the pocket ion implantation is performed only in the source / drain region process, there is a limit in recovering damage generated in the active region, and the junction leakage current generated at the edge of the gate electrode ( Junction leakage current increases.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 포켓 이온 주입 공정을 웰 형성 전에 진행하여 상기 포켓 이온 주입에 의해 발생하는 데미지를 최소화 할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a semiconductor device capable of minimizing damage caused by the pocket ion implantation by proceeding the pocket ion implantation process before well formation, and an object thereof.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판에 포켓 이온 주입 마스크를 형성하고, 상기 반도체 기판에 이온 주입하여 제 1 도전형 포켓 이온 주입 영역을 형성하는 단계; 상기 포켓 이온 주입용 마스크를 제거하고, 상기 반도체 기판에 제 1 형 웰을 형성하는 단계; 상기 반도체 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 반도체 기판에 LDD 영역을 형성하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하고 상기 스페이서(17) 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a pocket ion implantation mask on a semiconductor substrate and ion implanting the semiconductor substrate to form a first conductivity type pocket ion implantation region; Removing the pocket ion implantation mask and forming a first type well on the semiconductor substrate; Forming a gate electrode on the semiconductor substrate; Forming an LDD region in the semiconductor substrate on both sides of the gate electrode; And forming a spacer on sidewalls of the gate electrode and forming a source / drain region on the semiconductor substrate on both sides of the
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention having the above characteristics will be described in detail with reference to the accompanying drawings.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 공정 단면도이다.2A to 2E are cross-sectional views of a semiconductor device according to the present invention.
먼저, 본 발명을 보다 명료하게 설명하기 위해 p형 웰을 형성하고 상기 p형 웰내에 n형 MOS 트랜지스터를 형성하는 공정을 실시예로 설명한다.First, in order to explain the present invention more clearly, the process of forming a p-type well and forming an n-type MOS transistor in the p-type well will be described as an embodiment.
도 2a에 도시한 바와 같이, 반도체 기판(도시되지 않음)에 에피층(epitaxel layer)(11)을 형성한다. 그리고, 액티브 영역(active area)과 소자 분리 영역(field area)을 정의하는 마스크를 이용하여 노광하고 현상하여 상기 소자 분리 영역의 상기 에피층(11)을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 패터닝하여 상기 소자 분리 영역에 소자 분리막(도시되지 않음)을 형성한다.As shown in FIG. 2A, an
그리고, 웰 공정을 실시하기 전에, 상기 에피층(11)의 표면에 별도의 포켓 이온 주입용 마스크(12)을 형성하고, 상기 에피층(12)에 포켓 불순물 이온 주입을 실시하여 포켓 이온 주입 영역(13)을 형성한다. Then, before performing the well process, a separate pocket
이 때, 불순물 이온 주입 조건은, 15∼250KeV의 에너지로, 불순물 이온(B+, BF2 +, In+ 등)을 1E11∼1E14 ions/cm2의 농도로 한다. 만약 p형 MOS 트랜지스터를 형성할 경우에는 상기 포켓용 불순물 이온을 B+ 또는 In+ 대신에 P+ 또는 As+ 등을 사용한다.At this time, the impurity ions implanted condition, and in the 15~250KeV energy, the impurity ions (B +, BF + 2, In +, etc.) in a concentration of 1E11~1E14 ions / cm 2. When forming the p-type MOS transistor, P + or As + is used instead of B + or In + for the pocket impurity ions.
특히, 이온 주입 임계각은 데미지를 최소화 할 수 있는 0도로 하고, 이온 주입하는 도판트(Dopant)로는 데미지를 적게 하는 가벼운 도판트(예를 들면 BF2 + 보다는 B+)을 활용할 수 있다. In particular, the critical angle of ion implantation may use zero degrees to minimize the damage, and the dopant ion roneun (Dopant) Dopants for injecting light to less root damage (e.g., rather than BF 2 + B +).
여기서, 상기 포켓 이온 주입용 마스크(12)는 게이트 전극이 형성될 부분에 형성된다.Here, the pocket
도 2b에 도시한 바와 같이, 상기 포켓 이온 주입용 마스크(12)를 제거하고, 상기 에피층(11)에 p형 웰(도시하지 않음)을 형성한다.As shown in FIG. 2B, the pocket
즉, 이온 주입의 조건은 각 소자의 특성에 따라 불순물 이온의 종류, 주입 에너지 및 농도를 다르게 할 수 있으나, 15∼150KeV의 에너지로, 불순물 이온(B+, In+ 등)을 1E11∼5E13 ions/cm2의 농도로 상기 에피층(1)에 1차 이온 주입하고, 80∼300KeV의 에너지로, 불순물 이온(B+, In+ 등)을 1E11∼5E13 ions/cm2의 농도로 상기 에피층(1)에 2차 이온 주입하며, 200∼1500KeV의 에너지로, 불순물 이온(B+, In+ 등)을 1E11∼5E13 ions/cm2의 농도로 상기 에피층(1)에 3차 이온 주입한다. 이와 같이 에피층에 이온 주입한 후, 1050℃ 이상으로 고온에서 열처리하여 p형 웰을 형성한다.In other words, the ion implantation conditions may vary the type, implantation energy, and concentration of impurity ions according to the characteristics of each device. However, the energy of 15-150KeV implies that the impurity ions (B + , In +, etc.) primary ion implanted into the
만약 n형 웰을 형성할 경우에는 상기 불순물 이온을 B+ 또는 In+ 대신에 P+ 또는 As+ 등을 사용한다.If an n-type well is formed, the impurity ions may be P + or As + instead of B + or In + .
도 2c에 도시한 바와 같이, 상기 포켓 이온 주입 영역(13)이 형성된 상기 에피층(11) 전면에 게이트 절연막 및 도전층을 차례로 증착한다. 그리고, 사진 식각 공정으로 상기 도전층 및 게이트 절연막을 선택적으로 제거하여 게이트 절연막(14) 및 게이트 전극(15)을 형성한다.As shown in FIG. 2C, a gate insulating film and a conductive layer are sequentially deposited on the entire surface of the
도 2d에 도시한 바와 같이, 상기 게이트 전극(15)을 마스크로 이용한 이온 주입 공정으로 상기 게이트 전극(15) 양측의 상기 에피층(11) 표면에 LDD 영역(16)을 형성한다.As shown in FIG. 2D, the
이 때, 상기 LDD 이온 주입 조건은, 1∼100KeV의 에너지로, n형 불순물 이온(P+, As+ 등)을 1E11∼5E14 ions/cm2의 농도로 한다.At this time, the LDD ion implantation conditions are 1 to 100 KeV, and the n-type impurity ions (P + , As +, etc.) are 1E11 to 5E14 ions / cm 2 .
도 2e에 도시한 바와 같이, 상기 게이트 전극(15)을 포함한 에피층(11) 전면에 절연막을 증착하고 이방성 식각하여 상기 게이트 전극(15) 측벽에 스페이서(17)를 형성한다. 그리고, 상기 게이트 전극(15) 및 스페이서(17)를 마스크로 이용한 n형 불순물 이온을 고농도로 주입하고 열처리하여 상기 스페이서(17) 양측의 상기 에피층(11)에 소오스/드레인 영역(18)을 형성한다. As shown in FIG. 2E, an insulating film is deposited on the entire surface of the
이 때, 상기 소오스/드레인 이온 주입 조건은, 1∼250KeV의 에너지로, n형 불순물 이온(P+, As+ 등)을 1E18∼5E20 ions/cm2의 농도로 하고, 상기 열처리 공정은 1000~ 1050℃ 정도의 비교적 저온에서 처리한다.At this time, the source / drain ion implantation conditions are the energy of 1 to 250 KeV, n-type impurity ions (P + , As + etc.) to a concentration of 1E18 to 5E20 ions / cm 2 , and the heat treatment step is 1000 ~ The treatment is performed at a relatively low temperature of about 1050 ° C.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.As described above, the semiconductor device manufacturing method according to the present invention has the following effects.
첫째, 상기 포켓 불순물 영역 형성 시, 별도의 포켓 이온 주입 마스크를 이용하므로 틸트 이온 주입 공저이 필요하지 않는다. 따라서 종래에 비해 액티브 영역에 발생하는 데미지를 줄일 수 있다.First, when forming the pocket impurity region, since a separate pocket ion implantation mask is used, no tilt ion implantation deduction is required. Therefore, damage to the active area can be reduced as compared with the conventional art.
둘째, 상기 포켓 이온 주입 후, 웰 공정 및 소오스/드레인 공정에서 각각 열처리 공정이 진행되므로 상기 액티브 영역에 발생된 데미지를 최대한 복구할 수 있으며, 상기 게이트 전극의 모서리에서 발생하는 정션 누설 전류(Junction leakage current)를 줄여 안정된 트랜지스터를 제조할 수 있다.Second, since the heat treatment process is performed in the well process and the source / drain process after the pocket ion implantation, the damage generated in the active region can be recovered to the maximum, and the junction leakage current generated at the edge of the gate electrode It is possible to manufacture a stable transistor by reducing the current).
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