KR100606883B1 - Electrostatic Discharge protection circuit - Google Patents

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Abstract

본 발명은 SCR(thyristor)을 이용한 ESD(Electrostatic Discharge) 보호 회로에서 ESD 상황이나 잡음 등과 같이 원치 않은 신호에 의해 상기 SCR이 트리거되어 칩이 오동작을 하게되는 것을 방지하기 위한 ESD 보호 회로에 관한 것으로, 패드(IC PAd)와 내부 회로 사이에 연결되어 인가되는 게이트 전압에 따라 트리거 전압을 가변하는 SCR과, 상기 SCR에 직렬 연결되어 상기 SCR의 홀딩 영역의 전압을 VDD 보다 높은 곳으로 이동시키는 다이오드 스택부와, 상기 SCR의 게이트 전압을 조절하기 위한 게이트 조절부를 포함하여 구성된 것이다.The present invention relates to an ESD protection circuit for preventing the chip from malfunctioning due to an unwanted signal such as an ESD situation or noise in an electrostatic discharge (ESD) protection circuit using an SCR (thyristor). An SCR connected between the pad IC and the internal circuit and varying a trigger voltage according to an applied gate voltage, and a diode stack unit connected in series with the SCR to move a voltage of a holding area of the SCR to a position higher than VDD And a gate controller for adjusting the gate voltage of the SCR.

ESD 보호 회로, SCRESD protection circuit, SCR

Description

이에스디(ＥＳＤ) 보호 회로{Electrostatic Discharge protection circuit}ESD protection circuit {Electrostatic Discharge protection circuit}

도 1a는 일반적인 SCR의 회로적 구성도Figure 1a is a circuit diagram of a typical SCR

도 1b는 일반적인 SCR의 특성 곡선을 나타낸 그래프Figure 1b is a graph showing the characteristic curve of a typical SCR

도 2는 일반적인 SCR을 사용한 ESD 보호 회로2 is an ESD protection circuit using a typical SCR

도 3은 종래의 SCR을 이용한 ESD 보호 회로 3 is a ESD protection circuit using a conventional SCR

도 4는 종래의 SCR을 이용한 ESD 보호 회로의 문제점을 설명하기 위한 회로 구성도4 is a circuit diagram illustrating a problem of an ESD protection circuit using a conventional SCR.

도 5는 본 발명에 따른 ESD 보호 회로 구성도5 is a schematic diagram of an ESD protection circuit according to the present invention;

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1 : LVTSCR 2 : 다이오드 스택부1: LVTSCR 2: Diode Stack

3 : 게이트 조절부3: gate control

본 발명은 ESD(Electrostatic Discharge) 보호 회로에 관한 것으로, 특히 SCR(thyristor)을 이용한 ESD 보호 회로에서 ESD 상황이나 잡음 등과 같이 원치 않은 신호에 의해 상기 SCR이 트리거되어 칩이 오동작을 하게되는 것을 방지하기 위 한 ESD 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection circuit. In particular, in an ESD protection circuit using an SCR (thyristor), the SCR is triggered by an unwanted signal such as an ESD situation or noise to prevent the chip from malfunctioning. The ESD protection circuit above.

최근, 반도체 기술이 발전함에 따라 중요한 부분으로 떠오르는 부분 중에 하나가 칩 내부의 회로를 외부의 정전기 등에 의해 파괴됨을 방지하기 위한 ESD(Electrostatic Discharge) 보호(Protection)회로이다. 그런데, 반도체 기술의 추세가 보다 적은 영역을 차지하면서 보다 적은 전력 소모를 갖는 칩(Chip)으로 발전하고 있기 때문에 이러한 요구 조건을 만족하면서 효과적인 ESD 보호 기능을 수행할 수 있는 ESD 보호 회로의 소자로 SCR이 각광을 받고 있다.In recent years, one of the areas that emerge as an important part of the development of semiconductor technology is an electrostatic discharge (ESD) protection circuit for preventing a circuit inside a chip from being destroyed by an external static electricity or the like. However, since the trend of semiconductor technology is evolving into a chip with less power consumption while occupying a smaller area, SCR as an element of an ESD protection circuit capable of satisfying these requirements and performing an effective ESD protection function. I am in the limelight.

이와 같은 SCR의 특성을 첨부된 도면을 참조하여 설명하면 다음과 같다.The characteristics of such an SCR will be described with reference to the accompanying drawings.

도 1a는 일반적인 SCR의 회로적 구성도이고, 도 1b는 일반적인 SCR의 특성 곡선을 나타낸 그래프이고, 도 2는 일반적인 SCR를 이용한 ESD 보호화로의 구성도이다.FIG. 1A is a schematic block diagram of a general SCR, FIG. 1B is a graph showing a characteristic curve of a general SCR, and FIG. 2 is a block diagram of an ESD protection furnace using a general SCR.

먼저, SCR의 구성은 도 1a와 같이, pnp 트랜지스터(Q1)와 npn 트랜지스터(Q2)의 조합으로 구성된다. First, the configuration of the SCR is composed of a combination of the pnp transistor Q1 and the npn transistor Q2 as shown in FIG. 1A.

또한, 이와 같은 SCR을 이용한 ESD 보호 회로는, 도 2와 같이, 칩의 패드(IC 패드)와 칩 내부 회로 사이에 상기 SCR를 구성한 것이다.In the ESD protection circuit using such an SCR, the SCR is formed between the chip pad (IC pad) and the chip internal circuit as shown in FIG.

이와 같이 구성된 SCR의 동작 및 상기 SCR을 이용한 ESD보호 회로의 동작을 설명하면 다음과 같다. 즉 도 1b와 같이, SCR은 트리거 포인트(trigger point)에 도달되기 전까지는 오프(off) 상태로 있다가, 인가되는 전류나 전압이 트리거 포인트 이상이 되면 그 특성이 홀딩 영역(holding region)의 곡선을 따라 움직이게 된다. 따라서, ESD 보호 회로는, 도 2와 같이, 상기 SCR 특성이 홀딩 영역의 곡선을 따라 움직이게 되면 ESD 전류 패스(path)가 형성된다. 따라서, ESD 상황 동안(정전기 등이 상기 IC 패드에 인가된 경우)에는 패드의 전압은 홀딩 영역의 전압 수준을 유지하며 ESD 전류가 상기 SCR을 통해 접지단으로 빠져 나가게 되므로 칩의 내부 회로에 ESD로 인한 충격이 가해지는 것을 막아주며, 이후 ESD 전류가 홀딩 영역보다 낮아지게 되면 다시 상기 SCR은 오프 상태로 돌아오게 된다.The operation of the SCR configured as described above and the operation of the ESD protection circuit using the SCR will be described below. In other words, as shown in FIG. 1B, the SCR is turned off until the trigger point is reached, and when the applied current or voltage is greater than or equal to the trigger point, the characteristic of the SCR is a curve of a holding region. Will move along. Accordingly, in the ESD protection circuit, as shown in FIG. 2, when the SCR characteristic moves along the curve of the holding region, an ESD current path is formed. Therefore, during an ESD situation (when static electricity or the like is applied to the IC pad), the voltage on the pad maintains the voltage level of the holding area and the ESD current is drawn out of the chip through the SCR to the ground terminal. The SCR is returned to the off state when the ESD current is lower than the holding area.

이와 같은 특성을 갖는 SCR에서 상기 트리거 포인트의 특성을 개선하기 위한 또 다른 SCR인 LVTSCR(Low Voltage Triggering SCR)이 제안되었다.Low voltage triggering SCR (LVTSCR), which is another SCR for improving the characteristics of the trigger point, has been proposed in the SCR having such characteristics.

도 3a는 종래의 LVTSCR의 회로적 구성도이고, 도 3b는 상기 도 3a의 LVTSCR의 특성 곡선을 나타낸 그래프이다.3A is a circuit diagram illustrating a conventional LVTSCR, and FIG. 3B is a graph showing characteristic curves of the LVTSCR of FIG. 3A.

즉, 종래의 LVTSCR의 구성은, 도 3a와 같이, 일반적인 SCR의 pnp 트랜지스터(Q1)와 npn 트랜지스터(Q2)에 MOS 트랜지스터(Q3)를 구성하여, 상기 트랜지스터(Q3)의 게이트 전압과 상기 MOS 트랜지스터(Q3)의 길이(length)를 조절하여 SCR의 트리거 포인트를 조절할 수 있도록 한 것이다. 즉, 상기 MOS 트랜지스터(Q3)는 pnp 트랜지스터(Q1)의 베이스 단을 소오스 단으로 하고 상기 npn 트랜지스터(Q2)의 베이스 단을 드레인 단으로 하여 외부에서 인가되는 게이트 전압에 따라 트리거 포인트를 조절할 수 있도록 한 것이다. That is, in the conventional LVTSCR, the MOS transistor Q3 is formed in the pnp transistor Q1 and the npn transistor Q2 of the general SCR, as shown in FIG. 3A, and the gate voltage and the MOS transistor of the transistor Q3 are formed. The trigger point of the SCR can be adjusted by adjusting the length of Q3. That is, the MOS transistor Q3 uses the base terminal of the pnp transistor Q1 as the source terminal and the base terminal of the npn transistor Q2 as the drain terminal so that the trigger point can be adjusted according to a gate voltage applied from the outside. It is.

따라서, 도 3b에 나타낸 바와 같이, 상기 MOS 트랜지스터(Q3)의 게이트 전압이 증가하면 할수록 트리거 전압(포인트)이 감소하게 된다.Therefore, as shown in FIG. 3B, as the gate voltage of the MOS transistor Q3 increases, the trigger voltage (point) decreases.

그러나 이와 같은 종래의 LVTSCR에 있어서도 다음과 같은 문제점이 있었다. However, such a conventional LVTSCR also has the following problems.                         

상기와 같은 SCR의 특성은 반도체 칩이 ESD로 인해 파손되는 것을 효과적으로 방지하여 주지만, 칩의 정상 동작 시 직접 또는 간접적으로 VDD와 VSS 사이에 상기 SCR이 위치하게 되고 상기 SCR이 ESD 상황이나 잡음(Noise)과 같은 원치 않은 신호들로 인해 트리거 될 경우, 이런 원치 않은 신호가 사라진 이후에도 파워(Power)을 통해 계속해서 전류가 공급되어 상기 SCR이 홀딩 영역을 벗어나지 못하게 되는 경우가 발생한다. 일반적으로 CMOS 벌크(bulk) 프로세스인 경우에 홀딩 영역이 대략 1V 근처에서 형성되기 때문에 칩이 정상 동작하고 있던 경우라면 SCR이 연결되어 있는 노드(node)의 전압이 '하이'를 나타내려고 해도 노드 전압이 '로우(1V)'로 고정되어 있는 상태가 되기 때문에 칩의 오동작을 유발하게 된다. Such characteristics of the SCR effectively prevents the semiconductor chip from being damaged by ESD, but the SCR is located between V DD and V SS directly or indirectly during normal operation of the chip, and the SCR is in an ESD situation or noise. When triggered by unwanted signals such as (Noise), a current may continue to be supplied through power even after the unwanted signal disappears to prevent the SCR from leaving the holding area. In general, in the case of CMOS bulk processes, the holding area is formed around 1V, so if the chip was operating normally, the node voltage even if the voltage of the node to which the SCR is connected is trying to indicate 'high' This is fixed to 'low (1V)', causing chip malfunction.

즉, 도 4는 트리거에 의한 오동작을 설명하기 위한 회로도이다. 칩 냅부회로의 버퍼단에서 "0" 신호가 출력되고 있는 경우 정상 동작이라면 패드 단에서는 "1" 신호가 나타나야 한다. 그러나, 잡음 펄스(noise pulse)와 같은 원치 않는 신호가 패드쪽에 인가된다고 가정하면, SCR은 상술한 바와 같은 동작 원리에 의해 계속 트리거 상태를 유지하게 되고 그 동작 특성에 따라 홀딩 영역의 특성 곡선을 따라 동작한다. 이런 이유로 패드의 전압이 1V 이하로 유지되기 때문에 패드의 상태는 로우 레벨인 "0"을 나타내게 되어 칩의 오동작을 유발한다.That is, FIG. 4 is a circuit diagram for explaining the malfunction caused by a trigger. If the "0" signal is output from the buffer stage of the chip nap circuit, the "1" signal should appear from the pad stage if it is in normal operation. However, assuming that an unwanted signal, such as a noise pulse, is applied to the pad side, the SCR continues to be triggered by the operating principle as described above and follows the characteristic curve of the holding area according to the operating characteristic. It works. For this reason, since the pad's voltage remains below 1V, the pad's state will show a low level of "0", causing chip malfunction.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, SCR과 다이오드 스택을 연결하는 방법을 사용하여 홀딩 영역을 1V 근처에서 VDD보다 높은 영역으로 이동시켜줌으로 ESD 상황이나 잡음 같은 원치 않은 신호에 의해 SCR이 트리 거 되었을 지라도 그 상황이 해소되면 SCR도 함께 오프 상태로 돌아가도록 하여 칩의 오동작을 방지하는 ESD 보호 회로를 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, and by using the method of connecting the SCR and the diode stack, the SCR is moved by an unwanted signal such as an ESD situation or noise by moving the holding region to a region higher than VDD near 1V. Even with this trigger, the objective is to provide an ESD protection circuit that prevents the chip from malfunctioning by returning the SCR to the off state when the situation is resolved.

이와 같은 목적을 달성하기 위한 본 발명의 ESD 보호 회로는, 패드(IC PAd)와 내부 회로 사이에 연결되어 인가되는 게이트 전압에 따라 트리거 전압을 가변하는 SCR과, 상기 SCR에 직렬 연결되어 상기 SCR의 홀딩 영역의 전압을 VDD 보다 높은 곳으로 이동시키는 다이오드 스택부와, 상기 SCR의 게이트 전압을 조절하기 위한 게이트 조절부를 포함하여 구성됨에 그 특징이 있다.The ESD protection circuit of the present invention for achieving the above object is an SCR connected between the pad (IC PAd) and the internal circuit and varying the trigger voltage according to the applied gate voltage, and is connected in series with the SCR to It is characterized by including a diode stack unit for moving the voltage of the holding area to a position higher than VDD, and a gate controller for adjusting the gate voltage of the SCR.

이와 같은 특징을 갖는 본 발명의 ESD 보호 회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the attached ESD protection circuit of the present invention having such a feature in more detail as follows.

도 5는 본 발명에 따른 ESD 보호 회로의 구성도이다.5 is a configuration diagram of an ESD protection circuit according to the present invention.

본 발명에 따른 ESD 보호 회로는, 도 5에 도시한 바와 같이, 패드(IC PAd)와 내부 회로 사이에 애노드가 연결되어 인가되는 게이트 전압에 따라 트리거 전압이 가변되는 LVTSCR(1)와, 복수개의 다이오드가 상기 LVTSCR(1)의 캐소드에 직렬 연결되어 상기 LVTSCR의 홀딩 영역의 전압을 VDD 보다 높은 곳으로 이동시키는 다이오드 스택부(2)와, 상기 LVTSCR(1)의 게이트 전압을 조절하기 위한 게이트 조절부(3)를 구비하여 구성된다.As shown in FIG. 5, the ESD protection circuit according to the present invention includes an LVTSCR 1 having an anode connected between a pad IC PAd and an internal circuit and having a trigger voltage varied according to an applied gate voltage. A diode is connected to the cathode of the LVTSCR 1 in series to move the voltage of the holding area of the LVTSCR to a position higher than VDD, and a gate control for adjusting the gate voltage of the LVTSCR 1; It is provided with the part 3.

여기서, 상기 게이트 조절부(3)는 일반적으로 VSS에 바로 연결되어지거나 임의의 전압 또는 임의의 회로에 연결되어져 게이트의 전압을 조절한다. 그리고 상기 다이오드 스택부(2)는 전류가 하나의 다이오드를 통과할 때 전압 강하가 약 0.7V인 점을 이용하여 적절한 수의 다이오드를 연결하여 정상 동작 시 상기 LVTSCR(1)의 양단에 인가되는 전압을 홀딩 전압보다 낮아지게 한다.In this case, the gate controller 3 is generally directly connected to VSS or connected to an arbitrary voltage or an arbitrary circuit to adjust the voltage of the gate. In addition, the diode stack 2 connects an appropriate number of diodes by using a voltage drop of about 0.7 V when a current passes through one diode, so that the voltage applied to both ends of the LVTSCR 1 in normal operation. Lower than the holding voltage.

이와 같이 구성된 본 발명의 ESD 보호 회로의 동작은 다음과 같다.The operation of the ESD protection circuit of the present invention configured as described above is as follows.

도 6은 본 발명에 따른 ESD 보호 회로의 동작 특성을 나타낸 그래프이다.6 is a graph showing the operation characteristics of the ESD protection circuit according to the present invention.

먼저, 상술한 바와 같이, 상기 LVTSCR(1)의 트리거 전압은 게이트 조절부(3)와 상기 MOS 트랜지스터(Q3)의 게이트 길이에 의해 결정되어지며, 다이오드 스택부(2)에 의한 영향은 거의 없다. 그러나 홀딩 영역은 상기 다이오드 스택부(2)와 직접적으로 연관되어지며, 몇 개의 다이오드로 구성되는냐에 따라 홀딩 영역이 이동되는 정도가 달라진다. 즉, LVTSCR(1)과 게이트 조절부(3)에서 ESD 보호 회로의 트리거 전압(포인트)를 결정하고 상기 다이오드 스택부(2)에서 ESD 보호 회로의 홀딩 영역의 특성을 결정하게 된다. 이는 ESD 보호 회로에 인가되는 전압이 LVTSCR(1)의 양단에 인가되는 전압과 상기 다이오드 스택부(2)에 인가되는 전압으로 이루어지며, 상기 다이오드 스택부(2)를 구성하는 다이오드 수에 따라 상기 다이오드 스택부(2)의 양단에 인가되는 전압이 증가하고 상대적으로 상기 LVTSCR(1)의 양단에 인가되는 전압이 감소하게 되기 때문이다.First, as described above, the trigger voltage of the LVTSCR 1 is determined by the gate length of the gate control unit 3 and the MOS transistor Q3, and has little effect by the diode stack unit 2. . However, the holding area is directly associated with the diode stack 2, and the extent to which the holding area is moved varies depending on how many diodes are formed. That is, the trigger voltage (point) of the ESD protection circuit is determined by the LVTSCR 1 and the gate controller 3, and the characteristics of the holding area of the ESD protection circuit are determined by the diode stack 2. The voltage applied to the ESD protection circuit is composed of the voltage applied to both ends of the LVTSCR (1) and the voltage applied to the diode stack (2), depending on the number of diodes constituting the diode stack (2) This is because the voltage applied across the diode stack 2 increases and the voltage applied across the LVTSCR 1 decreases relatively.

따라서, 상기 LVTSCR(1)과 직렬로 연결되어지는 상기 다이오드 스택부(2)의 다이오드 수를 적절하게 조절해 주면 정상 동작시 ESD 상황이나 잡음 등과 같이 원치 않은 신호에 의해 LVTSCR(1)이 트리거 되었다 하더라도 상기 원치 않은 신호가 사라지면 LVTSCR(1)의 양단에 인가되는 전압이 홀딩 영역의 전압보다 낮아지게 되어 상기 LVTSCR(1)이 오프 상태로 돌아오게 된다.Therefore, if the number of diodes of the diode stack 2 connected in series with the LVTSCR 1 is properly adjusted, the LVTSCR 1 is triggered by an unwanted signal such as an ESD situation or noise during normal operation. Even if the unwanted signal disappears, the voltage applied to both ends of the LVTSCR 1 is lower than the voltage of the holding region, and the LVTSCR 1 is returned to the off state.

즉, 도 6에서, 상기 다이오드 스택부(2)의 다이오드 수가 증가함에 따라 홀딩 영역의 특성 곡선이 A로부터 B,C를 거쳐 적절한 수의 다이오드 수에 이르면 D와 같은 홀딩 영역을 가지는 ESD 보호 회로를 만들 수 있다. That is, in FIG. 6, when the number of diodes of the diode stack 2 increases, the characteristic curve of the holding region reaches an appropriate number of diodes from A to B, C, and the ESD protection circuit having the holding region equal to D is shown. I can make it.

이상에서 설명한 바와 같은 본 발명의 ESD 보호 회로에 있어서는 다음과 같은 효과가 있다.As described above, the ESD protection circuit of the present invention has the following effects.

상술한 바와 같이, 상기 다이오드 스택부의 다이오드 수를 적절하게 조절하면 홀딩 영역이 VDD보다 높은 곳에 위치하도록 할 수 있으므로 원치 않은 신호에 의해 상기 SCR이 트리거되어도 상기 원치 않은 신호가 사라지면 상기 SCR이 오프 상태로 되돌아 오기 때문에 칩이 오동작함을 방지할 수 있다.
As described above, by properly adjusting the number of diodes in the diode stack part, the holding area can be positioned higher than VDD, so that the SCR is turned off when the unwanted signal disappears even if the SCR is triggered by an unwanted signal. By returning, the chip can be prevented from malfunctioning.

Claims (2)

패드(IC PAd)와 내부 회로 사이에 연결되어 인가되는 게이트 전압에 따라 트리거 전압을 가변하는 SCR과,An SCR connected between the pad IC PAd and the internal circuit and varying a trigger voltage according to an applied gate voltage; 상기 SCR에 직렬 연결되어 상기 SCR의 홀딩 영역의 전압을 VDD 보다 높은 곳으로 이동시키는 다이오드 스택부와, A diode stack unit connected to the SCR in series to move the voltage of the holding region of the SCR to a position higher than VDD; 상기 SCR의 게이트 전압을 조절하기 위한 게이트 조절부를 포함하여 구성됨을 특징으로 하는 ESD 보호 회로.And a gate controller for adjusting the gate voltage of the SCR. 제 1 항에 있어서,The method of claim 1, 상기 다이오드 스택부는 복수개의 다이오드가 직렬 연결된 구조를 갖고, 상기 다이오드 수를 변화시켜 홀딩 영역을 조절함을 특징으로 하는 ESD 보호회로.The diode stack unit has a structure in which a plurality of diodes are connected in series, the ESD protection circuit characterized in that for adjusting the holding area by changing the number of diodes.
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