KR100601789B1 - Low capacitance chip varistor and method of manufacturing the same - Google Patents

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Abstract

본 발명은 칩 배리스터 및 이의 제조 방법에 관한 것으로, 본 발명은 낮은 유전율을 갖는 캐패시터 시트 사이에 극소 두께의 배리스터 시트가 형성된 시트 적층물과 시트 적층물의 양 측면에 형성된 단자 전극을 포함하는 단판형 칩 배리스터를 형성함으로써, 칩 배리스터의 정전용량을 줄일 수 있고, 소정의 펀칭 공정 또는 인쇄 공정을 통해 배리스터 시트 폭을 캐패시터 시트 보다 더 작게 형성하여, 칩 배리스터 외부로 배리스터 시트가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있으며, 1pF이하의 정전용량값을 갖는 칩 배리스터를 구현할 수 있고, 이로써, 고주파를 통해 들어오는 정전기는 차단할 수 있고, 고주파환경에서 순수한 캐패시터의 역할도 할 수 있는 칩 배리스터 및 이의 제조 방법을 제공한다. The present invention relates to a chip varistor and a method of manufacturing the same, and the present invention relates to a single chip including a sheet stack having a varistor sheet having a very small thickness between capacitor sheets having a low dielectric constant and terminal electrodes formed on both sides of the sheet stack. By forming the varistor, it is possible to reduce the capacitance of the chip varistor, and to form a varistor sheet width smaller than the capacitor sheet through a predetermined punching process or a printing process, the electrical characteristics generated by exposing the varistor sheet to the outside of the chip varistor. It is possible to solve the problem, to implement a chip varistor having a capacitance value of less than 1pF, thereby preventing the static electricity entering through a high frequency, and also can act as a pure capacitor in a high frequency environment and a chip varistor and its manufacturing method To provide.

칩 배리스터, 정전용량, 고주파, 단판형, 배리스터 시트, 스크링 인쇄, 펀칭Chip Varistors, Capacitive, High Frequency, Single Plate, Varistor Sheets, Screening, Punching

Description

저정전용량 칩 배리스터 및 이의 제조 방법{Low capacitance chip varistor and method of manufacturing the same}Low capacitance chip varistor and method of manufacturing the same

도 1 및 도 2는 칩 배리스터의 정전용량을 설명하기 위한 개념도들이다. 1 and 2 are conceptual diagrams for describing the capacitance of the chip varistor.

도 3a 내지 도 3c는 본 발명이 제 1 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다. 3A to 3C are manufacturing process diagrams for describing a chip varistor and a method of manufacturing the same according to a first embodiment of the present invention.

도 4a 내지 도 4d는 본 발명이 제 2 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다. 4A to 4D are manufacturing process diagrams illustrating a chip varistor and a method of manufacturing the same according to a second embodiment of the present invention.

도 5a 내지 도 5d는 본 발명이 제 3 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다. 5A to 5D are manufacturing process diagrams illustrating a chip varistor and a method of manufacturing the same according to a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 30 : 캐패시터 시트 20 : 배리스터 시트10, 30: capacitor sheet 20: varistor sheet

21 : 배리스터용 페이스트 22 : 스크린 마스크21 Varistor paste 22 Screen mask

23 : 압착기 40 : 시트 적층물23: presser 40: sheet laminate

50, 55 : 단자전극50, 55: terminal electrode

본 발명은 칩 배리스터 및 이의 제조 방법에 관한 것으로, 특히, 수 pF이하의 정전용량을 갖는 칩 배리스터 및 이의 제조 방법에 관한 것이다.The present invention relates to a chip varistor and a method of manufacturing the same, and more particularly, to a chip varistor having a capacitance of several pF or less and a method of manufacturing the same.

최근 전자기기가 디지털화되면서 외부에서 유입하는 이상전압에 의해 회로가 파손되는 경우가 발생될 수 있으며, 이러한 이상전압의 원인으로는 낙뢰, 인체에 대전된 정전기 방전, 회로 내에서 발생하는 스위칭 전압 등 다양하다. 이러한 이상전압으로부터 회로를 보호하기 위해 전압 비선형성 저항소자(이하, '배리스터'라 칭함)를 사용한다. 배리스터는 매우 높은 비 선형성 전류전압 곡선 특성을 보이므로, 과도 전압이 발생할 경우 회로를 보호하는 역할을 한다. Recently, as electronic devices are digitized, a circuit may be damaged due to an abnormal voltage flowing from the outside. The causes of the abnormal voltage may include lightning strikes, electrostatic discharges charged to the human body, and switching voltages generated in a circuit. Do. In order to protect the circuit from such an abnormal voltage, a voltage nonlinear resistance element (hereinafter referred to as a "varistor") is used. Varistors exhibit very high nonlinear current-voltage curves, which protect the circuits in the event of transient voltages.

최근 통신, 정보기기, AV 기기를 중심으로 고주파화, 디지털화, 고집적화, 복합화, 경박단소화, 저가화가 급진전되면서 점점더 정전기에 취약해 짐으로해서, 칩 배리스터의 수요 및 필요성이 더욱 증가하고 있다. Recently, as high frequency, digitalization, high integration, complex, light and small, and low price have focused on communication, information equipment, and AV equipment, they are increasingly vulnerable to static electricity, and the demand and necessity of chip varistors are increasing.

특히, 최근 휴대폰의 송수신 주파수가 GHz 이상의 고주파화 되고있고, 휴대폰내에 들어가는 고가의 반도체칩이 고집적화에 따른 정전기 취약성은 날로 더해가고 있어 과거에는 별문제가 되지 않던 안테나나 데이터(Data) 전송 포트(Port)를 통한 정전기의 유입도 차단해야될 필요성이 대두되고 있다. In particular, in recent years, the transmission and reception frequency of mobile phones has been increased to GHz or higher, and the weakness of static electricity due to the high integration of expensive semiconductor chips in mobile phones is increasing day by day, which has not been a problem in the past, such as antennas and data transmission ports. There is also a need to block the inflow of static electricity through.

즉, 상기의 필요성을 충족시키기 위해 칩 배리스터는 휴대폰의 안테나 단을 통해 들어오는 고주파의 정전기를 차단할 수 있어야 하고, 고주파환경에서 순수한 캐패시터의 역할을 할 수 있어야 한다. That is, in order to meet the above needs, the chip varistor should be able to block the static electricity of the high frequency coming through the antenna terminal of the mobile phone, and should be able to act as a pure capacitor in the high frequency environment.

이를 위해서는 극소의 정전용량을 갖는 칩 배리스터가 필요하게 된다. 하지 만, 종래의 배리스터 조성물이 갖는 기본적인 유전율로 인해 극소의 정전 용량을 갖는 칩 배리스터를 구현하기 어려운 문제가 있었다. 이에 현재, 저 정전용량의 칩 배리스터를 구현하기 위해 유전율이 낮으면서 배리스터 특성이 얻어지는 조성물을 개발하거나, 특수한 구조의 적층 구조를 갖는 칩 배리스터를 구형하고자 하는 연구가 활발히 진행중이다. This requires chip varistors with very low capacitance. However, due to the basic dielectric constant of the conventional varistor composition has a problem that it is difficult to implement a chip varistor having a very small capacitance. Accordingly, in order to implement low capacitance chip varistors, studies are being actively conducted to develop compositions having low dielectric constant and obtaining varistor characteristics, or to form chip varistors having a special laminated structure.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 유전율이 낮은 캐패시터 조성물의 세라믹 시트를 주된 적층 시트로 사용하고, 그 사이에 한층의 배리스터 시트를 적층하여 저 정전용량을 갖는 칩 배리스터 및 이의 제조 방법을 제공한다. Accordingly, the present invention uses a ceramic sheet of a low dielectric constant capacitor composition as the main laminated sheet in order to solve the above problems, and a chip varistor having a low capacitance by laminating one varistor sheet therebetween and a method of manufacturing the same. to provide.

본 발명에 따른 하부 캐패시터 시트, 배리스터 시트 및 상부 캐패시터 시트가 순차적으로 적층된 시트 적층물 및 상기 시트 적층물의 양측에 형성된 제 1 및 제 2 단자 전극을 포함하는 칩 배리스터를 제공한다. According to the present invention, there is provided a chip varistor including a sheet stack in which a lower capacitor sheet, a varistor sheet, and an upper capacitor sheet are sequentially stacked, and first and second terminal electrodes formed on both sides of the sheet stack.

바람직하게, 상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용할 수 있다. Preferably, a ceramic sheet having a dielectric constant of 10 to 30 may be used as the upper and lower capacitor sheets.

또한, 내부에 배리스터 시트가 포함된 시트 적층물 및 상기 시트 적층물의 양측면에 형성된 제 1 및 제 2 단자전극을 포함하되, 상기 제 1 및 제 2 단자 전극이 형성될 영역을 제외한 상기 시트 적층물의 측면으로 상기 배리스터 시트가 노출되지 않는 칩 배리스터를 제공한다. In addition, a sheet stack including a varistor sheet therein and first and second terminal electrodes formed on both sides of the sheet stack, except for a region in which the first and second terminal electrodes are to be formed. As a result, it provides a chip varistor in which the varistor sheet is not exposed.

바람직하게, 상기 배리스터 시트는 10 내지 50㎛ 두께로 형성한다. Preferably, the varistor sheet is formed to a thickness of 10 to 50㎛.

바람직하게, 상기 시트 적층물은 상기 배리스터 시트가 인쇄된 상부 또는 하부 캐패시터 시트를 적층하여 형성하되, 상기 배리스터 시트의 폭이 상기 상부 및 하부 캐패시터 시트보다 더 좁게되도록 형성할 수 있다. Preferably, the sheet stack may be formed by stacking an upper or lower capacitor sheet on which the varistor sheet is printed, and may be formed so that the width of the varistor sheet is narrower than that of the upper and lower capacitor sheets.

바람직하게, 상기 시트 적층물은 하부 캐패시터 시트, 상기 배리스터 시트 및 상부 캐패시터 시트를 적층하여 형성하되, 상기 단자 전극과 접속될 영역을 제외한 영역의 상기 배리스터 시트의 일부가 리세스 되도록 형성할 수 있다. Preferably, the sheet stack may be formed by stacking a lower capacitor sheet, the varistor sheet, and an upper capacitor sheet, and may form a portion of the varistor sheet in a region other than a region to be connected to the terminal electrode.

바람직하게, 상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용할 수 있다. Preferably, a ceramic sheet having a dielectric constant of 10 to 30 may be used as the upper and lower capacitor sheets.

또한, 상부 및 하부 캐패시터 시트와 배리스터 시트를 제조하는 단계와, 상기 상부 및 하부 캐패시터 시트와 상기 배리스터 시트를 적층, 소성하여 시트 적층물을 형성하는 단계 및 상기 시트 적층물 양측에 단자 전극을 형성하는 단계를 포함하는 칩 배리스터 제조 방법을 제공한다. The method may further include manufacturing upper and lower capacitor sheets and varistor sheets, laminating and baking the upper and lower capacitor sheets and the varistor sheets to form sheet laminates, and forming terminal electrodes on both sides of the sheet laminates. It provides a chip varistor manufacturing method comprising the step.

바람직하게, 상기 배리스터 시트의 제조는, 상기 상부 및 하부 캐패시터 시트와 동일한 크기의 상기 배리스터 시트를 제조하는 단계 및 상기 단자 전극과 접속될 영역을 제외한 영역의 상기 배리스터 시트의 일부를 제거하는 단계를 포함할 수 있다. Preferably, the manufacture of the varistor sheet includes the steps of manufacturing the varistor sheet having the same size as the upper and lower capacitor sheets and removing a portion of the varistor sheet in an area other than the area to be connected with the terminal electrode. can do.

또한, 상부 및 하부 캐패시터 시트를 제조하는 단계와, 상기 상부 또는 하부 캐패시터 시트에 배리스터 시트를 인쇄하는 단계와, 상기 배리스터 시트가 인쇄된 상기 상부 및 하부 캐패시터 시트를 적층, 소성하여 시트 적층물을 형성하는 단계 및 상기 시트 적층물 양측에 단자 전극을 형성하는 단계를 포함하는 칩 배리스터 제조 방법을 제공한다. In addition, manufacturing the upper and lower capacitor sheets, printing a varistor sheet on the upper or lower capacitor sheet, and the upper and lower capacitor sheets on which the varistor sheet is printed, laminated and fired to form a sheet stack And it provides a chip varistor manufacturing method comprising the step of forming a terminal electrode on both sides of the sheet stack.

바람직하게, 상기 배리스터 시트를 인쇄는 배리스터 시트용 페이스트와 스크린 인쇄 방법을 이용하여 실시할 수 있다. Preferably, the varistor sheet may be printed using a varistor sheet paste and a screen printing method.

바람직하게, 상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용하고, 상기 배리스터 시트로 10 내지 50㎛ 두께의 시트를 사용할 수 있다. Preferably, a ceramic sheet having a dielectric constant of 10 to 30 may be used as the upper and lower capacitor sheets, and a sheet having a thickness of 10 to 50 μm may be used as the varistor sheet.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

칩 배리스터의 정전용량은 칩 배리스터를 구성하는 조성물의 유전율과 칩의 두께 및 면적에 크게 유지된다. 이하 도면을 참조하여 이에 관해 설명한다. The capacitance of the chip varistor is largely maintained in the dielectric constant of the composition constituting the chip varistor and the thickness and area of the chip. This will be described below with reference to the drawings.

도 1 및 도 2는 칩 배리스터의 정전용량을 설명하기 위한 개념도들이다. 1 and 2 are conceptual diagrams for describing the capacitance of the chip varistor.

도 1 및 도 2를 참조하면, 칩 배리스터의 정전용량을 수식으로 표시하면 다음과 같다. 1 and 2, the capacitance of the chip varistor is expressed as a formula as follows.

C = ε×εr×A/LC = ε × ε r × A / L

C는 칩 캐패시터의 정전용량을 지칭하고, ε은 진공에서의 유전 상수를 지칭하고, εr은 유전체 재료의 유전상수를 지칭하고, A는 전극의 면적을 지칭하고, L은 전극과 전극 사이의 거리를 지칭한다. C refers to the capacitance of the chip capacitor, ε refers to the dielectric constant in vacuum, ε r refers to the dielectric constant of the dielectric material, A refers to the area of the electrode, and L refers to the area between the electrodes Refers to the distance.

수식을 참조하면, 칩 배리스터의 정전용량은 전극 면적(A)에 비례하고, 전극과 전극 사이의 거리(L)에 반비례하고, 재료의 고유 유전율에 비례한다. Referring to the equation, the capacitance of the chip varistor is proportional to the electrode area A, inversely proportional to the distance L between the electrode and the electrode, and proportional to the intrinsic dielectric constant of the material.

동일 사이즈의 칩으로 동일 정전용량을 비교할 경우, 도 1의 단판형은 상기 수식에 의한 단판형의 정전용량만을 갖고 있지만, 도 2의 적층형은 기본적으로 단판형의 정전용량 뿐만 아니라 적층으로 기인한 정전용량(도 2의 L'와 A'에 의한 값)까지 가지고 있다. 따라서, 저 정전용량을 갖는 칩 배리스터를 구현하기 위해서는 적층형 보다는 단판형을 사용하는 것이 바람직하다. When comparing the same capacitance with chips of the same size, the single plate type of FIG. 1 has only the single plate type capacitance according to the above formula, but the stacked type of FIG. It has the capacity (value by L 'and A' of FIG. 2). Therefore, in order to implement a chip varistor having a low capacitance, it is preferable to use a single plate type rather than a stacked type.

본 발명은 유전율이 낮은 캐패시터 시트를 주된 적층 시트로 사용하고, 그 가운데에 배리스터 시트를 단층 적층하여 배리스터 특성도 구현하면서 저 정전용량값도 구현할 수 있다. According to the present invention, a capacitor sheet having a low dielectric constant is used as a main lamination sheet, and a varistor sheet may be stacked in a single layer, and the low capacitance value may be realized.

본 발명의 칩 배리스터는 내부에 배리스터 시트가 포함된 시트 적층물과, 시트 적층물의 양측에 형성된 제 1 및 제 2 단자 전극을 포함하되, 캐패시터 시트로 유전율이 배리스터 시트 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트를 사용한다. The chip varistor of the present invention includes a sheet stack including a varistor sheet therein, and first and second terminal electrodes formed on both sides of the sheet stack, and the capacitor sheet has a dielectric constant of 10 to 40 times lower than that of the varistor sheet. use. In addition, varistor sheets having a thickness of 10 to 50 µm are used.

도 3a 내지 도 3c는 본 발명이 제 1 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다. 3A to 3C are manufacturing process diagrams for describing a chip varistor and a method of manufacturing the same according to a first embodiment of the present invention.

도 3a를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 제조한다. Referring to FIG. 3A, upper and lower capacitor sheets 10 and 30 and varistor sheet 20 are manufactured.

칩 배리스터의 정전용량을 최소하기 위해 유전율이 10 내지 30인 세라믹 시트를 캐패시터 시트(10 및 30)로 사용하고, 약 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 이로써, 칩 배리스터의 정전용량을 0.1 내지 3pF 이하로 가져갈 수 있다. In order to minimize the capacitance of the chip varistor, a ceramic sheet having a dielectric constant of 10 to 30 is used as the capacitor sheets 10 and 30, and a varistor sheet 20 having a thickness of about 10 to 50 mu m is used. As a result, the capacitance of the chip varistor can be brought to 0.1 to 3 pF or less.

바람직하게는 20 내지 28의 유전율을 갖는 캐패시터 시트(10 및 30)를 사용하고, 20 내지 30㎛두께의 배리스터 시트(20)를 사용하는 것이 효과적이다. 즉, MLCC는 온도 측성에 따라 온도 보상용 세라믹 캐패시터와 고유전율 세라믹 캐패시터로 분리된다. 본 실시예에서는 온도에 따른 유전율 변화가 상술한 범위를 갖는 시트를 사용하는 것이 바람직하다. 이는 캐패시터 시트(10 및 30)의 유전율 및 배리스터 시트(20)의 두께가 상술한 값보다 작을 경우에는 칩 배리스터로써 동작하지 않게 되는 문제가 발생하고, 상기 값보다 클경우에는 목표로 하는 칩 배리스터의 정전용량보다 큰 값을 갖게 된다. 또한, 배리스터 시트(20) 상하 및 내부에 소정의 전극을 형성하지 않는 단층의 배리스터 시트(20)를 사용함으로써 정전용량을 최소로 줄일 수 있다. Preferably, capacitor sheets 10 and 30 having dielectric constants of 20 to 28 are used, and varistor sheet 20 having a thickness of 20 to 30 µm is effective. In other words, the MLCC is separated into a temperature compensation ceramic capacitor and a high dielectric constant ceramic capacitor according to the temperature measurement. In this embodiment, it is preferable to use a sheet having the above-described range of dielectric constant change with temperature. This causes a problem in that the dielectric constant of the capacitor sheets 10 and 30 and the thickness of the varistor sheet 20 are smaller than the above-described values, and thus do not operate as chip varistors. It will have a value larger than the capacitance. In addition, the capacitance can be minimized by using the varistor sheet 20 having a single layer that does not form a predetermined electrode on and under the varistor sheet 20.

이하, 상술한 시트의 형성 방법에 관해 일 예를 들어 설명하면 다음과 같다. Hereinafter, the above-described method for forming the sheet will be described as an example.

배리스터 시트(20)는 배리스터 조성의 분말을 사용하여 제조되며 커패시터 시트(10 및 30)는 캐패시터 조성의 분말을 사용하여 제조된다. The varistor sheet 20 is made using powder of varistor composition and the capacitor sheets 10 and 30 are made using powder of capacitor composition.

배리스터 조성 분말은 ZnO에 Bi, Co, Mn, Ni, Sb 등과 같은 금속 산화물을 첨가하여 형성하는 것이 바람직하다. 또한, 세라믹 재료는 결정 입계 혹은 전극소결계면을 이용한 ZnO, SiC, BaTiO3, TiO2, Fe2O3등의 소재를 사용할 수 있다. 또한, 세라믹 캐패시터 분말로 PZT, PLZT 등의 원하는 세라믹 조성의 원료 분말을 사용할 수 있다. The varistor composition powder is preferably formed by adding a metal oxide such as Bi, Co, Mn, Ni, Sb, etc. to ZnO. In addition, the ceramic material may be a material such as ZnO, SiC, BaTiO 3 , TiO 2 , Fe 2 O 3 using a grain boundary or an electrode sintering interface. In addition, as the ceramic capacitor powder, a raw material powder having a desired ceramic composition such as PZT or PLZT can be used.

상기 배리스터 및 커패시터 조성 분말을 각기 PVB등의 바인더와 함께 알코올등에 용해한 다음, 소형 볼 밀(Ball Mill)로 약 20 내지 28시간 동안 밀링(Milling) 및 혼합하여 각기 배리스터 시트용 슬러리(Slurry) 및 커패시터 시트용 슬러리를 제조한다. 첨가제로 PVB계 바인더을 원료 분말대비 약 5 내지 7wt% 정도 첨가하는 것이 바람직하다. 상술한 슬러리들을 닥터 블레이드(Doctor Dlade) 등의 방법으로 원하는 두께의 배리스터 시트(20) 및 커패시터 시트(10 및 30)로 제조한다. 슬러리의 점도 및 비중을 조절하여 세라믹 시트의 두께등 제반 특성을 조절할 수 있다.The varistor and capacitor composition powders were dissolved in alcohol and the like together with a binder such as PVB, and then milled and mixed for about 20 to 28 hours in a small ball mill, respectively, to slurry and capacitor for varistor sheet. The slurry for a sheet is manufactured. It is preferable to add about 5 to 7 wt% of the PVB-based binder as an additive. The above-described slurries are manufactured into varistor sheet 20 and capacitor sheets 10 and 30 having a desired thickness by a method such as a doctor blade. By controlling the viscosity and specific gravity of the slurry, it is possible to control various properties such as the thickness of the ceramic sheet.

도 3b를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 적층하고 압착한다. 이때, 시트의 크기를 조절하여 소정 두께의 하부 캐패시터 시트(30)위에 배리스터 시트(20) 한층을 적층한 다음, 소정 두께의 상부 캐패시터 시트(10)를 적층하여 단위칩이 여러개 동시에 구현된 그린바(Green Bar)를 제조할 수 있다. 복수의 단위 칩을 포함하는 그린바로 형성할 경우, 그린바를 압착하고, 단위칩의 크기로 절단하는 공정을 더 포함할 수 있다. Referring to FIG. 3B, the upper and lower capacitor sheets 10 and 30 and the varistor sheet 20 are stacked and compressed. At this time, by adjusting the size of the sheet to stack a varistor sheet 20 on the lower capacitor sheet 30 of a predetermined thickness, and then stacked the upper capacitor sheet 10 of a predetermined thickness green bar implemented a plurality of unit chips at the same time (Green Bar) can be manufactured. In the case of forming a green bar including a plurality of unit chips, the method may further include pressing the green bar and cutting the green bar into the size of the unit chip.

이후, 소정의 온도에서 베이킹(Bake) 공정을 수행한 뒤 베이킹 공정의 온도 보다 더 높은 온도에서 소성한다. 이로써 각 시트가 적층된 시트 적층물(40)을 형성한다. 이때 시트들을 압착한 다음, 유기물을 날려보내기 위한 탈 바인더 베이킹 공정은 250 내지 350℃의 온도범위에서 실시하고, 이후, 900 내지 1200℃의 온도범위에서 소성한다. 상기의 실시예에서는 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20) 각각을 동일한 크기로 형성하는 것이 바람직하다. 즉, 각 시트를 직사각형 형태로 형성하고, 상부 및 하부 캐패시터 시트(10 및 30)의 두께를 동일하게 하고, 상부 및 하부 캐패시터 시트(10 및 30)의 두께보다 배리스터 시트(20)의 두께를 더 얇게 형성하는 것이 바람직하다. 즉, 배리스터 시트의 두께는 전체 칩 배리스터 두께의 약 0.1 내지 30%를 차지하는 것이 가장 효과적이다. 이로인해 상술한 적층 공정시 발생하는 문제를 해결할 수 있고, 제조 공정을 단순화시킬 수 있다. 또한, 배리스터의 정전용량을 줄일 수 있다. Thereafter, the baking process is performed at a predetermined temperature and then fired at a temperature higher than the baking process temperature. Thereby, the sheet stack 40 in which each sheet is laminated is formed. At this time, after pressing the sheets, the binder removal process for blowing out the organic material is carried out at a temperature range of 250 to 350 ℃, and then fired at a temperature range of 900 to 1200 ℃. In the above embodiment, it is preferable to form the upper and lower capacitor sheets 10 and 30 and the varistor sheet 20 to the same size. That is, each sheet is formed in a rectangular shape, the thicknesses of the upper and lower capacitor sheets 10 and 30 are the same, and the thickness of the varistor sheet 20 is greater than the thickness of the upper and lower capacitor sheets 10 and 30. It is preferable to form thinly. That is, it is most effective that the thickness of the varistor sheet accounts for about 0.1 to 30% of the total chip varistor thickness. This can solve the problems occurring in the above-described lamination process, it is possible to simplify the manufacturing process. In addition, the capacitance of the varistor can be reduced.

도 3c를 참조하면, 시트 적층물(40)의 양측에 제 1 및 제 2 단자전극(50 및 55)을 형성한다. Referring to FIG. 3C, first and second terminal electrodes 50 and 55 are formed on both sides of the sheet stack 40.

단자전극(50 및 55)은 도전성 특성을 갖는 물질을 사용하는 것이 바람직하고, 본 실시예에서는 Ag, Cu, Ag/Pd, Ag-Pt 등을 포함하는 금속물질을 사용하는 것이 효과적이다. It is preferable to use a material having conductive properties for the terminal electrodes 50 and 55, and in this embodiment, it is effective to use a metal material containing Ag, Cu, Ag / Pd, Ag-Pt, or the like.

단자 전극(50 및 55)은 은 페이스트(Ag-Paste)를 이용하여 캐패시터 시트(10 및 30) 및 배리스터 시트(20)가 적층된 시트 적층물(40)의 양측면의 소정 영역에 형성한다. 바람직하게는 직사면체의 시트 적층물(40)의 마주보는 양단면에 각기 제 1 및 제 2 단자 전극(50 및 55)을 형성하는 것이 효과적이다. 물론, 양 측면의 소 정 영역뿐만 아니라, 도 3c에서와 같이 시트 적층물(40)의 양 측면 전체와, 양 측면과 인접한 면의 소정 영역까지 형성된 형태로 형성할 수도 있다. 즉, 은 페이스트를 이용하여 시트 적층물(40)의 양측에 단자 전극을 도포할 수 있다. 또한, 은 페이스트 뿐만 아니라 Ag-Pd, Pt, Ni 페이스트를 사용할 수 있다. The terminal electrodes 50 and 55 are formed in predetermined regions on both sides of the sheet stack 40 in which the capacitor sheets 10 and 30 and the varistor sheet 20 are laminated using silver paste (Ag-Paste). Preferably, it is effective to form the first and second terminal electrodes 50 and 55 on opposite ends of the rectangular parallelepiped sheet stack 40, respectively. Of course, as well as the predetermined region of both sides, as shown in Figure 3c may be formed in a form formed up to both of the both sides of the sheet stack 40, and a predetermined region of the surface adjacent to both sides. That is, the terminal electrode can be applied to both sides of the sheet stack 40 using silver paste. Moreover, Ag-Pd, Pt, Ni paste can be used as well as silver paste.

제 1 실시예의 칩 배리스터는 하부 캐패시터 시트(00), 배리스터 시트(20) 및 상부 캐패시터(10) 시트가 순차적으로 적층된 시트 적층물(40)과, 시트 적층물(40)의 양측면에 형성된 제 1 및 제 2 단자전극(50 및 55)을 포함하되, 상부 및 하부 캐패시터 시트(10 및 30)의 유전율이 배리스터 시트(20) 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 상부 및 하부 캐패시터 시트(10 및 30)로 유전율이 10 내지 30인 세라믹 시트를 사용하는 것이 효과적이다. 상부 및 하부 캐패시터 시트(10 및 30)는 더미 레이어로써, 다수의 층으로 형성할 수도 있다. The chip varistor of the first embodiment includes a sheet stack 40 in which the lower capacitor sheet 00, the varistor sheet 20, and the upper capacitor 10 sheet are sequentially stacked, and formed on both sides of the sheet stack 40. A sheet including the first and second terminal electrodes 50 and 55, wherein the permittivity of the upper and lower capacitor sheets 10 and 30 is 10 to 40 times lower than that of the varistor sheet 20. In addition, a varistor sheet 20 having a thickness of 10 to 50 µm is used. It is effective to use ceramic sheets having a dielectric constant of 10 to 30 as the upper and lower capacitor sheets 10 and 30. The upper and lower capacitor sheets 10 and 30 are dummy layers and may be formed of a plurality of layers.

도 4a 내지 도 4d는 본 발명이 제 2 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다. 4A to 4D are manufacturing process diagrams illustrating a chip varistor and a method of manufacturing the same according to a second embodiment of the present invention.

도 4a 및 도 4b를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 양측면의 일부가 절단된 배리스터 시트(20)를 제조한다. 즉, 동일한 크기의 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 제조한 다음, 소정의 절단 공정을 실시하여 배리스터 시트(20)의 소정 영역의 일부를 제거하는 것이 바람직하다. 또는 동일 크기의 상부 및 하부 캐패시터 시트(10 및 30)를 제조하고, 양측면의 일부가 절단된 배리스터 시트(20)를 제조할 수 있다. 4A and 4B, the varistor sheet 20 in which upper and lower capacitor sheets 10 and 30 and portions of both sides are cut are manufactured. That is, it is preferable to manufacture the upper and lower capacitor sheets 10 and 30 and the varistor sheet 20 of the same size, and then remove a part of the predetermined region of the varistor sheet 20 by performing a predetermined cutting process. Alternatively, the upper and lower capacitor sheets 10 and 30 of the same size may be manufactured, and the varistor sheet 20 in which portions of both sides are cut may be manufactured.

칩 배리스터의 정전용량을 최소하기 위해 유전율이 10 내지 30인 세라믹 시트를 캐패시터 시트(10 및 30)로 사용하고, 약 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 이로써, 칩 배리스터의 정전용량을 0.1 내지 3pF 이하로 가져갈 수 있다. 바람직하게는 20 내지 28의 유전율을 갖는 캐패시터 시트(10 및 30)를 사용하고, 20 내지 30㎛두께의 배리스터 시트(20)를 사용하는 것이 효과적이다. In order to minimize the capacitance of the chip varistor, a ceramic sheet having a dielectric constant of 10 to 30 is used as the capacitor sheets 10 and 30, and a varistor sheet 20 having a thickness of about 10 to 50 mu m is used. As a result, the capacitance of the chip varistor can be brought to 0.1 to 3 pF or less. Preferably, capacitor sheets 10 and 30 having dielectric constants of 20 to 28 are used, and varistor sheet 20 having a thickness of 20 to 30 µm is effective.

이하, 상술한 시트의 형성 방법에 관해 일 예를 들어 설명하면 다음과 같다. Hereinafter, the above-described method for forming the sheet will be described as an example.

먼저, 상기 제 1 실시예와 동일한 방법으로 원하는 두께의 캐패시터 시트(10 및 30) 및 배리스터 시트(20)를 제조한다. First, capacitor sheets 10 and 30 and varistor sheet 20 having desired thicknesses are manufactured in the same manner as in the first embodiment.

이어서, 배리스터 시트(20)의 소정 영역을 절단하여 제거한다. 즉, 후속 공정에 의해 형성된 단자 전극 영역을 제외한 영역의 배리스터 시트(20)가 외부로 노출되지 않도록 배리스터 시트(20)의 소정 영역을 펀칭하여 제거하는 것이 바람직하다(도 4a 참조). 이로인해 배리스터 시트(20)의 형상이 단자 전극(도 4d의 50 및 55 참조)과 연결되는 연결부분은 돌출되어 있고, 단자 전극과 연결되지 않는 부분은 리세스된 형상으로 형성된다. 즉, 도 4b에서와 같이 배리스터 시트(20)의 형상을 'H'자 형상으로 형성하는 것이 바람직하다. 뿐만 아니라 'I'자 형상 또는 '1'자 형상으로 형성할 수도 있다. 또한, 상부 및 하부 캐패시터 시트(10 및 30)중 배리스터 시트(20)와 접촉하는 면의 형상을 배리스터 시트(20)의 형상이 리세스된 형상을 갖도록 형성하는 것이 바람직하다. 즉, 상부 또는 하부 캐패시터 시트(10 및 20)중 배리스터 시트(20)와 접촉하는 면이 'H'자 형상 또는 'I'자 형상으로 소정 두께 리세스되도록 하여 후속 적층공정시 나타날 수 있는 문제를 해결할 수 있다. Next, the predetermined region of the varistor sheet 20 is cut off and removed. That is, it is preferable to punch out a predetermined region of the varistor sheet 20 so that the varistor sheet 20 in the region other than the terminal electrode region formed by the subsequent process is not exposed to the outside (see FIG. 4A). As a result, the connecting portion in which the shape of the varistor sheet 20 is connected to the terminal electrodes (see 50 and 55 of FIG. 4D) is protruded, and the portion not connected to the terminal electrodes is formed in a recessed shape. That is, as shown in Figure 4b it is preferable to form the shape of the varistor sheet 20 in the 'H' shape. In addition, it may be formed in an 'I' shape or a '1' shape. In addition, it is preferable to form the shape of the surface of the upper and lower capacitor sheets 10 and 30 in contact with the varistor sheet 20 so that the shape of the varistor sheet 20 has a recessed shape. That is, the surface of the upper or lower capacitor sheets 10 and 20 in contact with the varistor sheet 20 is recessed to a predetermined thickness in an 'H' shape or an 'I' shape so that a problem that may appear during the subsequent lamination process I can solve it.

따라서, 배리스터 시트(20)가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있다. 본 실시예의 펀칭을 통해 단자 전극의 소정 영역에 사각형 형태의 리세스된 영역이 형성되었지만, 상기 사각형 형태에 한정되지 않고, 다양한 형상이 가능할 수 있다. Therefore, it is possible to solve a problem in electrical characteristics caused by the varistor sheet 20 is exposed. Although a rectangular recessed region is formed in a predetermined region of the terminal electrode through the punching of the present embodiment, various shapes may be possible without being limited to the rectangular form.

제 2 실시예에서의 상기 시트는 단일 칩을 형성하기 위한 시트를 이용할 수도 있지만(도 4b 참조), 다수의 칩을 형성하기 위한 시트(도 4a 참조)를 이용할 수도 있다. 이를 통해 다량의 칩을 한번의 공정을 통해 형성할 수 있다. 즉, 도 4a와 같이 6개의 단위 칩 배리스터(점선으로 표시)를 한꺼번에 제작할 수 있는 상부 및 하부 커패시터 시트(10 및 30)와 배리스터 시트(20)를 제작한 다음, 칩 경계부분의 배리스터 시트(20)의 일부를 펀칭 공정을 이용하여 제거하여 한꺼번에 6개의 칩 배리스터용 시트를 제작할 수 있다. 이후 공정은 6개의 칩 배리스터용 시트를 하나의 시트로 하여 진행한 다음 별도의 절단 공정을 더 수행할 수도 있고, 6개의 칩 배리스터용 시트를 절단하여 이를 별개로 하여 진행할 수도 있다(도 4a의 점선영역 절단). 이하, 후술되는 도면과 공정은 칩 배리스터용 시트를 절단하여 단일의 칩 배리스터를 제작함에 관해 설명한다.The sheet in the second embodiment may use a sheet for forming a single chip (see FIG. 4B), but may also use a sheet for forming a plurality of chips (see FIG. 4A). This allows a large amount of chips to be formed through a single process. That is, as shown in FIG. 4A, the upper and lower capacitor sheets 10 and 30 and the varistor sheet 20 capable of manufacturing six unit chip varistors (indicated by dashed lines) at the same time are manufactured, and then the varistor sheet 20 at the chip boundary portion. A portion of the) may be removed using a punching process to produce six chip varistor sheets at once. Thereafter, the process may be performed by using the six chip varistor sheets as one sheet, followed by a separate cutting process, or may be performed by cutting the six chip varistor sheets separately from each other (dotted line in FIG. 4A). Area cutting). Hereinafter, the drawings and the processes to be described below will be described to produce a single chip varistor by cutting the sheet for the chip varistor.

도 4c를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 적층압착한다. 이후, 적층물을 소정의 온도에서 베이킹(Bake) 공정을 수행한 뒤 베이킹 공정의 온도 보다 더 높은 온도에서 소성한다. Referring to FIG. 4C, the upper and lower capacitor sheets 10 and 30 and the varistor sheet 20 are laminated and compressed. Thereafter, the laminate is baked at a predetermined temperature and then fired at a temperature higher than that of the baking process.

유기물을 날려보내기 위한 베이킹 공정은 250 내지 350℃의 온도범위에서 실시하고, 이후, 900 내지 1200℃의 온도범위에서 적층물을 소성한다. The baking process for blowing out the organic material is carried out at a temperature range of 250 to 350 ° C, and then the laminate is fired at a temperature range of 900 to 1200 ° C.

적층 공정시 상부 및/또는 하부 캐패시터 시트(10 및/또는 30)의 소정면이 리세스되어 그 리세스된 영역에 배리스터 시트가 위치하도록 할 수 있다. 물론 본 발명에서는 배리스터 시트(20)의 두께가 앞서 언급한 바와 같이 매우 얇기 때문에 상술한 리세스 없이 실시하는 것이 가장 바람직하다. In the lamination process, a predetermined surface of the upper and / or lower capacitor sheets 10 and / or 30 may be recessed so that the varistor sheet is located in the recessed region. Of course, in the present invention, since the thickness of the varistor sheet 20 is very thin as mentioned above, it is most preferable to carry out without the above-described recess.

상기와 같은 공정을 통해 형성된 시트 적층물(40)은 직육면체의 형상으로 형성되고, 시트 적층물(40)의 소정 영역에 배리스터 시트(20)의 일부가 노출된다. 상기 소정 영역은 후속 공정에 의해 단자전극이 형성될 영역을 지칭한다. The sheet stack 40 formed through the above process is formed in the shape of a rectangular parallelepiped, and a part of the varistor sheet 20 is exposed to a predetermined region of the sheet stack 40. The predetermined area refers to an area where a terminal electrode is to be formed by a subsequent process.

상기의 제 2 실시예에서는 상부 및 하부 캐패시터 시트(10 및 30) 각각은 동일한 크기로 형성하고, 배리스터 시트(20)는 상기 캐패시터 시트들(10 및 30) 보다 더 작은 폭을 갖도록 형성하는 것이 바람직하다. 또한, 배리스터 시트(20)의 두께를 상부 및 하부 캐패시터 시트(10 및 30)의 두께보다 더 얇게 형성하는 것이 효과적이다. In the second embodiment, it is preferable that each of the upper and lower capacitor sheets 10 and 30 is formed to have the same size, and the varistor sheet 20 is formed to have a smaller width than the capacitor sheets 10 and 30. Do. In addition, it is effective to form the thickness of the varistor sheet 20 thinner than the thicknesses of the upper and lower capacitor sheets 10 and 30.

도 4d를 참조하면, 시트 적층물(40)의 양측에 제 1 및 제 2 단자전극(50 및 55)을 형성한다. 이로써, 배리스터 시트(20)와 제 1 및 제 2 단자전극(50 및 55)이 접속된다. Referring to FIG. 4D, first and second terminal electrodes 50 and 55 are formed on both sides of the sheet stack 40. As a result, the varistor sheet 20 and the first and second terminal electrodes 50 and 55 are connected.

단자전극(50 및 55)은 도전성 특성을 갖는 물질을 사용하는 것이 바람직하고, 본 실시예에서는 Ag, Cu, Ag/Pd, Ag-Pt 등을 포함하는 금속물질을 사용하는 것이 효과적이다. It is preferable to use a material having conductive properties for the terminal electrodes 50 and 55, and in this embodiment, it is effective to use a metal material containing Ag, Cu, Ag / Pd, Ag-Pt, or the like.

단자 전극(50 및 55)은 은 페이스트(Ag-Paste)를 이용하여 캐패시터 시트(10 및 30) 및 배리스터 시트(20)가 적층된 시트의 양측면의 소정 영역에 형성한다. 양 측면의 소정 영역뿐만 아니라, 도 4d에서와 같이 시트의 양 측면 전체와, 양 측면과 인접한 면의 소정 영역까지 형성된 형태로 형성할 수 있다. 양 측면은 배리스터 시트(20)가 노출된 측면을 지칭한다. 즉, 은 페이스트를 이용하여 시트 적층물(40)의 양측에 단자 전극을 도포할 수 있다. 또한, 은 페이스트 뿐만 아니라 Ag-Pd, Pt, Ni 페이스트를 사용할 수 있다. The terminal electrodes 50 and 55 are formed in predetermined regions on both sides of the sheet on which the capacitor sheets 10 and 30 and the varistor sheet 20 are laminated using silver paste (Ag-Paste). In addition to the predetermined areas on both sides, as shown in FIG. 4D, the entire surfaces of both sides of the sheet and a predetermined area of the surface adjacent to both sides may be formed. Both sides refer to the side where the varistor sheet 20 is exposed. That is, the terminal electrode can be applied to both sides of the sheet stack 40 using silver paste. Moreover, Ag-Pd, Pt, Ni paste can be used as well as silver paste.

본 실시예의 제 1 및 제 2 단자 전극(50 및 55)은 시트 적층물(40)의 측면으로 노출된 배리스터 시트(20)의 노출을 방지할 수 있는 형상으로 형성하는 것이 효과적이다.It is effective to form the first and second terminal electrodes 50 and 55 in this embodiment in a shape capable of preventing exposure of the varistor sheet 20 exposed to the side of the sheet stack 40.

제 2 실시예의 하부 캐패시터 시트(30), 배리스터 시트(20) 및 상부 캐패시터 시트(10)가 순차적으로 적층된 시트 적층물(40)과, 시트 적층물(40)의 양측면에 형성된 제 1 및 제 2 단자전극(50 및 55)을 포함한다. 상부 및 하부 캐패시터 시트(10 및 30)의 유전율이 배리스터 시트(20) 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 상부 및 하부 캐패시터 시트(10 및 30)로 유전율이 10 내지 30인 세라믹 시트를 사용하는 것이 효과적이다. 상기 제 1 및 제 2 단자 전극(50 및 55)이 형성될 영역을 제외한 상기 시트 적층물(40)의 측면으로 상기 배리스터 시트(20)가 노출되지 않도록 한다. 즉, 단자 전극(50 및 55)과 접속될 영역을 제외한 배리스터 시트(20)의 영역이 상부 및 하부 캐패시터 시트(10 및 30)에 비해 리세스된 형상으로 형성한다. 바람직하게는 'H'자 형상으로 형성하는 것이 효과적이다. 즉, 단자 전극(50 및 55)이 형성될 시트 적층물(40)의 양측면에 배리스터 시트(20)가 노출되도록 하여 배리스터 시트(20)가 시트 적층물(40)의 외부로 노출되는 현상을 방지할 수 있고, 단자 전극(50 및 55)과의 접속도 이룰 수 있다. The sheet stack 40 in which the lower capacitor sheet 30, the varistor sheet 20, and the upper capacitor sheet 10 of the second embodiment are sequentially stacked, and the first and the first formed on both sides of the sheet stack 40. Two terminal electrodes 50 and 55; Sheets having a dielectric constant of the upper and lower capacitor sheets 10 and 30 that are 10 to 40 times lower than the varistor sheet 20 are used. In addition, a varistor sheet 20 having a thickness of 10 to 50 µm is used. It is effective to use ceramic sheets having a dielectric constant of 10 to 30 as the upper and lower capacitor sheets 10 and 30. The varistor sheet 20 may not be exposed to the side of the sheet stack 40 except for regions in which the first and second terminal electrodes 50 and 55 are to be formed. That is, the region of the varistor sheet 20 except for the region to be connected with the terminal electrodes 50 and 55 is formed in a recessed shape compared to the upper and lower capacitor sheets 10 and 30. Preferably, it is effective to form the 'H' shape. That is, the varistor sheet 20 is exposed on both sides of the sheet stack 40 on which the terminal electrodes 50 and 55 are to be formed, thereby preventing the varistor sheet 20 from being exposed to the outside of the sheet stack 40. The connection with the terminal electrodes 50 and 55 can also be made.

도 5a 내지 도 5d는 본 발명이 제 3 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다. 5A to 5D are manufacturing process diagrams illustrating a chip varistor and a method of manufacturing the same according to a third embodiment of the present invention.

도 5a 및 도 5b를 참조하면, 본 실시예의 칩 배리스터는 상부 및 하부 캐패시터 시트(10 및 30)를 제조한 후, 배리스터 시트용 페이스트(21)를 제조한다. 스크린 인쇄를 이용하여 배리스터 시트용 페이스트(21)를 상부 또는 하부 캐패시터(10 및 30)의 소정 영역에 인쇄하여 제조한다.5A and 5B, the chip varistor of the present embodiment manufactures the upper and lower capacitor sheets 10 and 30, and then the paste 21 for the varistor sheet. The varistor sheet paste 21 is printed on a predetermined area of the upper or lower capacitors 10 and 30 by screen printing.

칩 배리스터의 정전용량을 최소하기 위해 유전율이 10 내지 30인 세라믹 시트를 캐패시터 시트(10 및 30)로 사용하고, 약 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 이로써, 칩 배리스터의 정전용량을 0.1 내지 3pF 이하로 가져갈 수 있다. 바람직하게는 20 내지 28의 유전율을 갖는 캐패시터 시트(10 및 30)를 사용하고, 20 내지 30㎛두께의 배리스터 시트(20)를 사용하는 것이 효과적이다. In order to minimize the capacitance of the chip varistor, a ceramic sheet having a dielectric constant of 10 to 30 is used as the capacitor sheets 10 and 30, and a varistor sheet 20 having a thickness of about 10 to 50 mu m is used. As a result, the capacitance of the chip varistor can be brought to 0.1 to 3 pF or less. Preferably, capacitor sheets 10 and 30 having dielectric constants of 20 to 28 are used, and varistor sheet 20 having a thickness of 20 to 30 µm is effective.

상기 배리스터 및 커패시터 조성 분말을 각기 PVB등의 바인더와 함께 알코올등에 용해한 다음, 소형 볼 밀(Ball Mill)로 약 20 내지 28시간 동안 밀링(Milling) 및 혼합하여 각기 배리스터 시트용 슬러리(Slurry) 및 커패시터 시트용 슬러리를 제조한다. 첨가제로 PVB계 바인더을 원료 분말대비 약 5 내지 7wt% 정도 첨가하는 것이 바람직하다. 상술한 슬러리들을 닥터 블레이드(Doctor Dlade) 등의 방법으로 원하는 두께의 배리스터 시트(20) 및 커패시터 시트(10 및 30)로 제조한다. 슬러리의 점도 및 비중을 조절하여 세라믹 시트의 두께등 제반 특성을 조 절할 수 있다.The varistor and capacitor composition powders were dissolved in alcohol and the like together with a binder such as PVB, and then milled and mixed for about 20 to 28 hours in a small ball mill, respectively, to slurry and capacitor for varistor sheet. The slurry for a sheet is manufactured. It is preferable to add about 5 to 7 wt% of the PVB-based binder as an additive. The above-described slurries are manufactured into varistor sheet 20 and capacitor sheets 10 and 30 having a desired thickness by a method such as a doctor blade. By controlling the viscosity and specific gravity of the slurry, it is possible to adjust various properties such as the thickness of the ceramic sheet.

배리스터 시트용 페이스트(21)는 배리스터 조성물 분말을 소정의 바인더, 즉 PVB나 PVA계 고분자를 알코올계 용제에 녹인 고농도의 바인더 용액과 잘 혼합하여 제조할 수 있다. 배리스터 조성물은 ZnO에 Bi, Co, Mn, Ni, Sb 등과 같은 금속 산화물을 첨가하여 형성하는 것이 바람직하다.The varistor sheet paste 21 may be prepared by mixing the varistor composition powder with a predetermined binder, that is, a high concentration binder solution in which a PVB or PVA polymer is dissolved in an alcohol solvent. The varistor composition is preferably formed by adding a metal oxide such as Bi, Co, Mn, Ni, Sb, or the like to ZnO.

스크린 인쇄 방법은 상부 또는 하부 캐패시터 시트(10 및 30) 상에 스크린 마스크(22)를 장착한다. 배리스터 시트용 페이스트(21)를 인쇄용 압착기(23)와 스크린 마스크(21)를 이용하여 인쇄하여 배리스터 시트(20)를 형성한다. 스크린 인쇄 방법을 통해 형성된 배리스터 시트(20)는 스트린 마스크(21)의 개방부의 형상에 따라 다양한 형상이 가능하다. 본 실시예의 배리스터 시트(20)는 상부 또는 하부 캐패시터 시트(10 및 30)의 서로 마주보는 양측면에만 노출되도록 형성하는 것이 바람직하다. 마주 보는 양측면은 후속 공정을 통해 단자 전극이 형성되는 영역(도 5d의 50 및 55 참조)을 지칭한다. 배리스터 시트(20)는 도 5b에서와 같이 'I'자 형상 또는 '1'자 형성으로 형성하는 것이 효과적이다. 또한, 상부 캐패시터 시트(10) 상에 배리스터 시트(20)를 인쇄할 수 있고, 하부 캐패시터 시트(30) 상에 배리스터 시트(20)를 인쇄할 수도 있으며, 상부 및 하부 캐패시터 시트(10 및 30)의 양측면에 인쇄할 수도 있다. 이로써 배리스터 시트(20)가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있다.The screen printing method mounts the screen mask 22 on the upper or lower capacitor sheets 10 and 30. The varistor sheet paste 21 is printed using the printing press 23 and the screen mask 21 to form the varistor sheet 20. The varistor sheet 20 formed through the screen printing method may have various shapes according to the shape of the opening of the screen mask 21. Varistor sheet 20 of the present embodiment is preferably formed so as to be exposed only on both sides of the upper or lower capacitor sheets 10 and 30 facing each other. Opposite side surfaces refer to regions (see 50 and 55 of FIG. 5D) where terminal electrodes are formed through subsequent processes. It is effective to form the varistor sheet 20 in an 'I' shape or a '1' shape as in FIG. 5B. In addition, the varistor sheet 20 may be printed on the upper capacitor sheet 10, the varistor sheet 20 may be printed on the lower capacitor sheet 30, and the upper and lower capacitor sheets 10 and 30 may be printed. You can also print on both sides of. This can solve the problem of electrical characteristics caused by the varistor sheet 20 is exposed.

제 3 실시예 또한, 앞서 설명한 제 1 및 제 2 실시예와 같이 단일의 칩 배리스터 생산에 적용할 수 있고, 다수의 칩 배리스터 생산에 적용할 수도 있다. 다수 칩 매리스터 생산의 경우 도 5b의 점선을 절단선으로 하여 절단하는 소정의 공정을 더 포함할 수 있다. The third embodiment may also be applied to the production of a single chip varistor as in the first and second embodiments described above, and may be applied to the production of a plurality of chip varistors. In the case of production of a plurality of chip varistors, the method may further include a predetermined process of cutting the dotted line of FIG. 5B as a cutting line.

도 5c를 참조하면, 배리스터 시트(20)가 인쇄된 상부 및 하부 캐패시터 시트(10 및 30)를 적층 압착한다. 소정의 온도에서 베이킹(Bake) 공정을 수행한 뒤 베이킹 공정의 온도 보다 더 높은 온도에서 소성하여 시트 적층물(40)을 형성한다. Referring to FIG. 5C, the varistor sheet 20 is laminated on the printed upper and lower capacitor sheets 10 and 30. After the baking process is performed at a predetermined temperature, the baking process is performed at a temperature higher than that of the baking process to form the sheet stack 40.

이때, 유기물을 날려보내기 위한 베이킹 공정은 250 내지 350℃의 온도범위에서 실시하고, 이후, 900 내지 1200℃의 온도범위에서 소성하는 것이 효과적이다.At this time, the baking process for blowing out the organic material is carried out at a temperature range of 250 to 350 ℃, then, it is effective to bake at a temperature range of 900 to 1200 ℃.

상기와 같은 공정을 통해 형성된 시트 적층물(40)은 직육면체의 형상으로 형성되고, 시트 적층물(40)의 양쪽 일 측면에 인쇄된 배리스터 시트(20)의 일부가 노출된다. 상기 양 일 측면은 후속 공정에 의해 단자전극이 형성될 영역을 지칭한다. The sheet stack 40 formed through the above process is formed in the shape of a rectangular parallelepiped, and a part of the varistor sheet 20 printed on both sides of the sheet stack 40 is exposed. Both side surfaces refer to a region where a terminal electrode is to be formed by a subsequent process.

도 5d를 참조하면, 시트 적층물(40)들의 양측에 제 1 및 제 2 단자전극(50 및 55)을 형성한다. 이로써, 배리스터 시트(20)와 제 1 및 제 2 단자전극(50 및 55)이 접속된다. Referring to FIG. 5D, first and second terminal electrodes 50 and 55 are formed on both sides of the sheet stack 40. As a result, the varistor sheet 20 and the first and second terminal electrodes 50 and 55 are connected.

단자전극(50 및 55)은 도전성 특성을 갖는 물질을 사용하는 것이 바람직하고, 본 실시예에서는 Ag, Cu, Ag/Pd, Ag-Pt 등을 포함하는 금속물질을 사용하는 것이 효과적이다. It is preferable to use a material having conductive properties for the terminal electrodes 50 and 55, and in this embodiment, it is effective to use a metal material containing Ag, Cu, Ag / Pd, Ag-Pt, or the like.

단자 전극(50 및 55)은 은 페이스트(Ag-Paste)를 이용하여 상부 및 하부 캐패시터 시트(10 및 30) 및 배리스터 시트(20)가 적층된 시트의 양측면의 소정 영역에 형성한다. 양 측면의 소정 영역뿐만 아니라, 도 5d에서와 같이 시트의 양 측면 전체와, 양 측면과 인접한 면의 소정 영역까지 형성된 형태로 형성할 수 있다. 양 측면은 배리스터 시트(20)가 노출된 측면을 지칭한다. 즉, 은 페이스트를 이용하여 시트 적층물(40)의 양측에 단자 전극을 도포할 수 있다. 또한, 은 페이스트 뿐만 아니라 Ag-Pd, Pt, Ni 페이스트를 사용할 수 있다.The terminal electrodes 50 and 55 are formed in predetermined regions on both sides of the sheet on which the upper and lower capacitor sheets 10 and 30 and the varistor sheet 20 are laminated using silver paste (Ag-Paste). In addition to the predetermined areas on both sides, as shown in FIG. 5D, the entire surfaces of both sides of the sheet and a predetermined area of the surface adjacent to both sides may be formed. Both sides refer to the side where the varistor sheet 20 is exposed. That is, the terminal electrode can be applied to both sides of the sheet stack 40 using silver paste. Moreover, Ag-Pd, Pt, Ni paste can be used as well as silver paste.

본 실시예의 제 1 및 제 2 단자 전극(50 및 55)은 시트 적층물(40)의 측면으로 노출된 배리스터 시트(20)의 노출을 방지할 수 있는 형상으로 형성하는 것이 효과적이다.It is effective to form the first and second terminal electrodes 50 and 55 in this embodiment in a shape capable of preventing exposure of the varistor sheet 20 exposed to the side of the sheet stack 40.

제 3 실시예의 칩 배리스터는 배리스터 시트(20)가 인쇄된 상부 및 하부 캐패시터 시트(10 및 30)가 적층된 유전체 시트(40)와, 시트 적층물(40)의 양측면에 형성된 제 1 및 제 2 단자전극(50 및 55)을 포함하되, 상부 및 하부 캐패시터 시트(10 및 30)의 유전율이 배리스터 시트(20) 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 상부 및 하부 캐패시터 시트(10 및 30)로 유전율이 10 내지 30인 세라믹 시트를 사용하는 것이 효과적이다. 배리스터 시트(20)의 인쇄는 배리스터 시트용 페이스트(21)를 제작한 다음, 이를 이용하여 인쇄하는 것이 바람직하다. 상술한 바와 같이 극소 두께의 배리스터 시트(20)로 인해 단자 전극(50 및 55)과 접속하는 표면적을 작게 하여 칩 배리스터의 정전용량을 줄일 수 있다. 또한, 낮은 유전율을 갖는 상부 및 하부 캐패시터 시트(10 및 30)를 적층하고, 이를 시트 적층물(40)로 사용하여 칩 배리스터의 정전용량을 줄일 수 있다. The chip varistor of the third embodiment includes a dielectric sheet 40 on which the upper and lower capacitor sheets 10 and 30 on which the varistor sheet 20 is printed are laminated, and first and second formed on both sides of the sheet stack 40. Including the terminal electrodes 50 and 55, the dielectric constant of the upper and lower capacitor sheets 10 and 30 is 10 to 40 times lower than the varistor sheet 20 is used. In addition, a varistor sheet 20 having a thickness of 10 to 50 µm is used. It is effective to use ceramic sheets having a dielectric constant of 10 to 30 as the upper and lower capacitor sheets 10 and 30. In the printing of the varistor sheet 20, the varistor sheet paste 21 may be prepared and then printed using the varistor sheet paste 21. As described above, due to the extremely thick varistor sheet 20, the surface area to be connected to the terminal electrodes 50 and 55 can be reduced to reduce the capacitance of the chip varistor. In addition, the upper and lower capacitor sheets 10 and 30 having a low dielectric constant may be stacked and used as the sheet stack 40 to reduce the capacitance of the chip varistor.

상술한 실시예들의 기술들은 각기 다른 실시예들과 혼합 병행하여 언급하지 않은 다양한 형태의 실시예를 창출할 수 있다.The techniques of the above-described embodiments can create various forms of embodiments that are not mentioned in combination with the other embodiments.

상술한 바와 같이, 본 발명은 낮은 유전율을 갖는 캐패시터 시트 사이에 극소 두께의 배리스터 시트가 형성된 시트 적층물과 시트 적층물의 양 측면에 형성된 단자 전극을 포함하는 단판형 칩 배리스터를 형성함으로써, 칩 배리스터의 정전용량을 줄일 수 있다. As described above, the present invention provides a chip varistor comprising a sheet stack having a very thick varistor sheet formed between capacitor sheets having a low dielectric constant and terminal electrodes formed on both sides of the sheet stack. Capacitance can be reduced.

또한, 소정의 펀칭 공정 또는 인쇄 공정을 통해 배리스터 시트 폭을 캐패시터 시트 보다 더 작게 형성하여, 칩 배리스터 외부로 배리스터 시트가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있다.In addition, by forming a varistor sheet width smaller than the capacitor sheet through a predetermined punching process or printing process, it is possible to solve the problem of electrical characteristics caused by exposing the varistor sheet to the outside of the chip varistor.

또한, 1pF이하의 정전용량값을 갖는 칩 배리스터를 구현할 수 있고, 이로써, 고주파를 통해 들어오는 정전기는 차단할 수 있고, 고주파환경에서 순수한 캐패시터의 역할을 할 수 있다. In addition, it is possible to implement a chip varistor having a capacitance value of less than 1pF, thereby blocking the static electricity coming through the high frequency, it can act as a pure capacitor in the high frequency environment.

Claims (12)

삭제delete 하부 캐패시터 시트, 배리스터 시트 및 상부 캐패시터 시트가 순차적으로 적층된 적층물; 및A stack in which the lower capacitor sheet, the varistor sheet and the upper capacitor sheet are sequentially stacked; And 상기 시트 적층물의 양측면에 형성된 제 1 및 제 2 단자전극을 포함하되,Including the first and second terminal electrodes formed on both sides of the sheet stack, 상기 제 1 및 제 2 단자 전극이 형성될 영역을 제외한 상기 시트 적층물의 측면으로 상기 배리스터 시트가 노출되지 않도록 그 일부가 리세스된 칩 배리스터.And a portion of the chip varistor recessed so that the varistor sheet is not exposed to the side surface of the sheet stack except for a region where the first and second terminal electrodes are to be formed. 제 2 항에 있어서, The method of claim 2, 상기 배리스터 시트는 10 내지 50㎛ 두께로 형성하는 칩 배리스터.The varistor sheet is a chip varistor to form a thickness of 10 to 50㎛. 제 2 항에 있어서, The method of claim 2, 상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용하는 칩 배리스터.Chip varistor using a ceramic sheet having a dielectric constant of 10 to 30 as the upper and lower capacitor sheets. 삭제delete 삭제delete 삭제delete 상부 및 하부 캐패시터 시트를 제조하고, 상기 상부 및 하부 캐패시터 시트와 동일한 크기의 배리스터 시트를 제조한 다음 단자 전극과 접속될 영역을 제외한 영역의 상기 배리스터 시트의 일부를 제거하는 단계;Manufacturing a top and bottom capacitor sheet, manufacturing a varistor sheet having the same size as the top and bottom capacitor sheets, and then removing a portion of the varistor sheet in an area except for the area to be connected with the terminal electrode; 상기 상부 및 하부 캐패시터 시트와 상기 배리스터 시트를 적층, 소성하여 시트 적층물을 형성하는 단계; 및Stacking and firing the upper and lower capacitor sheets and the varistor sheet to form a sheet stack; And 상기 시트 적층물 양측에 단자 전극을 형성하는 단계를 포함하는 칩 배리스터 제조 방법.And forming terminal electrodes on both sides of the sheet stack. 삭제delete 삭제delete 삭제delete 삭제delete
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