KR100599387B1 - Method of Mask Re-design using Spare Cell ? Spare wire - Google Patents

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Abstract

본 발명은 마스크 재 설계 방법에 관한 것으로, a) 설계할 칩을 결정하고, 입출력 관계를 결정하며, 하드웨어 구현이 가능하도록 모델의 내부를 기술하는 레지스터 전송 레벨의 모델을 제작하는 단계와, b) 상기 레지스터 전송 레벨 모델을 게이트 레벨의 회로로 만드는 단계와, c) 차후에 변경 가능한 셀 들의 그룹을 형성하고, 일정한 간격을 유지하며 예비 셀 들의 그룹을 위치시키는 단계와, d) 이미 제작된 셀 들을 칩 내부의 적당한 장소에 배치하는 단계와, e) 기존의 셀과 예비 와이어를 연결하는 단계; 및 f) 상기 단계 d)에서 배치된 셀 들을 와이어로 연결하고, 이를 검증하여 마스크를 완성시키는 단계를 포함한다.The present invention relates to a method for redesigning a mask, comprising the steps of: a) determining a chip to be designed, determining an input-output relationship, and fabricating a register transfer level model that describes the interior of the model to enable hardware implementation; b) Making the register transfer level model into a gate level circuit, c) forming a group of subsequently changeable cells, placing a group of spare cells at regular intervals, and d) chipping already fabricated cells. Placing it in a suitable place inside, e) connecting the existing cell and the spare wire; And f) connecting the cells arranged in step d) with wires and verifying the completed cells to complete the mask.

예비 셀, 연결수단, 마스크, 반도체Spare cell, connection means, mask, semiconductor

Description

예비 셀과 예비 와이어를 이용한 마스크 재 설계방법{Method of Mask Re-design using Spare Cell ＆ Spare wire} Method of Mask Re-design using Spare Cell & Spare wire}             

도 1은 종래의 마스크 제작순서를 나타낸 순서도이다.1 is a flowchart showing a conventional mask manufacturing procedure.

도 2는 종래의 마스크 재 제작시 공정을 나타낸 순서도이다.2 is a flowchart illustrating a process of remanufacturing a conventional mask.

도 3은 본 발명의 일 실시예에 따른 마스크 재 제작에 따른 공정을 나타낸 순서도이다.3 is a flowchart illustrating a process of remanufacturing a mask according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 재 제작된 마스크의 평면도이다.4 is a plan view of a rebuilt mask according to an embodiment of the present invention.

{도면의 주요 부호에 대한 설명}{Description of Major Symbols in Drawings}

401 : 예비 셀 그룹 402 : 예비 와이어401: spare cell group 402: spare wire

본 발명은 마스크 재 설계 방법에 관한 것으로, 좀 더 자세하게 말하자면 기존의 마스크 제작에서 예비 셀과 예비 와이어를 통한 마스크 재 설계 기법에 관한 것이다.The present invention relates to a mask redesign method, and more particularly, to a mask redesign technique through preliminary cells and preliminary wires in conventional mask fabrication.

현재 사용되고 있는 마스크 재 제작에 있어서 새로운 로직의 추가가 있을 경우 모든 마스크를 재 제작해서 사용해 왔다. 이렇게 사용하다 보면 실제 추가되는 로직의 변화에 대해서, 비용은 전체 새로 제작하는 칩과 동일한 만큼이 소요되어 과다한 마스크 제작비용이 든다.All the masks have been rebuilt and used when new logic has been added to the current mask remaking. This use costs about the same amount of logic that is actually added, which is equivalent to the cost of the entire newly manufactured chip, resulting in excessive mask manufacturing costs.

도 1은 종래의 마스크 제작순서를 나타낸 순서도이다.1 is a flowchart showing a conventional mask manufacturing procedure.

단계 101은 레지스터 전송 레벨의 모델을 제작하는 과정이다.Step 101 is a process of building a model of the register transfer level.

우선 칩을 제작하기 위해서 설계할 칩을 결정한다. 설계의 각 단계에서 원하는 조건을 구체화하여 정량적으로 명시하는 것으로써, 클럭 주파수, 입출력 개수, 동작, 타이밍, 칩 크기, 파워 소모, 전압, 공정 등의 요소를 고려한다.First of all, the chip to be designed is decided to manufacture the chip. By specifying the desired conditions at each stage of the design and specifying them quantitatively, factors such as clock frequency, I / O count, operation, timing, chip size, power consumption, voltage, and process are considered.

설계할 칩을 결정하고, 구체적인 요소가 모두 고려되면 스펙에 맞게 동작을 기술하는 과정을 거치게 된다. 우선 행동 모델(Behavioral model)을 결정하는 과정으로써 설계 초기 내부보다는 입출력의 관계를 결정하는 과정이다. 이후 레지스터 전송 레벨의 모델을 결정하는 과정으로 하드웨어 구현이 가능하도록 모델의 내부를 기술한다.After deciding which chip to design and considering all the specifics, the process is described in terms of the specifications. First of all, it is the process of determining the behavior model, which is the process of determining the relationship between input and output rather than inside the initial design. After that, the model of the register transfer level is determined to describe the inside of the model to enable hardware implementation.

상기 레지스터 전송 레벨의 모델은 하드웨어 기술 언어(Hardware Description Language, 'HDL')로 작성된다. 설계를 해 나감에 따라 점점 실제 구현에 가까운 하드웨어 모델을 만들어 간다. 추상적인 알고리즘부터 실제적인 하드웨어 타이밍까지 통합적으로 모델링 할 수 있는 언어가 필요하다. 상기 언어는 Verilog, VHDL, L-language와 M-language (Mentor), DECSIM (DEC), Aida (IBM/Hal), 등이 사용되나 이 중 Verilog와 VHDL이 많이 쓰이고, 시뮬레이터와 합성 툴 들이 많이 지원된다.The model of register transfer level is written in Hardware Description Language (HDL). As we design, we are increasingly building hardware models that are closer to actual implementation. You need a language that can be integrated modeled from abstract algorithms to actual hardware timing. The languages are Verilog, VHDL, L-language and M-language (Mentor), DECSIM (DEC), Aida (IBM / Hal), etc. Among them, Verilog and VHDL are widely used, and many simulators and synthesis tools are supported. do.

단계 102는 합성(Synthesis)과정이다.Step 102 is a synthesis process.

합성이란 레지스터 전송 레벨 형태의 코드를 게이트 레벨의 회로로 자동으로 만들어 주는 과정이다. 상술한 바와 같이, 레지스터 전송 레벨은 하드웨어로 구현이 가능한 모델로 주로 Verilog(HDL)로 기술한다. 이는 컴퓨터가 인식할 수 있는 프로그램으로 이를 실제 논리회로인 여러 개의 로직 게이트들로 이루어진 논리 레벨의 회로로 만든다. 상기 논리 레벨 모델은 반도체 공정 관련 정보를 포함하며, 이는 설계하는 사람이 자세한 회로를 일일이 설계할 필요가 없다Synthesis is the process of automatically creating register transfer-level code into gate-level circuits. As described above, the register transfer level is a hardware implementable model and is mainly described in Verilog (HDL). This is a computer-readable program that makes it a logic-level circuit that consists of several logic gates that are actually logic circuits. The logic level model contains semiconductor process related information, which eliminates the need for designers to design detailed circuitry.

단계 103은 배치과정이다.Step 103 is a batch process.

상기 배치과정은 이미 만들어져 있는 셀 들을 칩 내부의 적당한 장소에 배치하는 작업이다. 상기 셀은 게이트와 같은 의미로 사용 가능하다. 각각 분리되어 제작된 표준 셀 라이브러리를 하나의 칩셋에 배치시킨다. 대부분의 직접회로는 사각형의 형상을 가지고 있으므로 상기 표준 셀 라이브러리를 조정하여 사각형의 모양으로 배치되도록 한다.The disposition process is a process of disposing already made cells in a suitable place inside the chip. The cell can be used as a gate. Each separately manufactured standard cell library is placed in one chipset. Since most integrated circuits have a rectangular shape, the standard cell library is adjusted to be arranged in a rectangular shape.

단계 104는 라우팅을 하는 과정이다.Step 104 is a routing process.

라우팅이란 배치한 셀들을 와이어로 연결하는 작업으로 많은 수의 셀 들을 배치하고 연결하는 매우 복잡한 작업이므로 캐드 툴을 이용하여 수행한다. 상기 배치된 표준 셀 라이브러리 각각을 와이어로 연결한다.Routing is the task of connecting the cells that have been placed with wires, which is a very complex task of placing and connecting a large number of cells. Wire each of the placed standard cell libraries.

단계 105는 완성된 셀을 검증하는 과정이다.Step 105 is a process of verifying the completed cell.

상기 검증과정은 두 개로 나뉜다. 하나는 디자인 규칙 검증기((Design Rule Checker, "DRC")와 다른 하나는 레이아웃 대 스키메틱(Layout Versus Schematic, 'LVS')이다. 마스크에 대한 데이터베이스는 반도체 생산자와 칩 디자이너를 연결하여 주는 역할을 한다. 이중 칩이 제대로 동작되기 위하여서는 반드시 특정한 기하학적인 디자인 규칙이 지켜져야 하고 마스크 사이의 상호작용에 의하여 생산 공정을 거치면서 회로 소자의 연결이 바르게 이루어져야 한다. 하지만, 레이아웃된 회로는 설계 엔지니어의 설계 상의 실수 등의 이유 때문에 디자인 규칙에 어긋나도록 설계되는 경우가 발생하게 된다. 그러므로, 이런 검증을 위하여서는 '디자인 규칙 검증기'라고 불리는 캐드 툴이 필요하다.The verification process is divided into two. One is the Design Rule Checker ("DRC") and the other is Layout Versus Schematic ("LVS"), a database of masks that connects semiconductor producers and chip designers. In order for the dual chip to work properly, certain geometric design rules must be followed and the circuit elements connected correctly during the production process due to the interaction between the masks, but the layout of the circuit must be designed by the design engineer. In some cases, it is designed to deviate from the design rule due to a design mistake, etc. Therefore, a CAD tool called a "design rule validator" is required for such verification.

레이아웃을 통하여 추출된 네트 리스트는 실제 칩 제작 공정에 사용되어지는 회로 소자들에 대한 토폴로지까지 고려되어진 디자인이므로 기생 저항이나 커패시턴스에 대한 정보를 포함하고 있다. 그러므로, '레이아웃 대 스키메틱'은 실제 칩의 동작 속도를 미리 알아 볼 수도 있는 방법이다.The net list extracted through the layout includes information about parasitic resistance and capacitance because the design of the net list extracted from the layout takes into consideration the topology of circuit elements used in the actual chip fabrication process. Therefore, 'layout vs. schematic' is a way to find out the actual speed of chip operation.

상기 과정이 모두 종료되면 마스크가 완성된다.(S106)When all of the above processes are completed, the mask is completed (S106).

도 2는 종래의 마스크 재 제작시 공정을 나타낸 순서도이다.2 is a flowchart illustrating a process of remanufacturing a conventional mask.

상기 실시예는, 전체적인 칩이 만들어진 후에 약간의 버그가 발생하여 국지적인 셀의 추가가 필요한 경우 재 제작하는 과정을 개략적으로 나타낸 것이다.The above embodiment schematically shows the process of remanufacturing when a small bug occurs after the whole chip is made and the addition of a local cell is required.

단계 201은 레지스터 전송 모델을 수정하는 과정이다.Step 201 is a process of modifying the register transfer model.

상기 완성된 마스크에 변경을 원하는 부분이 있는 경우, 기존의 레지스터 전송모델에 수정을 가하는 과정이다.If there is a part to be changed in the completed mask, the process of modifying the existing register transfer model.

단계 202는 셀을 삽입하는 과정이다.Step 202 is a process of inserting a cell.

상기 단계 201에서 고친 셀을 마스크 데이터 데이터베이스에 위치시킨다. 이는 상기 레지스터 전송 레벨을 이루는 프로그램 내에 원하는 셀을 이루는 내용을 포함시킴으로써 가능하다.The cell fixed in step 201 is placed in a mask data database. This is possible by including the contents of the desired cell in the program forming the register transfer level.

단계 203은 라우팅 하는 과정이다.Step 203 is a routing process.

상기에서 셀의 삽입이 종료되면 자동으로 고친 셀을 포함하여 각 셀 들을 와이어로 연결한다.When the insertion of the cell is finished in the above, each cell is automatically connected with a wire including a fixed cell.

단계 105는 상기와 동일하며 이로써 변경된 마스크가 제작된다.Step 105 is the same as above and a modified mask is produced.

이러한 종래의 과정은 일부 셀의 수정이 있는 경우 마스크 전체를 변경해야하기 때문에 번거러울 뿐만 아니라 비용에 있어서도 상당한 낭비가 초래된다.This conventional process is not only cumbersome because of the need to change the entire mask if there is a modification of some cells, but also a significant waste of cost.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위해서 마스크 제작공정에 수정을 가하여 비용 면이나 효율에 있어 향상을 가져오는 방법을 제공하는 데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method of improving the cost and efficiency by applying a modification to the mask fabrication process in order to solve the above problems.

상기와 같은 목적을 달성하기 위하여 본 발명의 마스크 재 설계 방법은 a) 설계할 칩을 결정하고, 입출력 관계를 결정하며, 하드웨어 구현이 가능하도록 모델의 내부를 기술하는 레지스터 전송 레벨의 모델을 제작하는 단계와, b) 상기 레지스터 전송 레벨 모델을 게이트 레벨의 회로로 만드는 단계와, c) 차후에 변경 가능한 셀 들의 그룹을 형성하고, 일정한 간격을 유지하며 예비 셀 들의 그룹을 위치시키는 단계와, d) 이미 제작된 셀 들을 칩 내부의 적당한 장소에 배치하는 단계와, e) 기존의 셀과 예비 와이어를 연결하는 단계; 및 f) 상기 단계 d)에서 배치된 셀 들을 와이어로 연결하고, 이를 검증하여 마스크를 완성시키는 단계를 포함한다.In order to achieve the above object, the mask redesign method of the present invention comprises: a) determining a chip to be designed, determining an input / output relationship, and manufacturing a model of a register transfer level describing the inside of the model to enable hardware implementation. B) making the register transfer level model into a gate level circuit; c) forming a group of cells that can subsequently be changed, placing a group of spare cells at regular intervals, and d) already. Placing the fabricated cells in a suitable place inside the chip, and e) connecting the existing cells with the spare wires; And f) connecting the cells arranged in step d) with wires and verifying the completed cells to complete the mask.

본 발명은 단계 a)에서 제작된 레지스터 전송 레벨의 모델이 기존에 제작된 레지스터 전송 레벨의 모델의 변경을 위한 것이면, 예비 셀을 포함시켜 기존의 셀과 예비 와이어로 연결하고, 이를 검증하여 마스크를 완성시키는 단계를 포함하는 것이 바람직하다.According to the present invention, if the model of the register transfer level fabricated in step a) is to change the model of the register transfer level fabricated previously, the spare cell is included and connected to the existing cell and the preliminary wire. It is preferred to include the step of completing.

본 발명에서 기존의 셀과 예비 셀을 예비 와이어로 연결하는 방법은 수작업으로 이루어지는 것이 바람직하다.In the present invention, the method for connecting the existing cell and the spare cell with the spare wire is preferably made by hand.

본 발명에서 검증방법은 디자인 규칙 검증기 및 레이아웃 대 스키메틱 중 적어도 하나 이상 선택되는 방법에 의한 것이 바람직하다.In the present invention, the verification method is preferably by a method of selecting at least one of a design rule verifier and a layout versus schematic.

본 발명은 단계 c)에서 예비 셀이 위치되는 공간이 적어도 하나 이상이 포함되는 것이 바람직하다.The present invention preferably comprises at least one space in which the spare cell is located in step c).

이하 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 마스크 재 제작에 따른 공정을 나타낸 순서도이다.3 is a flowchart illustrating a process of remanufacturing a mask according to an embodiment of the present invention.

상기 실시예는, 기존의 마스크 공정에서 새로운 프로세스가 추가되어 새로운 마스크 제작방법을 개략적으로 나타낸다.In the above embodiment, a new process is added in an existing mask process to schematically show a new mask manufacturing method.

도 3을 참조하여, 전체적인 과정을 설명하면 다음과 같다. 이하에서 기존의 공정과 동일한 과정은 그 자세한 설명을 생략한다.Referring to Figure 3, the overall process is as follows. Hereinafter, the same process as the existing process will be omitted.

단계 101은 레지스터 전송 레벨 모델을 제작하는 과정으로 기존의 과정과 동일하다.Step 101 is a process of manufacturing a register transfer level model, which is the same as the existing process.

단계 301은 상기 단계 101에서 제작한 레지스터 전송 모델이 새로운 마스크를 위한 것인지 기존의 마스크를 변경하기 위한 것인지를 판단하는 과정이다. 상기 단계에서 레지스터 전송 레벨의 모델이 새로운 마스크 제작을 위한 경우이면 새로운 셀 제작 과정을 진행하고, 그렇지 않으면 기존의 마스크를 재구성하게 된다.Step 301 is a process of determining whether the register transfer model produced in step 101 is for a new mask or for changing an existing mask. In this step, if the model of the register transfer level is a new mask fabrication process, a new cell fabrication process is performed, otherwise the existing mask is reconstructed.

단계 102는 합성을 하는 과정으로 기존의 단계와 동일하다.Step 102 is a synthesis process, which is the same as the existing step.

단계 302는 변경가능성이 있는 셀 들을 그룹화 하는 과정이다.Step 302 is a process of grouping cells that can be changed.

이미 만들어져 있는 셀 들을 칩 내부의 적당한 장소에 배치하기 이전에 차후에 변경 가능성이 있는 셀 들을 그룹화 한다. 상기 그룹화된 셀 들은 칩내부에 배치시 같이 묶여 있게 된다.Group cells that are likely to change in the future before placing the cells that have already been made in the appropriate places inside the chip. The grouped cells are grouped together when placed inside the chip.

단계 103은 이미 만들어져 있는 셀 들을 칩 내부의 적당한 장소에 배치하는 과정으로 기존의 과정과 동일하다.Step 103 is a process of arranging the cells that have already been made in a suitable place in the chip and is the same as the existing process.

단계 303은 예비 와이어(402)를 라우팅하는 과정이다.Step 303 is a process for routing the spare wire 402.

예비 셀(401)이 포함될 때 기존의 셀 들과 쉽게 연결할 수 있게 예비 와이어(402)를 변경 가능성이 있는 셀과 연결시킨다.When the spare cell 401 is included, the spare wire 402 is connected to a changeable cell so that it can be easily connected to existing cells.

단계 104는 라우팅 과정이다.Step 104 is a routing process.

상기 예비 와이어(402)를 포함한 모든 표준 셀 라이브러리 각각을 와이어로 연결한다.Each standard cell library including the preliminary wire 402 is wired.

단계 105 및 106은 검증 후 마스크를 완성하는 과정이다. Steps 105 and 106 are processes of completing the mask after verification.

이는 기존의 과정과 동일하다.This is the same as the existing process.

상기의 과정은 본 발명에 따른 마스크를 제작할 때의 과정이고 이후 설명하는 과정은 마스크 일부에 수정이 있는 경우 이에 따른 마스크 재 제작과정을 나타낸다. The above process is a process for manufacturing the mask according to the present invention, and the process to be described later represents a process for remanufacturing the mask when there is a modification to a part of the mask.

단계 304는 수동으로 라우팅 하는 과정이다.Step 304 is a manual routing process.

상기 단계 301에서 레지스터 전송 레벨의 제작이 기본 마스크를 변경하기 위한 것이라고 판단될 경우 배치과정이 생략되고 직접 수작업으로 라우팅이 이루어진다. 즉, 예비 셀(401)을 위한 공간에 추가되거나 변경되는 예비 셀(401)을 포함시키고 이를 기존의 셀에 연결된 상기 예비 와이어(402)를 이용하여 연결한다. 상기 변경된 마스크는 검증 후 완성된다. 이에 대한 자세한 평면도는 도 4에 도시되어 있다.If it is determined in step 301 that the fabrication of the register transfer level is for changing the default mask, the placement process is skipped and the routing is done manually. That is, it includes a spare cell 401 that is added or changed in the space for the spare cell 401 and connected to it using the spare wire 402 connected to the existing cell. The modified mask is completed after verification. A detailed plan view of this is shown in FIG. 4.

상기와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, it has been described with reference to the preferred embodiment of the present invention, but those skilled in the art various modifications and changes of the present invention without departing from the spirit and scope of the present invention described in the claims below I can understand that you can.

상술한 바와 같이 본 발명에 의하면, 미리 예상할 수 있는 예비 셀 및 예비 와이어를 포함시켜둠으로써 향후 발생할 칩 재 제작시 시간과 마스크의 수를 줄일 수 있다.As described above, according to the present invention, it is possible to reduce the time and the number of masks in the future chip remanufacturing by including the preliminary spare cells and the preliminary wires.

Claims (5)

a) 설계할 칩을 결정하고, 입출력 관계를 결정하며, 하드웨어 구현이 가능하도록 모델의 내부를 기술하는 레지스터 전송 레벨의 모델을 제작하는 단계;a) determining a chip to be designed, determining an input-output relationship, and manufacturing a model of a register transfer level describing the inside of the model to enable hardware implementation; b) 상기 레지스터 전송 레벨 모델을 게이트 레벨의 회로로 만드는 단계;b) making the register transfer level model into a gate level circuit; c) 차후에 변경 가능한 셀 들의 그룹을 형성하고, 일정한 간격을 유지하며 예비 셀 들의 그룹을 위치시키는 단계;c) subsequently forming a group of changeable cells, positioning the group of spare cells at regular intervals; d) 이미 제작된 셀 들을 칩 내부의 적당한 장소에 배치하는 단계;d) placing already prepared cells in a suitable place inside the chip; e) 기존의 셀과 예비 와이어를 연결하는 단계; 및e) connecting the existing cell and the spare wire; And f) 상기 단계 d)에서 배치된 셀 들을 와이어로 연결하고, 이를 검증하여 마스크를 완성시키는 단계를 포함하는 것을 특징으로 하는 마스크 재 설계방법.and f) connecting the cells arranged in step d) with wires and verifying the completed cells to complete the mask. 제 1항에 있어서, 단계 a)에서 제작된 레지스터 전송 레벨의 모델이 기존에 제작된 레지스터 전송 레벨의 모델의 변경을 위한 것이면, 예비 셀을 포함시켜 기존의 셀과 예비 와이어로 연결하고, 이를 검증하여 마스크를 완성시키는 단계를 포함하는 것을 특징으로 하는 마스크 재 설계방법.The method of claim 1, wherein if the model of the register transfer level fabricated in step a) is for a change of the model of the register transfer level fabricated previously, a spare cell is included and connected to the existing cell and the preliminary wire. And refining the mask. 제 2항에 있어서, 기존의 셀과 예비 셀을 예비 와이어로 연결하는 방법은 수작업으로 이루어지는 것을 특징으로 하는 마스크 재 설계 방법.The method of claim 2, wherein the method of connecting the existing cell and the spare cell with the spare wire is performed manually. 제 1항 또는 제 2항에 있어서, 검증하는 방법은 디자인 규칙 검증기 및 레이아웃 대 스키메틱 중 하나 이상 선택되는 방법에 의한 것을 특징으로 하는 마스크 재 설계 방법.Method according to claim 1 or 2, characterized in that the method of verifying is by a method of selecting at least one of a design rule verifier and a layout versus schematic. 제 1 또는 제 2항에 있어서, 단계 c)에서 예비 셀이 위치되는 공간은 하나 이상이 포함되는 것을 특징으로 하는 마스크 재 설계 방법3. Method according to claim 1 or 2, characterized in that at least one space in which the spare cell is located in step c) is included.
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