KR100594286B1

KR100594286B1 - Boosting circuit and multi-stage boosting circuit using the same

Info

Publication number: KR100594286B1
Application number: KR1020040051806A
Authority: KR
Inventors: 이현석; 유형식
Original assignee: 삼성전자주식회사
Priority date: 2004-07-03
Filing date: 2004-07-03
Publication date: 2006-06-30
Also published as: KR20060002669A

Abstract

집적회로로 구현시 레이아웃 면적이 작고 또한 최종 승압전압에서 트랜지스터의 문턱전압 손실을 제거할 수 있는 승압회로 및 이를 이용하는 다단 승압회로가 개시된다. 상기 승압회로는, 제1입력단, 상기 제1입력단과 반대 위상을 갖는 제2입력단, 상기 제1입력단에 일단이 연결되는 커패시터, 상기 커패시터의 타단에 연결되는 출력단, 상기 출력단과 기준전압단 사이에 연결되는 제1모스 트랜지스터, 상기 제1모스 트랜지스터의 게이트와 상기 제1입력단 사이에 연결되고 게이트가 상기 기준전압단에 연결되는 제2모스 트랜지스터, 및 상기 제1모스 트랜지스터의 게이트와 상기 출력단 사이에 연결되고 게이트가 상기 제2입력단에 연결되는 제3모스 트랜지스터를 구비하는 것을 특징으로 한다. 상기 기준전압단은 전원전압단에 해당한다. 상기 제1모스 트랜지스터 및 상기 제3모스 트랜지스터는 피모스 트랜지스터이고, 상기 제2모스 트랜지스터는 엔모스 트랜지스터이다.Disclosed are a boost circuit and a multistage boost circuit using the same, wherein the layout area is small when the integrated circuit is implemented and the threshold voltage loss of the transistor can be eliminated at the final boost voltage. The boost circuit may include a first input terminal, a second input terminal having a phase opposite to that of the first input terminal, a capacitor connected to one end of the first input terminal, an output terminal connected to the other end of the capacitor, and between the output terminal and the reference voltage terminal. A first MOS transistor coupled, a second MOS transistor connected between a gate of the first MOS transistor and the first input terminal, and a gate connected to the reference voltage terminal, and between a gate and the output terminal of the first MOS transistor And a third MOS transistor connected to the gate and connected to the second input terminal. The reference voltage terminal corresponds to a power supply voltage terminal. The first MOS transistor and the third MOS transistor are PMOS transistors, and the second MOS transistor is an NMOS transistor.

Description

Boosting circuit and multi-stage boosting circuit using the same {Boosting circuit and multi-stage boosting circuit using the same}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 1개의 다이오드 형태의 피모스 트랜지스터와 1개의 커패시터로 구성되는 종래의 차지펌프 회로를 나타내는 회로도이다.1 is a circuit diagram showing a conventional charge pump circuit composed of a PMOS transistor of one diode type and one capacitor.

도 2는 종래의 크로스-커플드 전달 차지펌프(Cross-Coupled Transfer Charge Pump) 회로를 나타내는 회로도이다.FIG. 2 is a circuit diagram illustrating a conventional cross-coupled transfer charge pump circuit. FIG.

도 3은 본 발명의 제1실시예에 따른 승압회로를 나타내는 회로도이다.3 is a circuit diagram illustrating a boosting circuit according to a first embodiment of the present invention.

도 4는 본 발명의 제2실시예에 따른 승압회로를 나타내는 회로도이다.4 is a circuit diagram illustrating a boosting circuit according to a second embodiment of the present invention.

도 5는 도 3에 도시된 제1실시예에 따른 승압회로를 직렬로 두개 연결하여 사용하는 2단 승압회로를 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating a two-step boost circuit using two boost circuits connected in series according to the first embodiment shown in FIG. 3.

도 6은 도 4에 도시된 제2실시예에 따른 승압회로를 직렬로 두개 연결하여 사용하는 2단 승압회로를 나타내는 회로도이다.6 is a circuit diagram illustrating a two-stage boosting circuit using two booster circuits connected in series according to the second embodiment shown in FIG. 4.

도 7은 도 4에 도시된 제2실시예에 따른 승압회로를 세개 연결하여 사용하는 3단 승압회로를 나타내는 회로도이다.FIG. 7 is a circuit diagram illustrating a three-step boost circuit using three boost circuits according to the second embodiment shown in FIG. 4.

본 발명은 반도체 집적회로에 관한 것으로, 특히 낮은 인가 전압을 이용하여 이보다 높은 전압을 발생시키는 승압회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits and, more particularly, to boost circuits that generate higher voltages using low applied voltages.

반도체 집적회로 내부에는 외부에서 인가되는 전압보다 높은 전압을 필요로 하는 회로들이 있다. 예를 들면, DRAM 내부에서 워드라인(Word Line)을 구동하는 워드라인 구동회로가 대표적인 경우이다. 따라서 외부에서 인가되는 전압보다 높은 전압을 발생하기 위해 승압회로가 필요하다.There are circuits in the semiconductor integrated circuit that require a voltage higher than the voltage applied from the outside. For example, a word line driving circuit for driving a word line in a DRAM is a typical case. Therefore, a booster circuit is required to generate a voltage higher than the voltage applied from the outside.

승압회로의 가장 대표적인 것은 1개의 다이오드(Diode) 형태의 트랜지스터와 1개의 커패시터(Capacitor)를 직렬 연결하여 구성되는 차지펌프(Charge Pump) 회로이다. 이 회로는 구성이 간단하다는 장점이 있는 반면 승압전압에서 트랜지스터의 문턱전압 만큼의 손실이 발생하는 단점이 있다.The most representative of the booster circuit is a charge pump circuit configured by connecting one diode-type transistor and one capacitor in series. This circuit has the advantage of simplicity in configuration, but has the disadvantage of generating as much loss as the threshold voltage of the transistor at the boost voltage.

이와 같은 차지펌프 회로를 보완한 것이 크로스-커플드 전달 차지펌프(Cross-Coupled Transfer Charge Pump) 회로이다. 이 회로는 상기와 같이 구성되는 두 개의 차지펌프 회로를 병렬로 연결하여 문턱전압 손실을 없애 주었다. 이 회로의 또 다른 장점은 트랜지스터의 게이트 산화막(gate oxide)에 높은 전압이 가해지지 않는다는 것이다. 따라서 회로의 신뢰성 입장에서 우수하다. 그러나 이 회로는 두개의 차지펌프 회로를 병렬로 연결하여 사용하기 때문에 상대적으로 큰 면적을 차지하는 단점이 있다.Complementing this charge pump circuit is a cross-coupled transfer charge pump circuit. This circuit eliminates the threshold voltage loss by connecting two charge pump circuits configured as described above in parallel. Another advantage of this circuit is that no high voltage is applied to the gate oxide of the transistor. Therefore, it is excellent in terms of circuit reliability. However, this circuit has a disadvantage of occupying a relatively large area because two charge pump circuits are connected in parallel.

도 1은 1개의 다이오드 형태의 피모스 트랜지스터(11)와 1개의 커패시터(13) 로 구성되는 종래의 차지펌프 회로를 나타내는 회로도이다. 출력단(A')은 초기에 VCC(전원전압)-Vth(피모스 트랜지스터의 문턱전압)에 해당하는 전위로 충전된다. 이때, 입력단(A)에 VCC 전압을 인가하면 출력단(A')은 VCC 만큼 부스팅(boosting)되어 최종 전압레벨이 2*VCC-Vth값으로 승압된다. 승압되는 도중에 피모스 트랜지스터(11)는 게이트와 소오스 간의 전압차(Vgs)가 0볼트이기 때문에 스스로 턴오프된다. 이에 따라 출력단(A')은 전원전압(VCC)과 격리되면서 승압된다.1 is a circuit diagram showing a conventional charge pump circuit composed of a PMOS transistor 11 and one capacitor 13 in the form of a diode. The output terminal A 'is initially charged to a potential corresponding to VCC (power supply voltage)-Vth (threshold voltage of the PMOS transistor). At this time, when the VCC voltage is applied to the input terminal A, the output terminal A 'is boosted by VCC and the final voltage level is boosted to 2 * VCC-Vth. During the step-up, the PMOS transistor 11 is turned off by itself because the voltage difference Vgs between the gate and the source is zero volts. As a result, the output terminal A 'is stepped up while being isolated from the power supply voltage VCC.

상술한 바와 같이 도 1에 도시된 승압회로의 단점은 출력단(A')에서 출력되는 최종 승압전압에서 Vth 만큼의 손실이 발생한다는 것이다. 이러한 손실이 발생하는 이유는 초기에 출력단(A')이 VCC-Vth로 충전되어 있기 때문이다. 이러한 단점을 해결하기 위해서는, 초기부터 출력단(A')을 VCC 값으로 충전시켜 주어야 한다. 그리고 나서, 출력단(A')을 부스팅시키면서 피모스 트랜지스터(11)를 턴오프시키는 동작이 필요하다. 이렇게 함으로써 출력단(A')에서의 승압된 최종 전위는 2*VCC가 된다. 이러한 동작을 수행하도록 구성된 회로가 도 2에 도시된 크로스-커플드 전달 차지펌프(Cross-Coupled Transfer Charge Pump) 회로이다.As described above, a disadvantage of the boosting circuit shown in FIG. 1 is that a loss equal to Vth occurs at the final boosted voltage output from the output terminal A '. This loss occurs because the output terminal A 'is initially charged to VCC-Vth. In order to solve this disadvantage, the output terminal A 'should be charged to the VCC value from the beginning. Then, an operation of turning off the PMOS transistor 11 while boosting the output terminal A 'is necessary. In this way, the boosted final potential at the output terminal A 'becomes 2 * VCC. The circuit configured to perform this operation is the cross-coupled transfer charge pump circuit shown in FIG.

도 2를 참조하면, 크로스-커플드 전달 차지펌프(Cross-Coupled Transfer Charge Pump) 회로는 2개의 엔모스 트랜지스터(21,23)와 2개의 커패시터(25,27)로 구성되며 2개의 입력단(A,B)과 2개의 출력단(A',B')을 갖는다. 이 2개의 입력단(A,B)은 서로 반대위상을 갖는다. 하나의 입력단이 승압 동작을 하면, 다른 하나의 입력단은 저 전압(Low voltage)으로 전이하면서 승압 출력단에 연결된 엔모스 트랜지스터를 턴오프시킨다. 또한 승압된 출력단은 다른 출력단에 연결된 엔모스 트랜 지스터를 완전히 턴온시켜 주어, VCC 값으로 충분히 충전될 수 있도록 한다. 따라서 두 입력단이 반대로 동작할 경우에는 VCC 값으로 충분히 충전된 출력단이 2*VCC로 승압되면서 다른 출력단은 VCC로 충전된다.Referring to FIG. 2, the cross-coupled transfer charge pump circuit is composed of two NMOS transistors 21 and 23 and two capacitors 25 and 27 and two input stages A. , B) and two output terminals A 'and B'. The two input terminals A and B have opposite phases to each other. When one input stage boosts, the other input stage transitions to a low voltage while turning off the NMOS transistor connected to the boost output stage. The boosted output stage also turns on the NMOS transistors connected to the other output stages completely, allowing them to be fully charged to the VCC value. Therefore, when the two input terminals are operated in reverse, the output terminal sufficiently charged with the VCC value is boosted to 2 * VCC and the other output terminal is charged with VCC.

상술한 크로스-커플드 전달 차지펌프 회로는 승압 동작을 위하여 두개의 펌핑 유닛(Pumping Unit)으로 구성되기 때문에 집적회로로 구현시 레이아웃(layout) 면적이 커지는 단점이 있다.Since the above-mentioned cross-coupled transfer charge pump circuit is composed of two pumping units for boosting operation, the layout area of the cross-coupled transfer charge pump circuit is increased.

따라서 본 발명이 이루고자하는 기술적 과제는, 집적회로로 구현시 레이아웃 면적이 작고 또한 최종 승압전압에서 트랜지스터의 문턱전압 손실을 제거할 수 있는 승압회로를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a boosting circuit having a small layout area when the integrated circuit is implemented and capable of removing a threshold voltage loss of a transistor from a final boosted voltage.

본 발명이 이루고자하는 다른 기술적 과제는, 상기 승압회로를 이용하는 다단 승압회로를 제공하는 데 있다.Another object of the present invention is to provide a multi-stage boosting circuit using the boosting circuit.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 승압회로는, 제1입력단, 상기 제1입력단과 반대 위상을 갖는 제2입력단, 상기 제1입력단에 일단이 연결되는 커패시터, 상기 커패시터의 타단에 연결되는 출력단, 상기 출력단과 기준전압단 사이에 연결되는 제1모스 트랜지스터, 상기 제1모스 트랜지스터의 게이트와 상기 제1입력단 사이에 연결되고 게이트가 상기 기준전압단에 연결되는 제2모스 트랜지스터, 및 상기 제1모스 트랜지스터의 게이트와 상기 출력단 사이에 연결되고 게이트가 상기 제2입력단에 연결되는 제3모스 트랜지스터를 구비하는 것을 특 징으로 한다.According to another aspect of the present invention, a boost circuit includes a first input terminal, a second input terminal having a phase opposite to that of the first input terminal, a capacitor having one end connected to the first input terminal, and a An output terminal connected to the other end, a first MOS transistor connected between the output terminal and a reference voltage terminal, a second MOS transistor connected between a gate of the first MOS transistor and the first input terminal, and a gate connected to the reference voltage terminal And a third MOS transistor connected between the gate and the output terminal of the first MOS transistor and a gate connected to the second input terminal.

상기 기준전압단은 전원전압단에 해당한다. 상기 제1모스 트랜지스터 및 상기 제3모스 트랜지스터는 피모스 트랜지스터이고, 상기 제2모스 트랜지스터는 엔모스 트랜지스터이다.The reference voltage terminal corresponds to a power supply voltage terminal. The first MOS transistor and the third MOS transistor are PMOS transistors, and the second MOS transistor is an NMOS transistor.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 승압회로는, 제1입력단, 상기 제1입력단과 반대 위상을 갖는 제2입력단, 상기 제1입력단에 일단이 연결되는 커패시터, 상기 커패시터의 타단에 연결되는 출력단, 상기 출력단과 기준전압단 사이에 연결되는 제1모스 트랜지스터, 상기 제1모스 트랜지스터의 게이트와 상기 제1입력단 사이에 연결되고 게이트가 상기 기준전압단에 연결되는 제2모스 트랜지스터, 상기 제1모스 트랜지스터의 게이트와 상기 출력단 사이에 연결되는 제3모스 트랜지스터, 상기 제3모스 트랜지스터의 게이트와 상기 기준전압단 사이에 연결되고 게이트가 상기 제1입력단에 연결되는 제4모스 트랜지스터, 및 상기 제3모스 트랜지스터의 게이트와 상기 제2입력단 사이에 연결되고 게이트가 상기 제1입력단에 연결되는 제5모스 트랜지스터를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, a boost circuit includes a first input terminal, a second input terminal having a phase opposite to that of the first input terminal, a capacitor having one end connected to the first input terminal, and a An output terminal connected to the other end, a first MOS transistor connected between the output terminal and a reference voltage terminal, a second MOS transistor connected between a gate of the first MOS transistor and the first input terminal, and a gate connected to the reference voltage terminal A third MOS transistor connected between the gate and the output terminal of the first MOS transistor, a fourth MOS transistor connected between the gate of the third MOS transistor and the reference voltage terminal and having a gate connected to the first input terminal; And a gate connected between the gate of the third MOS transistor and the second input terminal, and a gate connected to the first input terminal. Article characterized in that it comprises a MOS transistor 5.

상기 기준전압단은 전원전압단에 해당한다. 상기 제1모스 트랜지스터, 상기 제3모스 트랜지스터, 및 상기 제4모스 트랜지스터는 피모스 트랜지스터이고, 상기 제2모스 트랜지스터 및 상기 제5모스 트랜지스터는 엔모스 트랜지스터이다.The reference voltage terminal corresponds to a power supply voltage terminal. The first MOS transistor, the third MOS transistor, and the fourth MOS transistor are PMOS transistors, and the second MOS transistor and the fifth MOS transistor are NMOS transistors.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 다단 승압회로는, 상기 본 발명의 일실시예에 따른 승압회로를 직렬로 복수개 연결하여 구성되는 것을 특징으로 한다.Multi-stage boosting circuit according to an embodiment of the present invention for achieving the other technical problem, it characterized in that it is configured by connecting a plurality of boosting circuits in series.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 다단 승압회로는, 상기 본 발명의 다른 실시예에 따른 승압회로를 직렬로 복수개 연결하여 구성되는 것을 특징으로 한다.Multi-stage boosting circuit according to another embodiment of the present invention for achieving the above another technical problem, it characterized in that it is configured by connecting a plurality of boosting circuit according to another embodiment of the present invention in series.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3을 참조하면, 본 발명의 제1실시예에 따른 승압회로는, 입력단(A), 입력단(A)과 반대 위상을 갖는 입력단(B), 입력단(A)과 동일한 위상을 갖는 입력단(C), 입력단(C)에 일단이 연결되는 커패시터(31), 커패시터(31)의 타단에 연결되는 출력단(A'), 출력단(A')과 기준전압단(VCC) 사이에 연결되는 피모스 트랜지스터(32), 피모스 트랜지스터(32)의 게이트와 입력단(A) 사이에 연결되고 게이트가 전원전압단(VCC)에 연결되는 엔모스 트랜지스터(33), 및 피모스 트랜지스터(32)의 게이트와 출력단(A') 사이에 연결되고 게이트가 입력단(B)에 연결되는 피모스 트랜지스터(34)를 구비한다.Referring to FIG. 3, the boosting circuit according to the first embodiment of the present invention includes an input terminal A, an input terminal B having a phase opposite to the input terminal A, and an input terminal C having the same phase as the input terminal A. ), A capacitor 31 having one end connected to the input terminal C, an output terminal A 'connected to the other end of the capacitor 31, and a PMOS transistor connected between the output terminal A' and the reference voltage terminal VCC. (32), the NMOS transistor 33 connected between the gate of the PMOS transistor 32 and the input terminal A, and the gate is connected to the power supply voltage terminal VCC, and the gate and output terminal of the PMOS transistor 32. And a PMOS transistor 34 connected between (A ') and a gate connected to the input terminal (B).

입력단(A)와 입력단(A)와 반대 위상을 갖는 입력단(B) 사이에는 인버터(35)가 연결된다. 입력단(B)와 입력단(C) 사이에는 인버터(36)가 연결된다. 상기 기준 전압단(VCC)은 전원전압단에 해당한다.An inverter 35 is connected between the input terminal A and the input terminal B having a phase opposite to that of the input terminal A. An inverter 36 is connected between the input terminal B and the input terminal C. The reference voltage terminal VCC corresponds to a power supply voltage terminal.

상기 본 발명의 제1실시예에 따른 승압회로는 도 1에 도시된 1 다이오드-1 커패시터 형태의 차지펌프 회로 구조에 1개의 엔모스 트랜지스터(33)와 1개의 피모스 트랜지스터(34)가 추가된 구조이다. 따라서 기본적으로 상기 본 발명의 제1실시예에 따른 승압회로의 동작은 도 1에 도시된 1 다이오드-1 커패시터 차지펌프 회로의 동작과 거의 동일하다. 다만, 출력단(A')이 초기에 전원전압(VCC) 레벨로 충전된 상태에서 승압되기 때문에 2*VCC 레벨까지 완전히 승압될 수 있다.In the boosting circuit according to the first embodiment of the present invention, one NMOS transistor 33 and one PMOS transistor 34 are added to the charge pump circuit structure of the form of a diode-1 capacitor shown in FIG. 1. Structure. Therefore, the operation of the booster circuit according to the first embodiment of the present invention is basically the same as that of the one-diode-1 capacitor charge pump circuit shown in FIG. 1. However, since the output terminal A 'is initially boosted while being charged to the power supply voltage VCC level, the output terminal A' may be fully boosted up to 2 * VCC levels.

좀더 설명하면, 입력단(A)가 0볼트일때 엔모스 트랜지스터(33)가 턴온되어 노드(X)가 방전되어 0볼트가 된다. 따라서, 피모스 트랜지스터(32)가 턴온되어 출력단(A')이 VCC로 충전된다. 입력단(A)가 VCC로 천이될 때 엔모스 트랜지스터(33)의 Vgs(게이트와 소오스 간의 전압차)가 0볼트가 되기 때문에 엔모스 트랜지스터(33)는 턴오프 상태로 된다. More specifically, when the input terminal A is 0 volts, the NMOS transistor 33 is turned on to discharge the node X to become 0 volts. Thus, the PMOS transistor 32 is turned on so that the output terminal A 'is charged to VCC. The NMOS transistor 33 is turned off because the Vgs (voltage difference between the gate and the source) of the NMOS transistor 33 becomes zero volt when the input terminal A transitions to VCC.

그리고 피모스 트랜지스터(34)가 턴온되면서 피모스 트랜지스터(32)의 드레인과 게이트가 연결된다. 이 상태의 피모스 트랜지스터(32)는 다이오드와 같은 형태를 이루게 된다. 이러한 과정에서 출력단(A')이 2*VCC로 승압되고 피모스 트랜지스터(32)는 자동으로 턴오프되어 출력단(A')과 전원전압단(VCC)은 서로 격리되면서 출력단(A')의 레벨이 승압된다.The PMOS transistor 34 is turned on to connect the drain and the gate of the PMOS transistor 32. The PMOS transistor 32 in this state is shaped like a diode. In this process, the output terminal A 'is boosted to 2 * VCC and the PMOS transistor 32 is automatically turned off so that the output terminal A' and the power supply voltage terminal VCC are isolated from each other while the level of the output terminal A 'is reduced. Is boosted.

도 4를 참조하면, 본 발명의 제2실시예에 따른 승압회로는, 입력단(A), 입력단(A)과 반대 위상을 갖는 입력단(B), 입력단(A)과 동일한 위상을 갖는 입력단(C), 입력단(C)에 일단이 연결되는 커패시터(41), 커패시터(41)의 타단에 연결되는 출력단(A'), 출력단(A')과 기준전압단(VCC) 사이에 연결되는 피모스 트랜지스터(42), 피모스 트랜지스터(42)의 게이트와 입력단(A) 사이에 연결되고 게이트가 전원전압단(VCC)에 연결되는 엔모스 트랜지스터(43), 피모스 트랜지스터(42)의 게이트와 출력단(A') 사이에 연결되는 피모스 트랜지스터(44), 피모스 트랜지스터(44)의 게이트와 기준전압단(VCC) 사이에 연결되고 게이트가 입력단(A)에 연결되는 피모스 트랜지스터(45), 및 피모스 트랜지스터(44)의 게이트와 입력단(B) 사이에 연결되고 게이트가 입력단(A)에 연결되는 엔모스 트랜지스터(46)를 구비한다.Referring to FIG. 4, the boosting circuit according to the second embodiment of the present invention includes an input terminal A, an input terminal B having a phase opposite to the input terminal A, and an input terminal C having the same phase as the input terminal A. ), A capacitor 41 having one end connected to the input terminal C, an output terminal A 'connected to the other end of the capacitor 41, and a PMOS transistor connected between the output terminal A' and the reference voltage terminal VCC. (42), the NMOS transistor 43 connected between the gate and the input terminal A of the PMOS transistor 42, and the gate is connected to the power supply voltage terminal VCC, and the gate and output terminal of the PMOS transistor 42 ( A PMOS transistor 44 connected between A ′), a PMOS transistor 45 connected between the gate of the PMOS transistor 44 and the reference voltage terminal VCC and a gate connected to the input terminal A, and An NMOS transistor connected between the gate of the PMOS transistor 44 and the input terminal B, and having a gate connected to the input terminal A. And a foundation (46).

입력단(A)와 입력단(A)와 반대 위상을 갖는 입력단(B) 사이에는 인버터(47)가 연결된다. 입력단(B)와 입력단(C) 사이에는 인버터(48)가 연결된다. 상기 기준전압단(VCC)은 전원전압단에 해당한다.An inverter 47 is connected between the input terminal A and the input terminal B having a phase opposite to that of the input terminal A. An inverter 48 is connected between the input terminal B and the input terminal C. The reference voltage terminal VCC corresponds to a power supply voltage terminal.

상기 본 발명의 제2실시예에 따른 승압회로는 도 1에 도시된 1 다이오드-1 커패시터 형태의 차지펌프 회로 구조에 2개의 엔모스 트랜지스터(43,46)와 2개의 피모스 트랜지스터(44,45)가 추가된 구조이다. 따라서 기본적으로 상기 본 발명의 제2실시예에 따른 승압회로의 동작은 도 1에 도시된 1 다이오드-1 커패시터 차지펌프 회로의 동작과 거의 동일하다. 다만, 출력단(A')이 초기에 전원전압(VCC) 레벨로 충전된 상태에서 승압되기 때문에 2*VCC 레벨까지 완전히 승압될 수 있다.The boost circuit according to the second embodiment of the present invention includes two NMOS transistors 43 and 46 and two PMOS transistors 44 and 45 in the charge pump circuit structure of the one diode-one capacitor type shown in FIG. 1. ) Is added. Therefore, basically the operation of the booster circuit according to the second embodiment of the present invention is almost the same as the operation of the one-diode-1 capacitor charge pump circuit shown in FIG. However, since the output terminal A 'is initially boosted while being charged to the power supply voltage VCC level, the output terminal A' may be fully boosted up to 2 * VCC levels.

좀더 설명하면, 입력단(A)가 0볼트일 때 엔모스 트랜지스터(43)가 턴온되어 노드(X)가 0볼트로 방전된다. 따라서, 피모스 트랜지스터(42)가 턴온되어 출력단(A')이 VCC로 충전된다. 또한, 피모스 트랜지스터(45)가 턴온되어 노드(Y)가 VCC로 충전된다. 따라서, 피모스 트랜지스터(44)가 완전히 턴오프 상대가 된다.More specifically, when the input terminal A is zero volts, the NMOS transistor 43 is turned on to discharge the node X to zero volts. Thus, the PMOS transistor 42 is turned on so that the output terminal A 'is charged to VCC. In addition, the PMOS transistor 45 is turned on to charge the node Y to VCC. Thus, the PMOS transistor 44 is completely turned off.

입력단(A)가 VCC로 천이될 때 엔모스 트랜지스터(43)의 Vgs(게이트와 소오스 간의 전압차)가 0볼트가 되기 때문에 엔모스 트랜지스터(43)는 턴오프 상태로 된다. 그리고 엔모스 트랜지스터(46)가 턴온되면서 노드(Y)를 0볼트로 방전시킨다. 따라서, 피모스 트랜지스터(44)가 턴온되고 그 결과 피모스 트랜지스터(42)의 드레인과 게이트가 연결된다. 이 상태에서 피모스 트랜지스터(42)는 다이오드와 같은 형태를 이루게 된다. 이러한 과정에서 출력 단(A')이 2*VCC로 승압되고 피모스 트랜지스터(42)는 자동으로 턴오프되어 출력단(A')과 전원전압단(VCC)이 격리되면서 출력단(A')이 승압 된다.The NMOS transistor 43 is turned off because the Vgs (voltage difference between the gate and the source) of the NMOS transistor 43 becomes zero volt when the input terminal A transitions to VCC. The NMOS transistor 46 is turned on to discharge the node Y to zero volts. Accordingly, the PMOS transistor 44 is turned on, and as a result, the drain and the gate of the PMOS transistor 42 are connected. In this state, the PMOS transistor 42 is shaped like a diode. In this process, the output terminal A 'is boosted to 2 * VCC and the PMOS transistor 42 is automatically turned off to isolate the output terminal A' and the power supply voltage terminal VCC and the output terminal A 'is boosted. do.

본 발명에 따른 승압회로는 상술한 제1실시예 및 제2실시예와 같은 구조를 사용함으로써 출력단(A')에서의 최종 승압전압에서 트랜지스터의 문턱전압 손실을 제거할 수 있다. 또한, 크로스-커플드 전달 차지펌프 회로에 비하여 커패시터 개수가 감소되므로 집적회로로 구현시 레이아웃 면적이 작아지는 장점이 있다.The boosting circuit according to the present invention can eliminate the threshold voltage loss of the transistor at the final boosting voltage at the output terminal A 'by using the same structure as the first and second embodiments described above. In addition, since the number of capacitors is reduced compared to the cross-coupled transfer charge pump circuit, the layout area is reduced when the integrated circuit is implemented.

도 5는 도 3에 도시된 제1실시예에 따른 승압회로를 직렬로 두개 연결하여 사용하는 2단 승압회로를 나타내는 회로도이다. 도 5를 참조하면, 첫번째 단의 승압회로(51)의 출력단(A')이 두번째 단의 승압회로(53)의 전원전압단에 연결되고 첫번째 단의 승압회로(51)의 입력단(A)은 인버터(55)의 입력노드에 연결되고 인버터(55)의 출력노드가 두번째 단의 승압회로(53)의 입력단에 연결된다.FIG. 5 is a circuit diagram illustrating a two-step boost circuit using two boost circuits connected in series according to the first embodiment shown in FIG. 3. Referring to FIG. 5, the output terminal A 'of the boost circuit 51 of the first stage is connected to the power supply voltage terminal of the boost circuit 53 of the second stage, and the input terminal A of the boost circuit 51 of the first stage is It is connected to the input node of the inverter 55 and the output node of the inverter 55 is connected to the input terminal of the boost circuit 53 of the second stage.

첫번째 단의 승압회로(51)의 출력단(A')에서 2*VCC 레벨의 승압전압이 발생되고 두번째 단의 승압회로(53)의 출력단(A'')에서 3*VCC 레벨의 승압전압이 발생 된다.A boost voltage of 2 * VCC level is generated at the output terminal A 'of the boost circuit 51 of the first stage and a boost voltage of 3 * VCC level is generated at the output terminal A' 'of the boost circuit 53 of the second stage. do.

도 6은 도 4에 도시된 제2실시예에 따른 승압회로를 직렬로 두개 연결하여 사용하는 2단 승압회로를 나타내는 회로도이다. 도 6을 참조하면, 도 5에 도시된 2단 승압회로와 마찬가지로 첫번째 단의 승압회로(61)의 출력단(A')이 두번째 단의 승압회로(63)의 전원전압단에 연결되고 첫번째 단의 승압회로(61)의 입력단(A)은 인버터(65)의 입력노드에 연결되고 인버터(65)의 출력노드가 두번째 단의 승압회로(63)의 입력단에 연결된다.6 is a circuit diagram illustrating a two-stage boosting circuit using two booster circuits connected in series according to the second embodiment shown in FIG. 4. Referring to FIG. 6, similar to the two-step boost circuit shown in FIG. 5, the output terminal A ′ of the boost circuit 61 of the first stage is connected to the power voltage terminal of the boost circuit 63 of the second stage and The input terminal A of the boosting circuit 61 is connected to the input node of the inverter 65 and the output node of the inverter 65 is connected to the input terminal of the boosting circuit 63 of the second stage.

첫번째 단의 승압회로(61)의 출력단(A')에서 2*VCC 레벨의 승압전압이 발생되고 두번째 단의 승압회로(63)의 출력단(A'')에서 3*VCC 레벨의 승압전압이 발생된다.A boost voltage of 2 * VCC level is generated at the output terminal A 'of the boost circuit 61 of the first stage and a boost voltage of 3 * VCC level is generated at the output terminal A' 'of the boost circuit 63 of the second stage. do.

도 7은 도 4에 도시된 제2실시예에 따른 승압회로를 세개 연결하여 사용하는 3단 승압회로를 나타내는 회로도이다. 도 7을 참조하면, 도 6에 도시된 2단 승압회로와 마찬가지로 첫번째 단의 승압회로(71)의 출력단(A')이 두번째 단의 승압회로(72)의 전원전압단에 연결되고 첫번째 단의 승압회로(71)의 입력단(A)은 인버터(74)의 입력노드에 연결되고 인버터(74)의 출력노드가 두번째 단의 승압회로(72)의 입력단에 연결된다.FIG. 7 is a circuit diagram illustrating a three-step boost circuit using three boost circuits according to the second embodiment shown in FIG. 4. Referring to FIG. 7, like the two-step boost circuit shown in FIG. 6, the output terminal A ′ of the boost circuit 71 of the first stage is connected to the power supply voltage terminal of the boost circuit 72 of the second stage, and The input terminal A of the boost circuit 71 is connected to the input node of the inverter 74 and the output node of the inverter 74 is connected to the input terminal of the boost circuit 72 of the second stage.

그리고 두번째 단의 승압회로(72)의 출력단(A'')이 세번째 단의 승압회로(73)의 전원전압단에 연결된다. 두번째 단의 승압회로(72)의 입력단은 인버터(75)의 입력노드에 연결되고 인버터(75)의 출력노드는 레벨쉬프터(76)의 입력노드에 연결되고 레벨쉬프터(76)의 출력노드가 세번째 단의 승압회로(73)의 입력단에 연결된 다.The output terminal A '' of the boost circuit 72 of the second stage is connected to the power supply voltage terminal of the boost circuit 73 of the third stage. The input terminal of the boost circuit 72 of the second stage is connected to the input node of the inverter 75, the output node of the inverter 75 is connected to the input node of the level shifter 76, and the output node of the level shifter 76 is third. It is connected to the input terminal of the step-up circuit 73 of the stage.

세번째 단의 승압회로(73)의 출력단(A''')과 최종 승압전압단(VPP) 사이에는 피모스 구동 트랜지스터(77)가 연결된다. 세번째 단의 승압회로(73)의 입력단은 인버터(78)의 입력노드에 연결되고 인버터(78)의 출력노드는 피모스 구동 트랜지스터(77)의 게이트에 연결된다.The PMOS driving transistor 77 is connected between the output terminal A '' 'of the third step-up circuit 73 and the final step-up voltage terminal VPP. The input terminal of the boost circuit 73 of the third stage is connected to the input node of the inverter 78, and the output node of the inverter 78 is connected to the gate of the PMOS driving transistor 77.

첫번째 단의 승압회로(71)의 출력단(A')에서 2*VCC 레벨의 승압전압이 발생되고 두번째 단의 승압회로(72)의 출력단(A'')에서 3*VCC 레벨의 승압전압이 발생된다. 그리고 세번째 단의 승압회로(73)의 출력단(A''')에서 4*VCC 레벨의 승압전압이 발생되고 최종 승압전압단(VPP)을 통해 4*VCC 레벨의 승압전압이 출력된다.A boost voltage of 2 * VCC level is generated at the output terminal A 'of the boost circuit 71 of the first stage and a boost voltage of 3 * VCC level is generated at the output terminal A' 'of the boost circuit 72 of the second stage. do. A boost voltage of 4 * VCC level is generated at the output terminal A '' 'of the boost circuit 73 of the third stage, and a boost voltage of 4 * VCC level is output through the final boost voltage terminal VPP.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiment has been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 승압회로는 집적회로로 구현시 레이아웃 면적이 작고 또한 최종 승압전압에서 트랜지스터의 문턱전압 손실을 제거할 수 있는 장점이 있다. As described above, the boost circuit according to the present invention has an advantage in that the layout area is small when the integrated circuit is implemented, and the threshold voltage loss of the transistor can be eliminated at the final boost voltage.

Claims

A first input terminal;

A second input terminal having a phase opposite to the first input terminal;

A capacitor having one end connected to the first input terminal;

An output terminal connected to the other end of the capacitor;

A first MOS transistor connected between the output terminal and a reference voltage terminal;

A second MOS transistor connected between the gate of the first MOS transistor and the first input terminal and having a gate connected to the reference voltage terminal; And

And a third MOS transistor connected between the gate and the output terminal of the first MOS transistor and a gate connected to the second input terminal.

The boosting circuit according to claim 1, wherein the reference voltage terminal is a power supply voltage terminal.

The boost circuit of claim 1, wherein the first MOS transistor and the third MOS transistor are PMOS transistors.

The boosting circuit according to claim 1, wherein the second MOS transistor is an NMOS transistor.

A first input terminal;

A second input terminal having a phase opposite to the first input terminal;

A capacitor having one end connected to the first input terminal;

An output terminal connected to the other end of the capacitor;

A second MOS transistor connected between the gate of the first MOS transistor and the first input terminal and having a gate connected to the reference voltage terminal;

A third MOS transistor connected between the gate of the first MOS transistor and the output terminal;

A fourth MOS transistor connected between the gate of the third MOS transistor and the reference voltage terminal and having a gate connected to the first input terminal; And

And a fifth MOS transistor connected between the gate of the third MOS transistor and the second input terminal and having a gate connected to the first input terminal.

The booster circuit according to claim 5, wherein the reference voltage terminal is a power supply voltage terminal.

The boost circuit according to claim 5, wherein the first MOS transistor, the third MOS transistor, and the fourth MOS transistor are PMOS transistors.

The boost circuit according to claim 5, wherein the second MOS transistor and the fifth MOS transistor are NMOS transistors.

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