KR100594208B1 - Memory system interface capable of preventing slope slowness of data signal - Google Patents

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Abstract

데이터 신호의 기울기가 완만해지는 것을 방지할 수 있는 메모리 시스템의 인터페이스 방식이 개시된다. 본 발명은 다수개의 반도체 메모리 장치들 및 메모리 콘트롤러를 포함하며 반도체 메모리 장치들과 메모리 콘트롤러와의 데이터의 전송 관계를 제어하는 메모리 시스템의 인터페이스 방식에 있어서, 메모리 시스템 상의 전원전압에 연결되고 데이터의 전압범위를 한정시키는 터미네이티드 저항(Vterm)과, 메모리 시스템 상에 메모리 콘트롤러와 반도체 메모리 장치 사이의 데이터 라인 상에 연결되는 직렬 터미네이티드 저항(Rs)과, 반도체 메모리 장치 내에 직렬 터미네이티드 저항과 상기 반도체 메모리 장치 내 출력 버퍼 사이에 연결되는 내장된 직렬 터미네이티드 저항(Ri)을 구비한다. 따라서, 본 발명의 메모리 시스템 인터페이스 방식은 데이터 기울기의 완만해짐을 방지하고 메모리 시스템의 구성이 간단해지고 경비절감 효과도 가져온다.A memory system interface method capable of preventing a slope of a data signal from being gentle is disclosed. The present invention relates to an interface system of a memory system which includes a plurality of semiconductor memory devices and a memory controller and which controls transferring of data between semiconductor memory devices and a memory controller, A series terminated resistor Rs connected on the data line between the memory controller and the semiconductor memory device on the memory system and a series terminated resistor Rs in the semiconductor memory device, And a built-in serial terminated resistor Ri connected between the output buffer and the output buffer in the semiconductor memory device. Therefore, the memory system interface method of the present invention prevents gentler slope of the data, simplifies the configuration of the memory system, and reduces the cost.

Description

데이터 신호의 기울기가 완만해지는 것을 방지할 수 있는 메모리 시스템의 인터페이스 방식{Memory system interface capable of preventing slope slowness of data signal} [0001] The present invention relates to an interface method of a memory system capable of preventing a slope of a data signal from becoming slow,

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS For a more complete understanding of the drawings used in the detailed description of the present invention, a brief description of each drawing is provided.

도 1은 종래의 SSTL 인터페이스 방식으로 구현된 메모리 시스템을 나타내는 도면이다.1 illustrates a memory system implemented with a conventional SSTL interface scheme.

도 2는 본 발명의 일실시예에 따른 메모리 시스템의 인터페이스 방식을 나타내는 도면이다.2 is a diagram illustrating an interface scheme of a memory system according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 메모리 시스템의 인터페이스 방식을 나타내는 도면이다.3 is a diagram illustrating an interface scheme of a memory system according to another embodiment of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 신호의 기울기가 완만해지는 것을 방지할 수 있는 인터페이스 방식에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an interface method capable of preventing a slope of a data signal from being gentle.

일반적으로, DRAM의 전기적 인터페이스(interface)는 DRAM으로 오고 가는 로 직 "0"과 로직 "1"을 나타내는 전압레벨로 정의된다. 또한 이러한 정의에는 다양한 종류의 동작 동안 DRAM에서 사용되는 최대 전류와 평균 전력 등도 있다. 1960년대에, 산업계에서는 표준 전압 레벨로서 TTL(Transistor Transistor Logic)을 규정하여 5V 전원에 대하여 0.8V 이하를 로직 0으로, 그리고 2.0V 이상을 로직 1로 정하였다. 여기에 노이즈 마진으로 400㎷를 더 고려하여 로직 0은 높아도 0.4V 이하로, 그리고 로직 1은 적어도 2.4V 이상으로 되도록 설정되었다.Generally, the electrical interface of a DRAM is defined as a voltage level that represents a logic "0" and a logic "1" going to and from the DRAM. This definition also includes the maximum current and average power used in the DRAM during various types of operations. In the 1960s, the industry defined TTL (Transistor Transistor Logic) as the standard voltage level, setting logic 0 below 0.8V and logic 1 above 2.0V for a 5V supply. Here, considering the noise margin of 400 ㎷, logic 0 is set to be at most 0.4V and logic 1 at least 2.4V.

한편, 지난 몇 년을 지나면서 휴대용(portable) 또는 전력소모에 민감한(power-conscious) 시스템을 위하여 3.3V 전원이 급속도로 용인되고 있다. 이 전원전압의 변화는 저전압 TTL(Low Voltage TTL:LVTTL)로의 변화도 가져왔다. TTL과 LVTTL 사이에 호환되지 못하는(potential incompatibility) 문제는 3.3V LVTTL 부분의 최대 허용 전압을 초과하는 상황에서 5V CMOS TTL 부분이 로직 1의 풀-스윙(full swing)으로 구동할 때 나타난다. 더욱이, 큰 전압 범위로 스윙(swing)하게 되면, TTL 및 LVTTL 모두에 어떤 한정된 전압범위 이상의 신호들(unterminated traces)로 인하여 수신단(receiver's input)에 진동(ringing) 현상이 나타난다.On the other hand, over the last few years, 3.3V power supplies are rapidly becoming available for portable or power-conscious systems. This change in power supply voltage also resulted in a change to low voltage TTL (LVTTL). A potential incompatibility problem between TTL and LVTTL occurs when the 5V CMOS TTL portion is driven with a full swing of logic 1 in situations where the maximum allowable voltage of the 3.3V LVTTL portion is exceeded. Moreover, swinging to a large voltage range results in ringing in the receiver's input due to unterminated traces over both the TTL and LVTTL.

이러한 진동(ringing) 현상을 없애기 위하여 신호들의 전압 범위를 잡아주는 터미네이티드 인터페이스(terminated interface) 방식이 개발되고 있는 데, RAMBUS DRAM에서는 RSL(Rambus Signaling Logic)으로, DDR SDRAM에서는 SSTL(Stub Series Transceiver Logic)으로 구현된다.In order to eliminate the ringing phenomenon, a terminated interface method of capturing a voltage range of signals has been developed. In RAMBUS DRAM, RSL (Rambus Signaling Logic) is used. In DDR SDRAM, SSTL (Stub Series Transceiver Logic).

도 1은 종래의 SSTL 인터페이스 방식으로 구현된 메모리 시스템을 나타내는 도면이다. 도 1의 메모리 시스템(10)은 메모리 콘트롤러(20)와 다수개의 SDRAM들(30,40,50,60)로 구성되고, 메모리 콘트롤러(20)와 각 SDRAM의 DQ단은 서로 연결되어 있다. 여기서의 DQ단은 데이터가 입출력되는 양방향성을 갖는 하나의 패드이다.1 illustrates a memory system implemented with a conventional SSTL interface scheme. The memory system 10 of FIG. 1 includes a memory controller 20 and a plurality of SDRAMs 30, 40, 50, and 60. The DQ stages of the memory controller 20 and each SDRAM are connected to each other. Here, the DQ stage is a pad having bidirectional characteristics in which data is input and output.

전원단자(VTT)로부터 저항들(Rterm)에 의하여 대칭적으로 이중의 병렬로 터미네이티드(symmetrically double-parallel terminated)되는 라인 구조에다가 메모리 콘트롤러(20)의 DQ 단자와 각 SDRAM의 DQ 단자 사이에는 직렬 터미네이티드 저항들(Rs)이 존재한다. 저항(Rterm)을 통하여 DQ 라인이 요구하는 스윙 신호가 제공되고, 직렬 터미네이티드 저항(Rs)은 각 SDRAM의 DQ단에서 메모리 콘트롤러(20)로 데이터가 전달될 때 데이터 신호 충격을 감쇄시키는 역할을 한다.A line structure symmetrically doubly-parallel terminated symmetrically from the power supply terminal VTT to the resistors Rterm is provided between the DQ terminal of the memory controller 20 and the DQ terminal of each SDRAM There are series-terminated resistors Rs. The swing signal required by the DQ line is provided through the resistor Rterm and the series terminated resistor Rs serves to attenuate the data signal impulse when data is transferred from the DQ stage of each SDRAM to the memory controller 20 .

그러나, 이 직렬 터미네이티드 저항(Rs)은 메모리 콘트롤러(20)로부터 각 SDRAM으로 데이터를 전달하는 경우에 데이터 신호의 기울기를 완만하게하여 SDRAM의 유효 데이터 구간을 작게 만드는 문제점이 있다. 게다가, 완만한 기울기의 데이터 신호는 데이터 신호 라인 상의 상승 천이 시간(rising transition time) 및 하강 천이 시간(falling transition time) 등의 규정을 위반하게하는 원인이된다. However, this serial terminated resistor Rs has a problem of making the effective data interval of the SDRAM small by making the slope of the data signal gentle when transferring data from the memory controller 20 to each SDRAM. In addition, the data signal with a gentle slope causes a violation of the rules such as a rising transition time and a falling transition time on the data signal line.

따라서, DQ 신호의 기울기가 완만해지는 것을 방지할 수 있는 인터페이스 방식이 필수적으로 요구된다.Therefore, an interface method that can prevent the slope of the DQ signal from being gentle is indispensably required.

본 발명의 목적은 DQ 신호의 기울기가 완만해지는 것을 방지할 수 있는 인터페이스 방식을 제공하는 것이다.It is an object of the present invention to provide an interface scheme that can prevent the slope of the DQ signal from becoming gentle.

상기 목적을 달성하기 위하여 본 발명은 다수개의 반도체 메모리 장치들 및 메모리 콘트롤러를 포함하며 반도체 메모리 장치들과 메모리 콘트롤러와의 데이터의 전송 관계를 제어하는 메모리 시스템의 인터페이스 방식에 있어서, 메모리 시스템 상의 전원전압에 연결되고 데이터의 전압범위를 한정시키는 터미네이티드 저항(Vterm)과, 메모리 시스템 상에 메모리 콘트롤러와 반도체 메모리 장치 사이의 데이터 라인 상에 연결되는 직렬 터미네이티드 저항(Rs)과, 반도체 메모리 장치 내에 직렬 터미네이티드 저항과 상기 반도체 메모리 장치 내 출력 버퍼 사이에 연결되는 내장된 직렬 터미네이티드 저항(Ri)을 구비한다.According to an aspect of the present invention, there is provided an interface method of a memory system including a plurality of semiconductor memory devices and a memory controller and controlling transmission of data between semiconductor memory devices and a memory controller, A series terminated resistor Rs connected on the data line between the memory controller and the semiconductor memory device on the memory system, and a series connected resistor Rs connected between the memory controller and the semiconductor memory device, And a built-in series terminated resistor Ri connected between the series terminated resistor and the output buffer in the semiconductor memory device.

바람직하기로, 메모리 시스템의 인터페이스 방식은 반도체 메모리 장치 내 입력 버퍼와 직렬 터미네이티드 저항(Rs)이 바로 연결되거나, 반도체 메모리 장치 내 입력 버퍼와 직렬 터미네이티드 저항(Rs) 사이에 소정의 저항값을 갖는 직렬 터미네이티드 저항(Rs_2)을 갖는 것이 적합하다.Preferably, the interface scheme of the memory system is such that the input buffer and the serial terminated resistor Rs are connected directly to each other in the semiconductor memory device, or a predetermined resistance Rs is provided between the input buffer and the series terminated resistor Rs in the semiconductor memory device. It is preferable to have a series-terminated resistor Rs_2 having a value of Rs_2.

이와 같은 본 발명의 메모리 시스템 인터페이스 방식은 데이터 기울기의 완만해짐을 방지하고, 메모리 시스템의 구성이 간단해지고 경비절감 효과도 가져온다. 또한, 전송되는 데이터의 세기에 따라 최적의 직렬 터미네이티드 저항들이 설정되기 때문에 메모리 시스템의 성능이 향상된다.The memory system interface method of the present invention prevents gentle slope of the data, simplifies the configuration of the memory system, and reduces the cost. In addition, the performance of the memory system is improved because the optimal serial terminated resistors are set according to the intensity of the transmitted data.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. In each drawing, the same reference numerals denote the same members.

도 2는 본 발명의 일실시예에 따른 메모리 시스템의 인터페이스 방식으로 구현된 메모리 시스템을 나타내는 도면이다. 도 2의 인터페이스 방식은 일반적으로 SDRAM을 포함하는 메모리 시스템의 하나의 인터페이스 방식인 SSTL(Stub Series Transceiver Logic) 방식을 나타낸다. 도 2의 메모리 시스템(100)은 도 1의 메모리 시스템(10)과는 DQ 라인에서 각각의 SDRAM과 연결되던 직렬 터미네이티드 저항들(Rs)이 SDRAM(130,140,150,160) 내부로 삽입된다는 점에서 차이가 있다. 그리고, SDRAM(130,140,150,160) 내부에 삽입되는 직렬 터미네이티드 저항(Rs)은 SDRAM 내의 출력 버퍼(Q)와 연결되고 입력 버퍼(D)와는 연결되지 않는다는 점에서 또 차이가 있다.2 is a diagram illustrating a memory system implemented in an interfaced manner in a memory system in accordance with an embodiment of the present invention. The interface scheme of FIG. 2 generally represents an SSTL (Stub Series Transceiver Logic) scheme, which is an interface scheme of a memory system including an SDRAM. The memory system 100 of FIG. 2 differs from the memory system 10 of FIG. 1 in that serial terminated resistors Rs connected to respective SDRAMs in the DQ line are inserted into the SDRAMs 130, 140, 150, have. There is also a difference in that the serial terminated resistor Rs inserted in the SDRAMs 130, 140, 150 and 160 is connected to the output buffer Q in the SDRAM and not to the input buffer D.

이러한 메모리 시스템(100)은 SDRAM들(130,140,150,160) 중에서 선택되는 어느 하나의 SDRAM 예를들어 첫 번째에 배치되어 있는 SDRAM(130)이라고 가정하면, SDRAM(130)에서 메모리 콘트롤러(120)로 데이터를 전송할 때 SDRAM(130) 내 출력버퍼(Q)를 거쳐 출력되는 출력 데이터(DQ)는 SDRAM(130)에 내장된 직렬 터미네이티드 저항(Rsi) 및 메모리 시스템(100)에 장착되는 직렬 터미네이티드 저항(Rs)을 통하여 메모리 콘트롤러(120)로 전달된다. 그리하여 메모리 콘트롤러(120)로 전달되는 데이터(DQ)는 직렬 터미네이티드 저항들(Rsi,Rs)을 통하여 데이터 신호 충격이 감쇄된 전압레벨을 갖는다.Assuming that the memory system 100 is an SDRAM 130 arranged in the first place, for example, one of the SDRAMs 130, 140, 150 and 160, the memory system 100 may transfer data from the SDRAM 130 to the memory controller 120 The output data DQ output through the output buffer Q in the SDRAM 130 is input to the serial terminated resistor Rsi built in the SDRAM 130 and the serial terminated resistor Rsi mounted in the memory system 100. [ (Rs) to the memory controller (120). Thus, the data DQ transmitted to the memory controller 120 has a voltage level at which the data signal impulse is attenuated through the series-terminated resistors Rsi and Rs.

다음에, 메모리 콘트롤러(120)에서 SDRAM(130)으로 데이터를 전송할 때에는 메모리 콘트롤러(120)에서 출력되는 데이터(DQ)는 메모리 시스템(100)에 장착되는 직렬 터미네이티드 저항(Rs)만을 통하여 SDRAM 내의 입력버퍼(D)로 바로 전달된다. 이 때에는 SDRAM(130)으로 전달되는 데이터(DQ)는 종래의 기술과는 달리 직렬 터미네이티드 저항(Rs, 도 1)을 통하여 전달되지 않기 때문에 데이터(DQ)의 기울기(slope)가 완만해지지 않는다.The data DQ output from the memory controller 120 is transferred to the SDRAM 130 only through the serial terminated resistor Rs mounted in the memory system 100, To the input buffer (D). At this time, since the data DQ transferred to the SDRAM 130 is not transferred through the serial terminated resistor Rs (FIG. 1) unlike the conventional technique, the slope of the data DQ does not become gentle .

따라서, 본 실시예의 메모리 시스템 인터페이스 방식은 SDRAM(130)으로 수신되는 입력 데이터(DQ)에 대해서는 데이터 기울기의 완만해짐을 방지할 수 있어서 데이터 신호(DQ) 라인의 상승 천이 시간(rising transition time) 및 하강 천이 시간(falling transition time) 규정을 만족시키게 된다. 그리고, SDRAM(130)에서 출력되는 출력 데이터(DQ)에 대해서는 데이터 신호 충격을 방지하면서 기존의 SSTL 방식으로 구현되었을 때 갖는 효과를 그대로 보유하게 된다. 또한, 도 1의 메모리 시스템(10)과는 달리 DQ 라인에서 각각의 SDRAM과 연결되던 직렬 터미네이티드 저항들(Rs)이 SDRAM(130,140,150,160) 내부로 삽입되었기 때문에, 직렬 터미네이티드 저항들(Rs)이 더이상 필요치 않아 메모리 시스템의 구성이 간단해지고 경비절감 효과도 가져온다.Therefore, the memory system interface method of the present embodiment can prevent the data slope of the input data (DQ) received in the SDRAM 130 from becoming gentle, so that the rising transition time of the data signal (DQ) And the falling transition time is satisfied. In addition, the output data DQ output from the SDRAM 130 has the effect of preventing the data signal from being impacted when it is implemented in the conventional SSTL scheme. Unlike the memory system 10 of FIG. 1, since the series-terminated resistors Rs connected to the respective SDRAMs in the DQ line are inserted into the SDRAMs 130, 140, 150 and 160, the series- ) Is no longer needed, which simplifies the configuration of the memory system and reduces cost.

도 3은 본 발명의 다른 실시예에 따른 메모리 시스템의 인터페이스 방식을 나타내는 도면이다. 도 3의 메모리 시스템(200)은 도 2의 메모리 시스템(100)과는 각각의 SDRAM(230,240,250,260) 내부에 DQ 패드(DQ)와 입력 버퍼(D) 사이에 직렬 터미네이티드 저항(Rs_2)을 더 구비하고 있다는 점에서 차이가 있다. 그리하여 기존의 SSTL 방식에서 DQ 패드(DQ)에 연결되던 하나의 직렬 터미네이티드 저항(Rs, 도 1)이 각각의 SDRAM(230,240,250,260) 내 출력 버퍼(Q)와 입력 버퍼(D)에 각각 분리되어 연결되어 있다. 3 is a diagram illustrating an interface scheme of a memory system according to another embodiment of the present invention. The memory system 200 of FIGURE 3 further includes a serial terminated resistor Rs_2 between the DQ pad DQ and the input buffer D in the SDRAMs 230, 240, 250, There is a difference. One serial terminated resistor Rs (FIG. 1) connected to the DQ pad DQ in the conventional SSTL scheme is separated into the output buffer Q and the input buffer D in each of the SDRAMs 230, 240, 250 and 260 It is connected.

DQ 패드(DQ)와 출력 버퍼(Q) 사이의 직렬 터미네이티드 저항(Rs_1)은 DQ 패드(DQ)와 입력 버퍼(D) 사이의 직렬 터미네이티드 저항(Rs_2)은 서로 다른 값을 갖도록 설정되는 데, 저항(Rs_1)은 메모리 콘트롤러(220)에서 각각의 SDRAM(230,240,250,260)들로 전달되는 데이터 신호의 세기(strength)를 고려하여 결정되고 저항(Rs-2)은 각각의 SDRAM(230,240,250,260)으로부터 메모리 콘트롤러(220)로 전달되는 데이터의 세기에 따라 결정된다. 바람직하기로, 직렬 터미네이티드 저항들(Rs_1, Rs_2) 중 어느 하나는 DQ 라인 임피던스의 반에 해당하는 저항값을 갖도록 설정된다.The serial terminated resistor Rs_1 between the DQ pad DQ and the output buffer Q is set so that the serial terminated resistor Rs_2 between the DQ pad DQ and the input buffer D has different values The resistance Rs_1 is determined in consideration of the strength of a data signal transmitted from the memory controller 220 to each SDRAM 230, 240, 250 and 260 and the resistance Rs-2 is determined from each SDRAM 230, 240, And is determined according to the intensity of data transmitted to the memory controller 220. Preferably, any one of the series terminated resistors Rs_1 and Rs_2 is set to have a resistance value corresponding to half of the DQ line impedance.

따라서, 본 실시예의 인터페이스 방식은 전송되는 데이터의 세기에 따라 최적의 직렬 터미네이티드 저항들(Rs_1,Rs_2)이 설정되기 때문에 메모리 시스템의 성능을 향상시킨다.Therefore, the interface scheme of the present embodiment improves the performance of the memory system because the optimal serial terminated resistors Rs_1 and Rs_2 are set according to the intensity of the data to be transmitted.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

상술한 본 발명의 메모리 시스템 인터페이스 방식은 기존의 DQ 라인에서 각각의 SDRAM과 연결되던 직렬 터미네이티드 저항들이 SDRAM 내부로 삽입되었기 때문에, SDRAM으로 수신되는 입력 데이터에 대해서는 데이터 기울기의 완만해짐을 방지하여 데이터 신호 라인의 상승 천이 시간(rising transition time) 및 하강 천이 시간(falling transition time) 규정 위반을 방지하게 된다. 그리고, 메모리 시스 템의 구성이 간단해지고 경비절감 효과도 가져온다. 또한, 전송되는 데이터의 세기에 따라 최적의 직렬 터미네이티드 저항들이 설정되기 때문에 메모리 시스템의 성능이 향상된다.In the memory system interface method of the present invention, serial terminated resistors connected to each SDRAM in the existing DQ line are inserted into the SDRAM, the data slope of the input data received in the SDRAM is prevented from being gentle The rising transition time and the falling transition time of the data signal line can be prevented. Also, the configuration of the memory system is simplified and the cost saving effect is also obtained. In addition, the performance of the memory system is improved because the optimal serial terminated resistors are set according to the intensity of the transmitted data.

Claims (3)

다수개의 반도체 메모리 장치들 및 메모리 콘트롤러를 포함하며 상기 반도체 메모리 장치들과 상기 메모리 콘트롤러와의 데이터의 전송 관계를 제어하는 메모리 시스템의 인터페이스 방식에 있어서,1. An interface method of a memory system including a plurality of semiconductor memory devices and a memory controller and controlling transmission of data between the semiconductor memory devices and the memory controller, 상기 메모리 시스템 상의 전원전압에 연결되고 상기 데이터의 전압범위를 한정시키는 터미네이티드 저항(Rterm);A terminated resistor (Rterm) coupled to the supply voltage on the memory system and defining a voltage range of the data; 상기 메모리 시스템 상에, 상기 메모리 콘트롤러와 상기 반도체 메모리 장치 사이의 상기 데이터 라인 상에 연결되는 직렬 터미네이티드 저항(Rs); 및A series terminated resistor Rs connected on the memory system on the data line between the memory controller and the semiconductor memory device; And 상기 반도체 메모리 장치 내에, 상기 직렬 터미네이티드 저항과 상기 반도체 메모리 장치 내 출력 버퍼 사이에 연결되는 내장된 직렬 터미네이티드 저항(Ri)을 구비하는 것을 특징으로 하는 메모리 시스템의 인터페이스 방식.Wherein the semiconductor memory device comprises an embedded serial terminated resistor (Ri) connected between the series terminated resistor and an output buffer in the semiconductor memory device. 제1항에 있어서, 상기 메모리 시스템의 인터페이스 방식은2. The system of claim 1, 상기 반도체 메모리 장치 내 입력 버퍼와 직렬 터미네이티드 저항(Rs)이 바로 연결되는 것을 특징으로 하는 메모리 시스템의 인터페이스 방식.Wherein an input buffer and a series terminated resistor (Rs) are directly coupled in the semiconductor memory device. 제1항에 있어서, 상기 메모리 시스템의 인터페이스 방식은2. The system of claim 1, 상기 반도체 메모리 장치 내 입력 버퍼와 직렬 터미네이티드 저항(Rs) 사이에, 상기 데이터 라인의 임피던스 값의 반에 해당하는 저항값의 직렬 터미네이티드 저항(Rs_2)을 갖는 것을 특징으로 하는 메모리 시스템의 인터페이스 방식.And a series terminated resistor (Rs_2) having a resistance value corresponding to half of an impedance value of the data line, between the input buffer and the serial terminated resistor (Rs) in the semiconductor memory device Interface method.
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