KR100591152B1

KR100591152B1 - A method for a layout of input/output pin of a semiconductor chip

Info

Publication number: KR100591152B1
Application number: KR1020030098369A
Authority: KR
Inventors: 김봉길
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2003-12-27
Filing date: 2003-12-27
Publication date: 2006-06-19
Also published as: KR20050066885A

Abstract

본 발명은 반도체 칩의 패키지 본딩시 입출력 핀이 차지하는 면적을 줄일 수 있는 반도체 칩의 입출력 핀 레이아웃 방법에 관한 것이다. 본 발명에 따른 반도체 칩의 입출력 핀 레이아웃 방법은, 상기 반도체 칩의 패키지 본딩(Package Bonding)을 위한 패드(Pad)를 배치하는 단계; 및 상기 패드 하부에 출력 핀 역할을 하는 출력 드라이버용 트랜지스터를 배치하는 단계를 포함한다. 본 발명에 따르면, 패키지 본딩을 위한 패드 하부에 입출력 핀 역할을 하는 출력 드라이버 NMOS/PMOS 트랜지스터를 배치하여 입출력 핀이 차지하는 면적을 줄임으로써, 반도체 칩 크기 작게 하여 전체 수율(Net Die)을 증가시키고, 반도체 칩의 가격 경쟁력을 확보할 수 있다.The present invention relates to an input / output pin layout method of a semiconductor chip capable of reducing the area occupied by the input / output pins during package bonding of the semiconductor chip. An input / output pin layout method of a semiconductor chip according to the present invention may include: arranging a pad for package bonding of the semiconductor chip; And disposing an output driver transistor serving as an output pin under the pad. According to the present invention, by reducing the area occupied by the input and output pins by disposing an output driver NMOS / PMOS transistor acting as an input / output pin under the pad for package bonding, to increase the overall yield (Net Die) by reducing the size of the semiconductor chip, The price competitiveness of semiconductor chips can be secured.

반도체, 레이아웃, 입출력 핀, 패드, 패키지 본딩Semiconductor, Layout, I / O Pins, Pads, Package Bonding

Description

A method for a layout of input / output pin of a semiconductor chip}

도 1은 종래 기술에 따른 반도체 칩의 입출력 핀 레이아웃을 나타내는 도면이다.1 is a view showing the input and output pin layout of the semiconductor chip according to the prior art.

도 2는 본 발명에 따른 반도체 칩의 입출력 핀 레이아웃을 나타내는 도면이다.2 is a view showing the input and output pin layout of the semiconductor chip according to the present invention.

본 발명은 반도체 칩의 입출력 핀 레이아웃 방법에 관한 것으로, 보다 구체적으로, 반도체 칩의 패키지 본딩시 입출력 핀이 차지하는 면적을 줄일 수 있는 반도체 칩의 입출력 핀 레이아웃 방법에 관한 것이다.The present invention relates to an input / output pin layout method of a semiconductor chip, and more particularly, to an input / output pin layout method of a semiconductor chip capable of reducing the area occupied by the input / output pins during package bonding of the semiconductor chip.

현재 개발되어 있는 입출력 핀 레이아웃(I/O Pin Layout)은 입력 핀 및 출력 핀 역할을 위해, 출력 드라이버용(Output Driver) NMOS/PMOS 트랜지스터와, 정전기 방전(electrostatic discharge: ESD) 차단 기능을 하는 2개의 NPN 필드 트랜지스터(12a, 12b), 및 패드 영역(11)으로 구성되어 있다.Currently developed I / O pin layouts include output driver NMOS / PMOS transistors to serve as input pins and output pins, as well as two electrostatic discharge (ESD) blocking functions. NPN field transistors 12a and 12b and pad region 11.

도 1에 도시된 바와 같이, 데이터를 출력하기 위해서는 상당히 큰 크기의 출력 드라이버용(Output Driver) NMOS/PMOS 트랜지스터가 필요하며, 또한 이를 본딩할 수 있는 패드(11)가 구비된다. 또한, 좌측 상단에는 출력 드라이버용 NMOS 트랜지스터가 배치되고, 좌측 하단에는 출력 드라이버용 PMOS 트랜지스터가 배치되며, 이때, 도면부호 14는 공통 소스 라인을 나타내고, 도면부호 15는 NMOS 트랜지스터의 게이트를 나타내며, 도면부호 16은 소스, 도면부호 17은 드레인을 나타내며, 도면부호 18은 PMOS 트랜지스터의 게이트를 나타낸다.As shown in FIG. 1, in order to output data, an output driver NMOS / PMOS transistor having a large size is required, and a pad 11 capable of bonding the same is provided. In addition, an output driver NMOS transistor is disposed at the upper left side, and an output driver PMOS transistor is disposed at the lower left side, where reference numeral 14 denotes a common source line, reference numeral 15 denotes a gate of the NMOS transistor, and Reference numeral 16 denotes a source, reference numeral 17 denotes a drain, and reference numeral 18 denotes a gate of the PMOS transistor.

또한, 최근 점점 더 낮은 전압에서 작동하도록 설계되고 있는 회로에서는 미소한 소량의 전하도 반도체 소자를 손상시키거나 파괴시킬 수 있기 때문에 상기 ESD를 차단하기 위한 필드 트랜지스터가 탑재될 수 있다. 즉, 외부의 ESD 환경에서도 내부 회로를 충분히 보호할 수 있는 기능이 있어야 한다. ESD 차단(Protection) 기능을 위해 NPN 필드 트랜지스터가 상기 패드 양쪽에 배치되어 있다.In addition, in circuits that are recently designed to operate at lower and lower voltages, even small amounts of charge can damage or destroy semiconductor devices, so field transistors can be mounted to block the ESD. In other words, it must have a function to sufficiently protect the internal circuit even in an external ESD environment. NPN field transistors are placed on both sides of the pad for ESD protection.

그런데, 종래 기술에 따르면, 입/출력(I/O) 핀이 차지하는 면적이 크기 때문에 전체적으로 칩 크기(Chip Size)가 큰 부분을 차지하여, 수율을 떨어뜨리게 된다는 문제점이 있다.However, according to the related art, since the area occupied by the input / output (I / O) pins is large, there is a problem that the overall chip size occupies a large portion and thus the yield is reduced.

상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 칩의 패키지 본딩시 입출력 핀이 차지하는 면적을 줄일 수 있는 반도체 칩의 입출력 핀 레이아웃 방법 을 제공하기 위한 것이다.An object of the present invention for solving the above problems is to provide an input and output pin layout method of a semiconductor chip that can reduce the area occupied by the input and output pins during the package bonding of the semiconductor chip.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 칩의 입출력 핀 레이아웃 방법은,As a means for achieving the above object, the input and output pin layout method of a semiconductor chip according to the present invention,

상기 반도체 칩의 패키지 본딩(Package Bonding)을 위한 패드(Pad)를 배치하는 단계; 및Disposing a pad for package bonding of the semiconductor chip; And

상기 패드 하부에 출력 핀 역할을 하는 출력 드라이버용 트랜지스터를 배치하는 단계 Disposing an output driver transistor serving as an output pin under the pad;

를 포함한다.It includes.

상기 출력 드라이버용 트랜지스터는 NMOS 또는 PMOS 트랜지스터인 것을 특징으로 한다.The output driver transistor is an NMOS or PMOS transistor.

본 발명에 따르면, 패키지 본딩을 위한 패드 하부에 입출력 핀 역할을 하는 출력 드라이버 NMOS/PMOS 트랜지스터를 배치하여 입출력 핀이 차지하는 면적을 줄임으로써, 반도체 칩 크기 작게 하여 전체 수율(Net Die)을 증가시키고, 반도체 칩의 가격 경쟁력을 확보할 수 있다.According to the present invention, by reducing the area occupied by the input and output pins by disposing an output driver NMOS / PMOS transistor acting as an input / output pin under the pad for package bonding, to increase the overall yield (Net Die) by reducing the size of the semiconductor chip, The price competitiveness of semiconductor chips can be secured.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 칩의 입출력 핀 레이아웃 방법을 상세히 설명한다.Hereinafter, an input / output pin layout method of a semiconductor chip according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2를 참조하면, 본 발명에 따른 반도체 칩의 입출력 핀을 레이아웃 방법 은, 먼저, 반도체 칩의 패키지 본딩(Package Bonding)을 위한 패드(21)를 배치하고, 상기 패드(21) 하부에 출력 핀 역할을 하는 출력 드라이버용 트랜지스터를 배치하게 된다. 즉, 본 발명에 따른 입출력 핀 레이아웃은 입력 핀 및 출력 핀 역할을 위해 출력 드라이버용 NMOS/PMOS 트랜지스터, 및 정전기 방전(ESD) 차단 기능을 하는 2개의 NPN 필드 트랜지스터 2개(22a, 22b), 및 패드 영역(21)을 구비하며, 입력 핀 및 출력 핀 역할을 위해 출력 드라이버용 NMOS/PMOS 트랜지스터가 상기 패드(21) 하부에 형성된다.Referring to FIG. 2, in the method of laying the input / output pins of a semiconductor chip according to the present invention, first, a pad 21 for package bonding of a semiconductor chip is disposed, and an output pin is disposed below the pad 21. The transistor for the output driver which plays a role is arrange | positioned. That is, the input / output pin layout according to the present invention includes an NMOS / PMOS transistor for an output driver to serve as an input pin and an output pin, two NPN field transistors 22a and 22b having an electrostatic discharge (ESD) blocking function, and The pad region 21 is provided, and an NMOS / PMOS transistor for an output driver is formed under the pad 21 to serve as an input pin and an output pin.

예를 들어, 도 2에 도시된 바와 같이, 상기 패드(21) 하부의 좌측 상단에는 출력 드라이버용 NMOS 트랜지스터가 배치되고, 좌측 하단에는 출력 드라이버용 PMOS 트랜지스터가 배치되며, 이때, 도면부호 24는 공통 소스 라인을 나타내고, 도면부호 25는 NMOS 트랜지스터의 게이트를 나타내며, 도면부호 26은 소스, 도면부호 27은 드레인을 나타내며, 도면부호 28은 PMOS 트랜지스터의 게이트를 나타낸다.For example, as shown in FIG. 2, an output driver NMOS transistor is disposed at an upper left side of the lower portion of the pad 21, and an output driver PMOS transistor is disposed at a lower left side, in which reference numeral 24 is common. A source line is indicated, reference numeral 25 denotes a gate of the NMOS transistor, reference numeral 26 denotes a source, reference numeral 27 denotes a drain, and reference numeral 28 denotes a gate of the PMOS transistor.

또한, 외부의 ESD 환경에서도 내부 회로를 충분히 보호할 수 있는 기능이 있어야 하므로, 상기 ESD 차단(Protection) 기능을 위해 NPN 필드 트랜지스터(22a, 22b)가 상기 패드(21) 양쪽에 배치될 수 있다.In addition, since the internal circuit must be sufficiently protected even in an external ESD environment, the NPN field transistors 22a and 22b may be disposed on both sides of the pad 21 for the ESD protection function.

따라서 본 발명은 패키지 본딩을 위한 패드(Pad) 밑에 출력 핀 역할을 하는 출력 드라이버용 NMOS/PMOS 트랜지스터를 배치하여 입출력 핀이 차지하는 면적을 줄일 수 있게 된다.Accordingly, the present invention can reduce the area occupied by the input / output pin by disposing an output driver NMOS / PMOS transistor serving as an output pin under a pad for package bonding.

위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기 술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above, these examples are intended to illustrate rather than limit this invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments are possible without departing from the technical details of the present invention. Therefore, the scope of protection of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.

Claims

In the method of laying out the input and output pins of the semiconductor chip,

Disposing a pad for package bonding of the semiconductor chip; And

Disposing an output driver transistor serving as an output pin under the pad;

Input and output pin layout method of a semiconductor chip comprising a.

The method of claim 1,

And the output driver transistor is an NMOS or PMOS transistor.